SISTEMAS
ELECTRONICOS
DIGITALES
Tomo I
Circuitos
combinocionales
y secuenciales
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PROMUEVA LA CREATIVIDAD
RESPETE EL DERECHO DE A UTOR
EN R IQ U E M A N D A D O
CATEDRATICO DE T EC N O LO G IA ELECTRONICA
DEPARTAMENTO DE T EC N O LO G IA ELECTRONICA
DE LAS ESCUELAS T EC N IC A S DE INGENIERIA
DE LA UNIVERSIDAD DE VIG O
SISTEMAS
ELECTRONICOS
DIGITALES
Tomo i
Circuitos combinacionales
y secuenciales
marcombo
B O IX A ^ E U E D IT O L E S
BARCELONA
C o p yrig ht © 1 9 9 8 por E. M a n d a d o
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G ra n V ia de les C o rls C atala ne s, 5 9 4
0 8 0 0 7 Barcelona (España)
8 ,9 edición
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IS B N 84-267-1 169-3 (obra com pleta)
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Indice g e n e ra l
P R O L O G O A LA OCTAVA E D IC IO N ..................................................
IN T R O D U C C IO N A LA OCTAVA E D I C I O N ........................................................................................
C A P IT U L O 1. Sistem as y códigos
XI
XIII
de num eració n ..........................................................................
1
1.1 G eneralidades ............................................................................................................................................
1.2 R epresentación de los núm eros. Sistem as de n u m eración .......................................................
1.3 Sistem a bin ario ........................................................................................................................................
1.4 Sistem a o ctal ............................................................................................................................................
1.5 Sistem a hexadecim al ...............................................................................................................................
1.6 C ódigos binarios ......................................................................................................................................
1.6.1 C ó d ig o s decim ales c o d ific a d o s en b i n a r i o ........................................................................
1.6.2 C ó d ig o s binarios c o n tin u o s y c íc l i c o s .................................................................................
1.7 C ódigos a lfan u m érico s .........................................................................................................................
1.8 C ódigos detectores de erro res ............................................................................................................
1.9 C ódigos correctores de erro res
.......................................................................................................
1
1
2
5
6
7
7
10
13
14
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C A P IT U L O 2. A lgebra de B oole ............................................................................................................
21
2.1 D efinición y p o stu lad o s ........................................................................................................................
2.2 T eorem as del álgebra de B oole .......................................................................................................
2.3 F unción de un á lgebra de Boole .....................................................................................................
2.4 T ab la de verdad de u n a fu nción lógica .......................................................................................
2.5 Funciones im p o rta n te s de un álgebra de Boole ..........................................................................
2.5.1 F unción O -exclusiva .................................................................................................................
2.5.2 Función equiv alen cia o co m p aració n .................................................................................
21
22
29
33
34
34
36
C A P IT U L O 3. Sistem as co m binacionales ............................................................................................
39
3.1 G eneralidades ............................................................................................................................................
3.2 Sim plificación de las funciones lógicas ..........................................................................................
3.2.1 M étodos tab u la re s de K arn au g h y V eitch de sim plificación de las funciones ló­
gicas
3.2.2 M étodo num érico de Q uine-M cC luskey de sim plificación de los sistem as lógicos
co m binacionales ..........................................................................................................................
3.3 F unciones incom pletas: D efinición y aplicación de los m éto d o s de sim plificación . .
3.4 M ultifunciones: D efinición y aplicación de los m étodos de sim plificación .....................
3.5 R ealización de las funciones lógicas ..............................................................................................
3.5.1 R ealización con p u e rta s NO-Y (N A N D ) y N O -O (Ñ O R ) ......................................
3.5.2 R ealización de funciones m ediante el m o n ta je «Y p o r conexión» ....................
3.5.3 R ealización de las funciones lógicas con p u e rta s O -exclusiva................................
39
40
42
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54
60
65
65
77
79
VI
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
3.6 F en ó m en o s a le ato rio s en los sistem as c o m b in a c io n a le s ..........................................................
3.6.1 F en ó m en o s a le ato rio s estáticos ...........................................................................................
3.6.2 F en óm enos a le ato rio s dinám icos .......................................................................................
3.7 Bloques funcionales c o m b in a cio n ale s.................................................................................................
3.7.1 D ecodificadores. D em ultiplexores .............................................................................
3.7.2 C o d ificad o res ..............................................................................................................................
3.7.3 M ultiplexores ..............................................................................................................................
3.7.3.1 M ultiplexores realizados con p u e rta s Y y p u e rta s O .................................
3 .7 .3 .2 M ultiplexores realizados con p u e rta s de tres estad o s .................................
3.7.3.3 M ultiplexores realizados con in te rru p to re s .....................................................
3 .7 .3 .4 A plicaciones de los m ultiplexores ......................................................................
3.7.4 C o m p a ra d o re s binarios.............................................................................................................
3.7.5 D e tec to re s/g e n era d o res de p a rid a d
...........
3.8 Sistem as com binacionales p ro g ram a b le s ........................................................................................
3.8.1
Sistem as com binacionales p ro g ram a b le s no u n iv e r s a le s ..............................................
3 . 8 .1.1 M atrices p ro g ram a b le s de p u e rta s Y o d eco d ificad o res pro g ram ab les
[P ro g ra m m a b le gate arra y s (PG A )] ...................................................................
3 . 8 .1.2 D etectores de id en tid ad (Id en tity c o m p a r a t o r s ) .......................
3.8.2 Sistem as com binacionales universales p ro g ram a b le s ....................................................
3.8.2.1 Sistem as co m binacionales universales p ro g ram a b le s com pletos. M em o­
rias de acceso a l e a t o r i o ...................................................................................
3 . 8 .2.2 Sistemas com binacionales universales program ables incom pletos (SCUP1)
3 . 8 .2.2.1 M atrices lógicas p ro g ram a b le s [P ro g ra m m a b le logic a rra y
(P L A )] ........................................................................................................
3 . 8 .2.2.2 M atrices lógicas Y -program ables (PA L) .........................................
3 . 8 .2.2.3 A m p lia c ió n de la c ap a cid a d de las m atrice s ló g ic a s p ro g ram a bles (PL A ) y las m atrice s ló g ic a s Y -program ables ( P A L )
3 . 8 . 2 .2 .4 M a tric es ló g icas de p u e rta s u n iv ersales .........................................
169
174
C A P IT U L O 4. A ritm ética en los códigos binarios ..........................................................................
179
4.1 G eneralidades .............................................................................................................................................
4.2 O peraciones en el sistem a b in ario n a tu ra l ...................................................................................
4.2.1 S u m a a ritm ética b in aria ..........................................................................................................
4 .2 .2 El circuito su m a d o r to ta l com o blo q u e fu n c io n a l ................
4.2.3 R esta b in aria
......................................
....................
4.2.3.1 R e presentación de los n ú m ero s negativos
4 .2 .3 .2 O peración con núm eros negativos m ed ian te el convenio del com plem en­
to a dos ..........................................................................................................................
4 .2 .3 .3 O p e rac ió n con núm eros negativos m ed ian te el convenio del co m plem en­
to a u n o ........................................................................................................................
4 .2 .4 U nidades aritm éticas y lógicas .............................................................................................
4.2.5 M u ltiplicación b in aria
....................................
4.3 O peracionés aritm éticas en los códigos decim ales cod ificad o s en b in ario (BCD ) . . .
4.3.1 O peraciones en el código decim al co d ificad o en b in ario n a tu ra l (B C D n a tu ra l)
4.3.1.1 S um a en el código decim al co d ifica d o en b in ario n a tu ra l (BCD n a tu ra l)
4 .3 .1 .2 R esta en el código decim al co d ificad o en b in ario n a tu ra l (B C D n a tu ra l)
4.4 F o rm a to s de representación de los n ú m ero s frac c io n a rio s .........................
4.4.1 R ep resen tació n de los núm eros fraccio n ario s en co m a fija ....................................
4.4.2 R ep resentación de los núm eros fraccio n ario s en com a flo ta n te ...........................
179
179
179
191
198
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225
227
227
C A P IT U L O 5. T ecnologías de realización de los circu itos d i g i t a l e s .......................................
233
5.1 In tro d u c c ió n ...............................................................................................................................................
5.2 C a racterísticas generales de los circuitos digitales ................................................................
233
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144
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199
INDICE GENERAL
V II
5.3 C ircuitos digitales con diodos..... .........................................................................................................
5.4 C ircuitos digitales con tran sisto res..... ...................................................................................................
5.4.1 C aracterísticas principales del tran sisto r bip o lar en c o n m u ta ció n ......................
5.4.2 C ircuitos digitales con co m ponentes discretos: lógica resisten cia-tran sisto r . . .
5.4.3 C ircuitos b loque: tecnología resistencia-tran sistor (R T L ) ......................................
5.4.4 C ircuitos in teg rad o s digitales .............................................................................................
5.4.4.1 In tro d u cc ió n . ’. ...............................................................................................................
'5 .4 .4 .2 C lasificación de los circuitos integrados digitales ............................................
............................
5.4.4.2.1 C ircuitos integrados digitales m onolítico s
5.4.4.2.1.1 C la sific a c ió n según el tipo de d isp o sitiv o u tili­
zad o ....................................................................................
5 .4 .4 . 2 . 1.2 C la sific a c ió n según el n úm ero de d isp o sitiv o s ..
5 .4 .4 .2 .1.3 C la sific a c ió n de los c irc u ito s n o rm aliza d o s o e s ­
tán d ar..................................................................................
5 .4 .4 .2 .1 .4 C ircu ito s e sp e c ific a d o s por el u suario o a m e ­
dida ....................................................................................
5 .4 .4 .2 .2 C ircuitos integrados h íbridos ............................................................
5.4.4.3 C ircuitos integ rad o s m onolíticos digitales b ipolares de silicio ................
5 .4.4.3.1 C ircuitos
integrados de lógica resisten cia-tran sisto r (R T L) .
5 .4 .4 .3 .2 C ircuitos
integrados de lógica d io d o -tra n sisto r (D T L ) ..........
5 .4.4 .3 .3 C ircuitos
integrados de lógica tran sisto r-tran sisto r (TTL) . .
5 .4 .4 .3 .4 C ircuitos in teg rad o s de lógica tran sisto r-tran sisto r (TTL) de
..........................................................................................
tres estados
5 .4.4 .3 .5 T ecn o lo g ía de a lta in m u n id ad al ru id o .......................................
............................
5 .4 .4 .3 .6 C ircuitos digitales de lógica no sa tu ra d a
5.4.4.3.6.1 Circuitos integrados de tecnología T T L Schoítlcy
5 .4 .4 .3 . 6 .2 C ircuitos integrados de lógica de acoplam iento
p o r em isor (ECL) ..........................................................
5.4.4 .3 .7 T ecnología de inyección in teg rad a (Integrated Injection Logic
[IIL o I-I.]).......... ..........................................................................................
5.4 .4 .4 C ircuitos integ rad o s m onolíticos digitales con tran sisto res M O S de sili­
cio ......................................................................................................................................
5.4.4.4.1 In tro d u cc ió n ............................................................................................
5 .4 .4 .4 .2 T ecnologías digitales M OS .................................................................
5.4.4.4.2.1 C ircuitos integ rad o s M O S estáticos ......................
5 .4 .4 .4 .2 .2 C ircuitos integrados M OS dinám icos .................
5 .4 .4 .4 .2 .3 C ircuitos integrados C M O S ......................................
5.4.4.5 C ircuitos integ rad o s digitales con transistores bip o lares y M O S (BICM O S) ...............................................................................................................................
5 .4 .4 .6 C ircuitos in teg rad o s digitales de arsen iu ro de galio (G aA s) ...................
5.4.4.6.1 In tro d u cc ió n ............................................................................................
5 .4 .4 . 6 .2 D ispositivos de arsen iu ro de galio ................................................
236
238
238
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244
244
244
245
310
310
311
C A P IT U L O 6 . Sistem as secuenciales .....................................................................................................
315
6.1 D efinición ...................................................................................................................................................
6.2 Sistem as secuenciales a sin cro n o s .....................................................................................................
6.2.1
In tro d u cció n ................................................................................................................................
6.2.2 Sistem as secuenciales asincronos cara cte riz ad o s m ediante niveles .......................
6 .2 .2 .1 Sistem as secuenciales a sincronos de realim entación directa ..................
6 .2.2 .2 B iestables a sincronos activados m ediante niveles..........................................
6 .2.2.3 Síntesis de los sistem as secuenciales asincronos c o n realim entación m e­
diante biestables ..........................................................................................................
6.2.3 Sistem as secuenciales a sincronos c aracterizad o s m ed ian te cam bios de nivel . .
6.2.3.1 E specificaciones de tran sició n de los sistem as secuenciales asincronos
c aracterizad o s m ediante cam bios de nivel .....................................................
315
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320
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281
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290
299
299
3o |
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309
333
341
341
SISTEMAS ELECTRONICOS DIGITALES
V III
6 .2.3.2 D ia g ra m a de secuencia de operaciones y gra fo de transición de un a u t ó ­
m a ta asin crono de control ......................................................................................
346
354
a ctivadas p o r flancos (CAF) .................................................................................
357
con células activadas por flancos (CAF) ........................................................
368
6 .2.3.3 Biestables asincronos accio nados p o r los cam bios de nivel ....................
6 .2.3.4 Síntesis de los sistemas secuenciales a sincronos con células asincronas
6 .2.3.5 F e nóm eno s aleatorios en los sistemas secuenciales a sincronos realizados
6 .2 .3 .6 P ro b le m á tic a de la realización física de los sistemas secuenciales asin ­
cro nos ............................................................................................................................. 370
6.2.4 Circuitos digitales tem porales ...............................................................................................
371
6.2.4.1 I ntro ducc ión .................................................................................................................
371
371
6 .2.4.2 Circuitos de m em oria tem po ral ..........................................................................
6 .2.4.2.1 M onoestables .............................................................................................
371
6 . 2 .4.2.1.1
M onoestables no re alim e nta d os ............................ 373
374
6 . 2 .4.2.1.2 M onoestables realim entados ...................................
6 .2.4.2.2 T em po riza do res analógico-digitales .................................................
383
6 .2.4.3 G eneradores de impulsos ........................................................................................
385
385
6.2.4.3.1 Circuitos astables ...................................................................................
6 .2.4 .3.2 G en erado res de impulsos con tem p oriza d ores analógico-digi­
394
tales ...............................................................................................................
6 .2.4.4 Aplicaciones de los circuitos digitales t e m p o r a l e s ........................................
398
6.3 Sistemas secuenciales síncronos ....................................................................................................... 402
6.3.1 I ntro ducc ión ..................................................................................................................................
402
6.3.2 Biestables sincronizados ...........................................................................................................
404
6.3.2.1 Biestables sincronizados p o r niveles ................................................................ 406
6 .3.2.2 Biestables sincronizados p or cam bios de nivel ...........................................
410
411
6 .3.2.2.1 Biestables activados por impulsos ...................................................
6 .3.2.2.1.1
B iestables p rin cip al-su b o rd in a d o (m aste r-slave)
411
6 .3.2.2.1.2
B iestables prin cip al-su b o rd in a d o con enclavam ien to (m aster-slave w ith da ta lo ckout) ..............
418
420
6 .3.2.2.2 Biestables activados p o r flancos (edge-triggered) .....................
6.3.3 Aplicación de los biestables sincronizados activados p o r flancos (edge triggered)
a la síntesis de biestables asincronos activados p o r flancos ................................... 423
6.3.4 Representación gráfica de los biestables síncronos ......................................................
427
6.3.5 Sistemas secuenciales síncronos de c o n t r o l ....................................................................... 430
6 .3.5.1 In tro d u cc ió n .................................................................................................................
430
6 .3.5.2 Sistemas secuenciales síncronos de control
de aplicación general . . . . 437
6 .3.5.2.1 Registros de e n tra d a y salida en paralelo ....................................
437
6 .3.5 .2.2 C o n tad o re s síncronos
................................................................. 441
6 .3.5.2.3 Registros de desplazam iento ............................................................
447
6 .3.5.3 Sistemas secuenciales síncronos asincronizados ............................................
448
6 .3.5.4 Bloques funcionales síncronos ............................................................................
455
6.3.5.4.1 I ntro ducc ión ...........................................................................................
455
6 .3.5.4.2 T eoría general y símbolos n o rm aliza d o s ....................................
457
6 .3.5.4.3 C on tado re s
.............................................................................................. 470
6 .3.5.4.3.1
G eneralidades .................................................................
470
6 .3.5.4.3.2 C o n tad o re s asincronos ..............................................
471
6 .3.5.4.3.3
C o n tad o re s síncronos ................................................. 481
6 .3.5.4.3.4 Aplicaciones de los c o nta d ores ..............................
490
6 .3.5.4.3.4.1 Sistemas c on ta do res y su visualización .....................................................
490
6 .3 .5 .4.3 .4.2 Divisores de frecuencia ...................
496
6 .3.5.4.4 Registros de desplazam iento ...........................................................
496
6 .3.5.4.4.1
G eneralidades .................................................................
496
6 .3.5.4.4.2 Aplicaciones de los registros de desplazamiento
506
6 .3.5.4.5 Registros de e n tra d a y salida en paralelo .................................
509
6 .3 .5 .4 .6 C o n ju n to s de registros ......................................................................
510
6 .3.5.5 Síntesis de los sistemas secuenciales síncronos de control .......................
516
6 .3 .5 .5 .1
C l a s i f i c a c i ó n d e l o s s i s t e m a s s e c u e n c i a l e s s í n c r o n o s ......................
516
INDICE GENERAL
IX
6 .3.5.5.2 Síntesis de los sislem as secuencia les síncronos c ablead os . . . . 518
6 .3.5.5.2.1 Síntesis de los sistem as se cuenciales síncronos
6.4
cableados con registros de entrada y salida en pa ­
ralelo .................................................................................. 518
6 .3.5.5.2.2 Síntesis de los sistem as se cuenciales síncronos
c ableado s con c on tad ores s í n c r o n o s ....................... 522
6 .3.5.5.3 Síntesis de los sistem as se cuenciales síncronos m icroprogram ables ......................................................................................................... 530
6 .3.5.5.3.1 Sistem as secu en ciales síncronos m icroprogram ables con circuitos c om bin a cion ale s program ables c o m p l e t o s ................................................................ 531
6 .3.5.5.3.2 Sistem as se cuenciales síncronos m ic roprogram ables con circuitos c om bina cionale s p rog ram ables in co m p leto s ........................................................... 541
6 .3.5.5.4 S iste m a s secuenciales sín cro nos m o d u l a r e s ................................. 552
6 .3.5.5.5 S iste m a s sec uen c ia les síncron os s e m i m o d u l a r e s ........................ 556
6 .3.5.6 Aplicaciones de los sistemas secuenciales síncronos de control ......... 559
6 .3.5.6.1 In trod ucció n ........................................................................................... 559
6 .3.5.6.2 Procesadores digitales secuenciales ............................................... 559
6 .3.5.6.3 C o n tro la d o res lógicos síncronos .................................................... 566
Representación gráfica de las señales de un sistema secuencial síncrono .................. 570
C A P I T U L O 7. U nidades de m em oria
7.1
7.2
.............................................................................................
Introducción .............................................................................................................................................
P a r á m e tr o s y características
más im p ortantes de una m em oria ................................
7.2.1
C ap acidad ....................................................................................................................................
7.2.2
F o r m a de acceder a la in form ación ...............................................................................
7.2.3
E structura interna ....................................................................................................................
7 . 2 . 3 . 1 M e m oria s de a cc es o ale atorio (R a ndo m Access M e m o r í e s ) ...................
7.2.3.1.1 Características generales .....................................................................
7.2.3 .1.2 O rganización de las m em orias de acceso aleatorio ................
7.2.3.1.3 P e rm an encia de la info rm ación .......................................................
7.2.3.1.3.1
M e m o ria s de escritura/lectura (R /W ) o activas . .
7.2.3 .1.3 .1a Memorias activas de escritura y lec­
tura no simultáneas .........................
7 .2 .3 .1.3 .1b Memorias activas de escritura y lec­
tura simultáneas ................................
7.2.3 .1.3 .1c M em oria s activas de acceso m últi­
ple ............................................................
7.2.3 .1.3.2 M em oria s pasivas .......................................................
M e m o r ia s to ta lm e n te pa sivas .................................
M e m o r ia s pasivas p r o g r a m a b l e s ............................
M e m o r ia s pasivas re p ro g ra m a b le s ........................
7.2.3.1 .4 Diseño de unidades de m em oria de acceso aleatorio con b lo­
ques funcionales .....................................................................................
1 .23.2
M em orias de acceso serie ....................................................................................
7.2.3.2.1 Registros de desplazam iento ..........................................................
1.23.2.2
M em orias T U B O (FIFO ) ................................................................
1 . 2 3 . 2 3 M em oria s P IL A (1.110) .....................................................................
1.2.33
M e m o ria s asociativas (C on ten t add ressable m em ories) (C A M ) .............
7.3 Tecnologías de las unidades
de m em oria ...........................................................................
7.3.1
In troducción ...............................................................................................................................
7.3.2
Tecnologías de las m e m o ria s de acceso ale atorio (R A M ) ...........................................
7.3.2.1 M em oria s activas ......................................................................................................
1 3 . 2 . 2 M em orias pasivas ....................................................................................................
7.3.3
T ecnología de las m em orias de acceso serie ...............................................................
577
577
578
578
578
579
581
581
585
591
591
593
600
604
606
608
609
609
632
636
640
649
655
659
664
664
664
664
676
683
X
SISTEMAS ELECTRONICOS DIGITALES
A P E N D IC E 1. S ím bolos lógicos no rm alizad o s ....................................................................................
A l . l In tro d u cc ió n ................................................................................................
A l . 2 S ím bolo g rá fic o n o rm aliza d o ....................
A l . 3 S ím bolos asociados a las e n tra d as y a las s a l i d a s ..................................................................
A l . 4 R ep resen tació n n o rm aliza d a de los
sistem as c o m b in a c io n a le s ..............................
A l . 4.1 G eneralidades .......................................................................................................................
A l . 4.2 P u e rta s lógicas ............
A l . 4.3 Sím bolos d e bloques funcionales co m binacionales com p lejo s ........................
A 1.4.3.1 R elación de dependencia Y [G (A N D )] ................................................
A l . 4 .3 .2 R elación de dependencia O [V (GR)] ....................................................
A l . 4.3.3 R elación de inversión [N (N egate)] ........................................................
A ! .4 .3 .4 R elación de desinhibición [EN (E n ab le)/In h ib ic ió n ] ......................
A 1.4.3.5 R elació n de m o d o de o p e rac ió n [M ( M o d e ) ] ..............................................
A l . 4 .3 .6 R elació n de co n ex ió n ( Z ) ...................................................................................
A l . 4 .3 .7 R e la ció n de d irec cio n a m ie n to [A (A d d re ss)]
................................
A l . 4 .3 .8 C o m b in ació n de relaciones de dependencia ..........................................
A 1.5 R epresentación n o rm aliza d a de los sistem as s e c u e n c ia le s ...................................................
A l . 5.1 G en eralid ad es .................................................................................................................
A l . 5.2 Indicativos d e los sistem as secuenciales .......................................................................
A l . 5.3 R elaciones d e dependencia en sistem as secuenciales ...........................................
A l . 5.3.1 R elaciones de puesta a cero (R ) y p u esta a u n o (S) .......................
A 1,5.3.2 R e la ció n de co n tro l ( C ) .......................................................................................
A l . 5.3.3 R elación de m o d o de o p e rac ió n (M ) .........................................................
A l . 5.3.4 C o m b in a c ió n de relaciones de d ependencia ..........................................
A l . 5.4 E jem plos práctico s de sistem as secuenciales ...............................................................
A l . 5.4.1 R egistros de e n tra d a y salida en p a r a l e l o ................................................
A l . 5 .4 .2 C o n tad o re s ...........
A l . 5.4.2.1 C o n tad o re s a sincronos ............................................................
A l . 5.4 .2 .2 C o n tad o re s síncronos ...............................................................
A 1.5.4.3 R egistros de desplazam iento
................................................................
A P E N D IC E 2. C ircuitos tem p o rale s a n a ló g ic o -d ig ita le s .................................................................
A2.1
A 2.2
A 2.3
A 2.4
In tro d u c c ió n .........................................................................................................................................
C ircu ito
tem poral m u ltifu n cio n al 555 ...................................................................................
C ircu ito
tem p o ral m u ltifu n cio n al 556 .............
C ircu ito
tem p o ral an aló g ico -d ig ita l 558 ..............................................................................
IN D IC E A L F A B E T IC O
687
687
688
691
695
695
696
697
698
700
700
701
702
703
703
704
706
706
707
708
708
709
712
712
717
717
721
721
722
727
731
731
-73 ]
735
735
741
Prólogo o la o ctava edición
Es una satisfacción realizar el prólogo de la octava edición de un libro del que
se han editado más de cuarenta mil ejem plares en los últim os veinticinco años.
D esde que en 1973 se publicó la prim era edición de esta obra, la Electrónica
Digital ha conocido un desarrollo extraordinario com o consecuencia de la evolu­
ción de la M icro electrón ica que pasó de la pequeña escala de integración (m á ­
ximo de 10 puertas en un circuito integrado m onolítico) en la década de 1960,
hasta la giga-gran escala de integración (m ás de 100.000 puertas en un circuito
integrado m onolítico) a finales de la década de 1990. Esto ha obligado a una c o n ­
tinua puesta al día, que se pu ed e o bservar en esta nueva edición en la que se ex­
pone un m étodo original de analizar los circuitos integrados digitales monolíticos
y se estudian las nuevas form as de realizar los sistem as secuenciales síncronos.
La com plejidad que están alcanzando algunas tecnologías, de lo cual la
E lectrónica Digital es un ejem plo característico, hace m uy difícil la exposición
en secuencia de los diferentes conceptos relativos a la misma. Por ello es de des­
tacar en esta nueva edición la utilización de técnicas hiperm edia para introducir
al lector en los nuevos pro ced im ientos de autofo rm ació n m ediante la utilización
de recursos inform áticos que son una consecu en cia a su vez del progreso de la
M icroelectrónica.
Esta obra, que fue en su m o m ento pionera en España en la enseñanza de la
E lectrónica Digital m ediante procedim ientos tradicionales, es tam bién pionera en
la aplicación de las tecnologías de la inform ació n a la form ación de técnicos. Por
ello ha de resultar de gran interés para todos los que, adem ás de estudiar E lectró­
nica Digital, estén interesados en co nocer las inm ensas posibilidades que ofrece
la enseñanza asistida por computador.
JU AN P E R A C A U L A ROU RA
Catedrático de Tecnología Electrónica
de la U niversidad Politécnica de Cataluña
Introducción a la o ctava edición
Esta nueva edición es el resultado del esfuerzo del autor por incorporar al li­
bro los cam bios prod ucido s en la Electrónica Digital en la década de 1990 e in­
corporar las nuevas técnicas de enseñanza asistida por com pu tad or a su análisis.
El vertiginoso desarrollo de los circuitos integrados monolíticos que en tan sólo
treinta años han pasado de contener cien dispositivos electrónicos a más de un m i­
llón, ha hecho que se elevase enorm em ente la complejidad de los circuitos y sis­
temas electrónicos digitales y ha convertido a la Electrónica Digital en una tecno­
logía com pleja en la que resulta difícil formar a los especialistas mediante una
exposición exclusivamente secuencial de los conceptos. Por otra parte, dicho desa­
rrollo ha hecho que la práctica vaya por delante de la teoría y ha generado una falta
de normalización de las denominaciones que cambian de unos fabricantes a otros.
Pero además en la d écada de 1990 la Electrónica Digital ha perm itido el au­
mento de la capacidad de p roceso y alm acen am iento de los com putadores, lo cual
ha abierto la puerta a nuevos m étodos de p resentar la inform ación tanto de grá fi­
cos como de textos a través de lo que se conoce com o las técnicas hipermedia.
La evolución de la Electrónica Digital se puede seguir a través de las ocho
ediciones del libro «Sistem as E lectrónicos D igitales» que han ido incorporando
de form a paulatina los nuevos conceptos, tratando de crear una teoría que a rm o ­
nizase el desarrollo y facilitase la form ació n de expertos.
Esta nueva edición sigue la senda de las siete anteriores pero además incorpora
las técnicas hipermedia para facilitar al estudiante la autoevaluación de sus conoci­
mientos y la formación interactiva en los nuevos conceptos complejos surgidos a
partir de los circuitos integrados monolíticos de ultra-gran y gíga-gran escalas de
integración (ULSI y GLSI). Dicha incorporación ha sido llevada a cabo en equipo
entre el grupo de Informática Educativa de la Universidad de las Villas de Cuba y el
X IV
SISTEM AS ELECTRONICOS DIGITALES
Instituto de Electrónica Aplicada Pedro Barrió de la M aza de la Universidad de
Vigo, y ha sido propiciada por un proyecto de enseñanza asistida por computador
de la Electrónica subvencionado por el Instituto de Cooperación Iberoamericana.
Por ello el autor debe expresar su agradecimiento al codirector del citado proyecto,
profesor Víctor Giraldo Valdés Pardo, cuya experiencia y dedicación han sido deci­
sivas para alcanzar los resultados que se presentan en el CD-ROM incluido en el li­
bro y a la profesora María Alicia Valdés Peña que programó y diseño gráficamente
el libro hipermedia de autoformación. Igualmente el autor debe agradecer a la pro­
fesora del departamento de Tecnología Electrónica de la Universidad de Vigo María
Dolores Valdés Peña el diseño y la dirección de la programación de la aplicación hipermedia de clasificación y descripción de los circuitos integrados digitales.
Para realizar esta nueva edición ha sido necesario e lim inar el estudio de los
circuitos que han dejado de utilizarse en la práctica y describir los nuevos circui­
tos resultado del desarrollo de la M icroelectrónica. En esa tarea ha sido de gran
valía el trabajo en equipo con diversos m iem bros del d ep artam ento de Tecnología
Electrónica de la Universidad de Vigo entre los que debo citar muy esp ecial­
m ente a María José M oure Rodríguez y Vicente R odríg uez Vázquez.
C om o aspectos más im portantes de esta octava edición cabe citar:
• Su división en dos tom os de los que el prim ero incluye los diferentes circui­
tos electrónicos digitales tanto com binacio nales com o secuenciales y, en
particular, las m em orias digitales y el segundo los procesadores digitales se ­
cuenciales y muy especialm ente los program ables.
• La creación de una nueva clasificación de los sistem as secuenciales sín c ro ­
nos de acuerdo con su arquitectura, que los divide en no m odulares, semim odulares y modulares.
• La creación de una nueva forma de clasificar los circuitos integrados digita­
les m onolíticos que incluye los nuevos tipos de circuitos y muy especial­
m ente los circuitos digitales configurables.
• La inclusión de un C D -RO M que contiene dos sistem as hipermedia:
— Un h iperdocum cnto que contiene la clasificació n de los circuitos inte­
grados digitales monolíticos anteriorm ente indicada y permite al lector
acceder a la inform ación de forma interactiva no secuencia!. La gran
cantidad de im ágenes y gráficos asociados al docum ento hacen que pu e­
da ser utilizado para el aprendizaje autodidacta.
— Un sistem a de autoevaluación de la asim ilación de los principales c o n ­
ceptos relacionados con los circuitos com binacionales, los circuitos se ­
cuenciales y las memorias.
Por todo ello esta nueva edición constituye un sistema de gran utilidad para la
form ación de los ingenieros eléctricos y electrónicos en las características y las
aplicaciones de los sistem as electrónicos digitales.
La acogida dispensada a ediciones anteriores ha sido el m ejor estím ulo para
tratar de hacer el esfuerzo necesario para presentar esta nueva edición.
E l A utor
Capítulo
1
S iste m a s y códigos
de n u m eració n
1.1 GENERALIDADES
Los sistemas digitales actúan bajo el control de variables discretas, entendién­
dose por éstas, las variables que pueden tom ar un número finito de valores. Por ser
de fácil realización los com ponentes físicos con dos estados diferenciados, es éste el
número de valores utilizado usualmente para dichas variables que, por lo tanto, son
binarias.
Tanto si se utilizan en proceso de datos (Informática), transmisión de inform a­
ción (Comunicaciones de datos o Telemática) o en sistemas de control (Electrónica
Industrial), los sistemas electrónicos digitales realizan operaciones con variables
discretas que constituyen números o caracteres alfabéticos. Los números pueden re­
presentarse en diversos sistemas de num eración, que se diferencian por su base. La
base de un sistema de num eración es el número de símbolos distintos utilizados para
la representación de las cantidades en el mismo. El sistema de num eración utilizado
en la vida cotidiana es el de base diez, en el cual existen diez símbolos distintos, del
0 al 9.
Por la razón expuesta el sistema de num eración más utilizado en la realización
de los sistemas digitales es el de base dos, o binario, en el cual existen solamente
dos símbolos, que son el 0 y el I.
Estudiaremos en este capítulo los sistemas de numeración, dedicando especial
atención al sistema binario y las diferentes formas de codificar la información en
dicho sistema.
1.2 REPRESENTACION DE LOS NUMEROS. SISTEMAS DE
NUMERACION
En un sistema de base b, un núm ero N cualquiera se puede representar mediante
un polinomio de potencias de la base, multiplicadas por un símbolo perteneciente
al sistema.
En general tendremos:
N —a f
+ ¿ V ió ”
T ••• T- Q¡b' + ... + a0b° + a_-ib 1 + ... + o .vb 9
SISTEMAS ELECTRONICOS DIGITALES
2
siendo b la base del sistema de num eración y a¡ un número perteneciente al sistema
y que, por tanto, cumple la condición 0 < a¡
b; n 1 1 y p representan respecti­
vamente el núm ero de dígitos enteros y fraccionarios.
Si el sistema es de base diez o decimal, tendremos ¿ = 10 y 0 < o¡ < 1 0 . Por
ejemplo, el núm ero 87,54 en base diez se representa por:
87,54 = 8 • 10‘ + 7 • 10° + 5 • 10-1 + 4 - 10“2
En el sistema de base ocho u octal se tiene ¿ = 8 y 0 < u ( < 8 y e l número
673,54 se representa por:
673,54 = 6 ■82 + 7 • 81 + 3 • 8o + 5 • 8"' + 4 ■8~2
De igual forma, en el sistema de base dos o binario, se tiene b
2 y 0< o, < 2
y el número 1011,11 en este sistema se representa por el polinomio:
1011,11 = 1 ■23 + 0- 22 + 1 ■2' + 1- 2° + 1 • 2"1 + 1 ■2 2
Para identificar el sistema al cual pertenece un núm ero se suele indicar labase
como subíndice. De esta forma los números mencionados como ejemplo se repre­
sentarán:
87,5410; 673,54g; 1011,112
1.3 SISTEMA BINARIO
Como ya hemos expuesto, este sistema utiliza solamente dos símbolos distintos,
que se representan gráficamente por 0 y 1 y reciben el nom bre de bit. La utilización
casi exclusiva de este sistema de numeración en los equipos de cálculo y control
automáticos es debida a la seguridad y rapidez de respuesta de los elementos físicos
que poseen dos estados diferenciados y a la sencillez de las operaciones aritméticas
en este sistema, las cuales compensan la necesidad de utilizar m ayor número de
cifras (para representar una misma cantidad) que en los sistemas cuya base es
mayor de dos.
La conversión de un número entero de base dos a decimal se realiza fácilmente
representando el núm ero mediante su polinomio equivalente y operando éste en
base diez. Un ejemplo aclarará la regla:
1101,11» - 1 ■23 + 1 • 22 + 0 • 21 + 1 -2° + 1 ■2 - 1 + 1 ■2 -2 =
- 8 + 4 + 1 + 1/2 + 1/4 = 13 + 0,5 + 0,25 = 13,7510
Por tanto:
1101,11, = 13,7510
En la tabla 1.1 se representa la equivalencia entre los dieciséis primeros números
enteros del sistema binario y decimal.
Se demuestra fácilmente que, si se divide un número entero expresado en un
sistema de base b, > b2 por la base b2, y el cociente se vuelve a dividir por b2 y así
sucesivamente, el último cociente y los restos obtenidos forman el número en el
sistema de base b2.
SISTEMAS Y CODIGOS DE NUMERACION
S is t e m o bin ar io
0
0
3
S is t e m o de c im a l
0
0
0
1
2
0
0
0
1
0
0
1
0
0
0
1
1
3
0
1
0
0
4
0
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
10
1
0
1
1
11
1
1
0
0
12
1
1
0
1
13
1
1
1
0
14
1
1
1
1
15
T A b l A 1.1
En efecto, sea el número N en la base b ] que suponemos ya convertido a la
base b 2 y expresado mediante su polinomio equivalente:
(A0,;| — (i,,b'¿ ■
1 I
c Ih
•*{“ a0b°2
Dividiendo ambos miembros de esta ecuación por la base b.> resulta:
('vEi
,
—— = «„ /> r 1 + f ó "
,
«„
+ ■■■ + «, + —
De esto sededuce que, al dividir (A0M po r b2, el resto obtenido a 0 es igual al
dígito menos significativo del número representado en base b 2.
Designando al cociente
-f
\- ... | a, por N, y dividiendo
nuevamente por b2, resulta:
M
= a„ b"~■ +
/>3
"
■,
a>
+• • • + —
!h
donde el resto a, representa el segundo dígito de N en la base b 2.
C ontinu an do el proceso se llegan a obtener todos los dígitos de N en la base b2,
siendo el más significativo el último cociente.
Com o ejemplo realizaremos la conversión del número 524 en base diez a la base
dos.
SISTEMAS ELECTRONICOS DIGITALES
4
524 : 2
262 : 2
131 : 2
65 : 2
32 : 2
16 : 2
8:2
4 :2
2 :2
Cociente
Resto
262
131
65
32
16
8
4
2
1
0o110
0
0
0
01 0
0
0
0
0
1
1 0
0
Luego:
524,0
10000011002
Para convertir un número fraccionario en la base i , a la base b2 partiremos de
la igualdad:
(AOb, = a - i* í' +
« -2
bi* + ... + a_„ bY"
Multiplicando am bos miembros por b2 resulta;
% = a -> +
+ ... + a_„h2 n+'
La parte entera obtenida r/_, representa la cifra más significativa del núm ero N
en base b2.Si la parte fraccionaria resultante se vuelve a multiplicar por b2, el nuevo
cociente es la segunda cifra de N en base b2.
En efecto, escribiendo:
M = a _ 26 f ‘ + ... + a _ „ 6 f " +1
y multiplicando por b2 ambos miembros resulta:
b2 ■ M
= í7-2 +
...
+
Í7_„¿>^', +2
C o n tin u a n d o el proceso se
obtienen
todas las cifras de N en base b2■ Este
proceso terminará cuando la parte fraccionaria obtenida sea nula.
Aplicando el método expuesto convertiremos el número 0,825 en base diez a la
base dos.
0,825 ■2 = 1,650
0,65 - 2 = 1,30
0,30 • 2 - 0,6
0,6
2=1,2
0,2
■ 2 = 0,4
0,4
•2-0,8
0,8
• 2 = 1,6
de donde resulta:
0,825lo = 0,1101001...2
SISTEMAS Y CODIGOS DE NUMERACION
1.4
5
SISTEMA OCTAL
El interés de este sistema de num eración, en el cual existen ocho símbolos
diferentes (del 0 al 7), proviene de que la conversión de los números al sistema de
base dos y viceversa resulta muy sencilla por ser 8 = T .
Para convertir un núm ero en base ocho a la base dos se convierte cada cifra en
su equivalente binario. U n ejemplo aclarará el método. Sea el número 325,6 en base
ocho. Se tiene:
3o =• 011,
28 =
0102
58 = 1012
68 = 1102
Por tanto:
325,6S = 011010101,1102 = 11010101,112
La conversión del sistema de base dos al sistema de base ocho se realiza a la
inversa a grupando los bits enteros y fraccionarios en grupos de tres a partir de la
coma decimal. Para com pletar el último grupo se añadirán los ceros necesarios.
Sea, por ejemplo, ei núm ero 11010,1011 en base dos. Añadiendo un cero a la
izquierda y dos a la derecha obtenemos los siguientes grupos de tres bits cuyo
equivalente octal indicamos al lado:
011
010
101
100
O c/al
3
2
5
4
Resulta, pues,
11010,10112 = 32,54„
La conversión de un número en el sistema de base ocho al de base 10 y viceversa
se realiza mediante los m éto do s generales indicados en el a p a r ta d o 1.3. C o m o
ejemplo obtendremos el equivalente decimal del número 354 en base ocho
3548 = 3 ■82 + 5 • 81 + 4 ■8o = 192 + 40 + 4 = 236IO
Para obtener el equivalente octal del núm ero decimal 1036:
1036 8
129 8
16 8
Cociente
Resto
129
16
2
4 1
0
2
0
1 4
6
SISTEMAS ELECTRONICOS DIGITALES
Resulta:
1036lo = 2014g
1.5 SISTEMA HEXADECIMAL
El sistema de num eración hexadecimal es el de base dieciséis, es decir, para la
representación de las cantidades utiliza dieciséis símbolos diferentes que son los
dígitos del 0 al 9 y las letras del alfabeto de la A a la F.
El interés de este sistema, al igual que el del octal, es debido a que 16 es una
potencia de 2(24 = 16), y po r lo tanto resulta muy sencilla la conversión de los
núm eros del sistema binario natural al hexadecimal y viceversa.
En la tabla 1.2 se representa la combinación binaria equivalente a cada uno de
los símbolos de! sistema hexadecimal.
S iste m a
Sistem a
binario natura!
he xa de cim a l
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
2
1
1
3
0
0
1
0
0
4
1
0
1
5
0
1
1
0
6
0
1
1
1
7
1
0
0
0
8
1
0
0
1
9
1
0
1
0
A
1
0
1
1
B
1
1
0
0
C
1
1
0
1
D
1
1
1
0
E
1
1
1
1
F
T a b l a 1.2
Para convertir un número del sistema hexadecimal al binario se sustituye cada
símbolo por su equivalente en binario indicado en la tabla 1.2. Sea p o r ejemplo el
número 9 A 7 E 16. El equivalente de cada símbolo es:
9ie =
A i6 =
7,6 =
E l6 =
1 0 0 12
10 1 0 2
0 1 1 12
I 1 1 02
SISTEMAS Y CODIGOS DE NUMERACION
7
Por lo tanto re su lta :
9 A 7 E 16 = 1 0 0 1 1 0 1 0 0 1 1 1 1 1 1
02
La conversión de un núm ero del sistema binario natural al hexadecimal se
realiza a la inversa a g rup a ndo los bits enteros y fraccionarios en grupos de cuatro
a partir de la coma decimal y convirtiendo cada grupo independientemente. Para
completar el último grupo se añaden los ceros que sean necesarios. Sea po r ejemplo
el núm ero 100111, 10101 en base dos. A ñadiendo dos ceros a la izquierda y tres a
la derecha resu lta:
0 0 1 02
0 1 1 12
1 0 1 02
1 0 0 0;
Resulta po r lo tanto;
1 0 0 1 1 1, 1 0 1 0 12 = 27, A 8 16
1.6 CODIGOS BINARIOS
Se entiende por código una representación univoca de las cantidades y/o de los
caracteres alfabéticos de tal forma que, a cada uno de ellos, se asigna una combinación
de símbolos determinada y viceversa.
De esta definición se deduce que los sistemas de numeración estudiados en los
apartados anteriores constituyen códigos de representación de cantidades. El sistema
binario recibe el nombre de código binario natural. Este código presenta grandes ven­
tajas en la realización de las operaciones aritméticas tal como se estudia en el capítulo
4 y por ello es el que se utiliza, casi exclusivamente, en la realización de procesadores
digitales programables que se estudian en el tomo 2. Sin embargo, existen m uchos
sistemas de control digitales en los que, a causa de sus características peculiares, se
utilizan otros códigos binarios distintos del binario natural.
Con n cifras binarias o bits se pueden obtener 2" combinaciones diferentes y cada
una de ellas se puede asignar a una cantidad distinta. Por ello el número posible de
asignaciones es el de permutaciones de las 2" combinaciones, es decir 2"!, que consti­
tuyen otros tantos códigos binarios. D e entre todos ellos se estudian en apartados su­
cesivos aquellos cuya utilización es más frecuente debido a que poseen alguna pro ­
piedad particular.
1.6.1 Códigos decim ales codificados en binario
La información procesada por cualquier sistema digital ha de convertirse final­
mente al sistema decimal para que pueda ser interpretada con mayor facilidad. Esta es
la principal razón de la existencia de los códigos decimales codificados en binario [en
inglés «Binary Coded Decimal» (BCD)] que, como se analiza en el capítulo 3, se con­
vierten muy fácilmente al sistema decimal.
8
SISTEMAS ELECTRO N ICOS D IGITALES
En los códigos BCD cada número decimal se codifica directamente en un código
binario. Para representar los diez dígitos del cero al nueve se necesitan 4 bits porque
con 3 bits sólo se pueden codificar 23 dígitos, es decir, del 0 al 7. Por tanto, de las 16
(2J) combinaciones posibles con 4 bits, en los códigos BCD solamente se utilizan
diez. Esto hace que el número de bits necesarios para representar una cantidad en un
código B C D sea superior al del código binario natural y por ello cuando en la década
de los sesenta todavía no existían memorias de acceso aleatorio realizadas con tran­
sistores, los códigos BCD se utilizaban para diseñar sistemas electrónicos de control
y calculadoras digitales de bolsillo o de sobremesa de pequeña capacidad. En la a c ­
tualidad son numerosos los procesadores digitales que poseen una unidad operativa
con capacidad para realizar operaciones en el código binario natural y en el BCD n a ­
tural que se describe seguidamente.
Los códigos BCD se pueden clasificar en dos grandes clases que son los BCD
ponderados y los BCD no ponderados, que se estudian a continuación.
a) Códigos BCD ponderados.
Los códigos BCD ponderados son aquellos en los que a cada posición o cifra bi­
naria se le asigna un peso y el número decimal equivalente a una combinación binaria
se obtiene sumando los pesos de las posiciones que poseen el valor uno. Así pues, un
número decimal rVdel 0 al 9 se representa por la expresión:
N = 'Z p ¡ :x ,
i =0
en la cual ,v, puede tom ar el valor 0 o el 1 y p, es el peso de la posición
Existen diversos códigos BCD ponderados, tres de los cuales se indican en la ta ­
bla 1.3. El único de ellos que se utiliza en la actualidad es el B CD natural, en el cual
los pesos de las distintas posiciones coinciden con los del código binario natural, es
decir, son l , 2, 4 y 8. Tal como se puede observar en la tabla 1.3, los números d ecim a­
les del 0 al 9 se codifican en BCD natural con las mismas combinaciones de ceros y
unos que en binario natural. Las combinaciones 1010 a 1111 no se utilizan.
El código B C D Aiken (tabla 1.3) presenta la propiedad de ser autocom plem entario, es decir, es un código en el que la co m binación correspondiente al c o m p le­
mento a 9 de N (9 —TV), se obtiene invirtiendo la com binación correspondiente a N,
o sea, cam biando los ceros por unos y viceversa. En efecto, el núm ero 3 se codifica
m ediante la com binación 00! 1 y el 6 ( 9 - 3 ) m ediante 1100. Esta propiedad hace
que un sum ador/restador de núm eros codificados en B C D A iken se realice con un
circuito electrónico más sencillo que un sum ado r/restado r de núm eros codificados
en B C D natural. Este hecho tenía una gran im portancia cuando no existían circuitos
integrados monolíticos e incluso cuando éstos sólo habían alcanzado los niveles de
pequeña (SSI) y m ediana (M SI) escala de integración (ver capítulo 5). El progreso
de la m icroelectrónica ha hecho que la m eno r com plejidad del sum ador/restador en
BCD Aiken no suponga ninguna ventaja en la práctica y ha producido el abandono
de la utilización de dicho código. Esto constituye un ejemplo de com o el avance de
la microelectrónica no solam ente ha perm itido h acer los sistem as digitales más pe ­
queños sino que ha producido un cam bio drástico en ios procedim ientos de diseño.
SISTEMAS Y CODIGOS DE NUMERACION
8CD n a t u r a l
D ígito decim al
9
B C D A ik e n
P,
Pj p,
P„
P3 P> p,
P«
p,
p.
p,
p„
8
4
2
1
2
1
5
4
2
1
0
4
2
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
2
0
0
1
0
0
0
1
0
0
0
1
0
3
0
0
1
1
0
0
1
1
0
0
1
1
4
0
1
0
0
0
1
0
0
0
1
0
0
S
0
1
0
1
1
0
1
1
1
0
0
0
6
0
1
1
0
1
1
0
0
1
0
0
1
7
0
1
1
1
1
1
0
1
1
0
1
0
8
1
0
0
0
1
1
1
0
1
0
1
1
9
1
0
0
1
1
1
1
1
1
1
0
0
T a b l a 1. 3 . — C ó d i g o s B C D p o n d e r a d o s .
b) Códigos BCD no ponderados.
Como su nombre indica son aquellos en los que cada posición binaria no tiene
asignado un peso. El más conocido de todos ellos es el BCD exceso tres representado
en la tabla 1.4. En este código cada número decimal N se codifica mediante la combi­
nación que le corresponde a jV+3 en el BCD natural. El código BCD exceso tres po­
see la propiedad de ser autocomplementario como el código BCD Aiken y, por la
misma razón que este último, el progreso de la microelectrónica ha hecho que casi no
se utilice.
Dígito
BCD
decim al
e x c e s o t re s
0
0
0
1
1
1
0
1
0
0
2
0
1
0
1
3
0
1
1
0
4
0
1
1
1
5
1
0
0
0
6
1
0
0
1
7
1
0
1
0
8
1
0
1
1
9
1
1
0
0
T a b l a 1 .4 .— C ó d ig o B C D e x c e s o tr e s .
10
SISTEMAS ELECTRONICOS DIGITALES
La conversión de un número decimal a un código BCD se realiza simplemente e x­
presando cada dígito mediante la combinación que le corresponde en el código de que
se trate. Como ejemplo a continuación se representa el número decimal 748 en los c ó­
digos BCD natural, exceso tres y Aiken:
BCD natural:
BCD exceso tres:
BCD Aiken:
0 1 1 1
1 0 1 0
1 1 0 1
0 1 0 0
0 1 1 1
0 1 0 0
1 0 0 0
1 0 1 1
1 1 1 0
1.6.2 Códigos binarios continuos y cíclicos
Un código binario es continuo si las combinaciones correspondientes a números
decimales consecutivos son adyacentes. Se denominan combinaciones binarias adya­
centes a aquellas que difieren solamente en un bit.
Un código continuo en el que ¡a última combinación es adyacente a la primera se
denomina cíclico.
La simple observación de la tabla 1.1 y la tabla 1.3 hace ver que tanto el código bi­
nario natural como el BCD natural no son continuos.
El código binario cíclico de mayor difusión es el reflejado, que recibe el nombre
de código Gray y se representa en la tabla 1.5, ju n to al binario natural, para núme-
C ódigo
b in a rio
n atu ral
Dígito
d e c im a l
C ódigo
C ra y
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
1
1
0
0
1
0
2
3
'
4
0
1
0
0
0
1
1
0
5
0
1
0
1
0
1
1
1
6
0
1
1
0
0
1
0
1
7
0
1
1
1
0
1
0
0
8
1
0
0
0
1
1
0
0
9
1
0
0
1
1
1
0
1
10
1
0
1
0
1
1
1
1
11
1
0
1
1
1
1
1
0
12
1
1
0
0
1
0
1
0
13
1
1
0
1
1
0
1
1
14
1
1
1
0
1
0
0
1
15
1
1
1
1
1
0
0
0
T a B L a 1.5.— C ó d ig o C r a y y b in a r io natu ral.
SISTEMAS Y CODIGOS DE NUMERACION
11
T a b l a 1.6
ros de 4 bits. La denominación de reflejado es debida a que la formación de un có­
digo de n bits se realiza partiendo del de n — 1 bits, repitiendo simétricamente las
combinaciones de éste y añadiendo por la izquierda un nuevo bit 0 para las 2"~' pri­
meras combinaciones y I para las 2"_1 siguientes. En ia tabla 1.6 se representa la for­
mación de los códigos Gray de 2, 3 y 4 bits. Una gran ventaja de este código es su fa­
cilidad de conversión al código binario natural y viceversa mediante la función
0-ex.clusiva que se estudia en el apartado 2.5.1.
Los códigos continuos se utilizan en todas aquellas aplicaciones en las que alguna
imperfección puede hacer que aparezcan combinaciones erróneas debido a que no
cambian simultáneamente todos los bits que deben hacerlo.
El ejemplo más característico de aplicación de los códigos continuos es la medida
de desplazamientos longitudinales y angulares mediante un codificador óptico abso­
luto como el representado en la figura 1.1. Dicho codificador consiste en un disco
acoplado al eje del sistema mecánico cuyo desplazamiento se desea medir. Dicho
disco está dividido en un conjunto de pistas que, a su vez, se dividen en sectores. Cada
pista está formada por una sucesión de zonas opacas y transparentes y tiene asignado
un emisor de luz y un receptor de luz enfrentados entre sí y situados a uno y otro lado
del disco respectivamente. El receptor de luz está construido de tal forma que, cuando
recibe luz, su salida se encuentra a un nivel de tensión correspondiente al uno lógico
y, cuando no la recibe, a un nivel correspondiente al cero lógico. Si el número de pis­
tas es n, el disco se puede dividir en 2" sectores y, si a cada sector se le asigna una
combinación de zonas opacas y transparentes diferentes, el disco con sus emisores y
receptores constituye un codificador óptico. La necesidad de utilizar un código cí-
SISTEMAS ELECTRONICOS D IGITALES
12
E m isores de Luz
D etectores de Luz
(a)
”
(b) °
F i g u r a 1 . 1. — Aplicación d e l código Gray: a) Sistema mecánico acoplado a un codificador absoluto de
posición; b) vista frontal d e l disco codificador.
clico es debida a que alguna imperfección en la construcción de las zonas opacas y
transparentes, una desalineación de los emisores y receptores o algún desajuste en el
sistema mecánico cuyo eje se une al codificador, pueden hacer que aparezca una
combinación intermedia errónea en el caso de que el código utilizado no lo sea. En la
figura 1.1 se representa un codificador óptico con cuatro pistas que dan lugar a dieci­
séis sectores codificados en el código binario Gray.
Otro ejemplo de código continuo y cíclico es el progresivo Johnson representado
en la tabla 1.7 para combinaciones de 5 bits. La capacidad de codificación de un c ó ­
digo Johnson de n posiciones binarias es de 2n cantidades diferentes. Por ejemplo,
mediante 5 bits, se pueden representar solamente los números del 0 al 9. Dado que la
Dígito
decimal
Código
Johnson
0
0
0
0
0
0
1
0
0
0
0
1
2
0
0
0
1
1
3
0
0
1
1
1
4
0
1
1
1
1
S
1
1
1
1
1
6
1
1
1
1
0
7
1
1
1
0
0
8
1
1
0
0
0
9
1
0
0
0
0
T a b l a 1 .7 .— C ó d ig o p r ogr esiv o J o h n s o n .
SISTEMAS Y CODIGOS DE NUMERACION
13
máxima capacidad de codificación con n bits es 2", este código no se utiliza en siste­
mas digitales complejos por implicar una mayor complejidad de los mismos. Tal
como se estudia en el capítulo 6, la gran sencillez de los contadores cuyos estados se
codifican en el código Johnson hace posible su utilización en la unidad de control de
numerosos procesadores digitales. Esto tuvo un gran interés cuando el estado inci­
piente de la microelectrónica en la década de los sesenta impedía hacer los bloques
funcionales síncronos con entradas de inhibición y era conveniente garantizar la au­
sencia de impulsos aleatorios al decodificar los estados de un contador. En la actuali­
dad se utiliza para realizar contadores cuyo contenido es transferido, en cualquier ins­
tante, a un procesador secuencial síncrono.
1.7 CODIGOS ALFANUMERICOS
En los códigos estudiados en los apartados anteriores solamente era posible repre­
sentar información numérica. Pero en muchos sistemas digitales, tanto de control como
de proceso de datos, es necesario representar información alfabética y además algunos
signos especiales, lo que ha dado lugar a la existencia de códigos alfanuméricos.
De entre los diversos códigos alfanuméricos existentes, ha sido definido como c ó ­
digo internacional el ASCII (del inglés «American Standard Code for Information
Si ts
4
3
2
\ 6
1\ 5
0
0
0
0
0
0
1
1
0
1
0
1
P
0
0
0
0
1
@
A
Q
b
!
0
0
1
0
B
R
»
2
0
0
1
1
C
S
3
0
1
0
0
D
T
#
S
0
1
0
1
E
U
%
5
0
1
1
0
F
v
&
6
0
1
1
1
G
w
•
7
1
0
0
0
H
X
(
8
1
0
0
1
I
Y
0
1
0
1
0
1
1
J
Z
)
*
9
1
K
[
+
;
1
1
0
0
L
\
,
<
-
1
4
1
1
0
1
M
]
1
1
1
0
N
t
>
1
1
1
1
O
<r- /
i
=
ti = equivale a espacio en blanco
T a b l a 1.8.— Código A S C II de 6 bits.
14
SISTEMAS ELECTRONICOS D IGITALES
Interchange»), Para representar los 26 caracteres alfabéticos y los 10 numéricos ha­
cen falta 6 bits porque 25 < 36 < 26. De esta forma se dispone de 28 combinaciones,
hasta las 64 posibles, para codificar los símbolos especiales.
En la tabla 1.8 se representa el código ASCII de 6 bits. Los números del 0 al 9 se
codifican en BCD natural mediante los bits 1 al 4.
Además, en sistemas de proceso de datos es interesante codificar directamente,
mediante una combinación binaria, algunas órdenes correspondientes a instrucciones
de operación de unidades periféricas tales como impresoras, sistemas de transmisión
de datos, etc. Para ello se añade un séptimo bit, obteniéndose de esta forma el código
ASCII completo.
1 .8 C O D IG O S D ETECTO R ES DE ER R O R ES
En el manejo, y especialmente en la transmisión de una información numérica, es
posible que se produzcan errores debido a la presencia de ruido en el proceso o por
avería de alguno de los componentes.
Cuando en un código binario se utilizan todas las combinaciones posibles de sus n
posiciones, es imposible la detección de un error, porque una combinación del código
se transforma en otra que también pertenece a él. Por consiguiente, la detección de
errores en un código binario se logra no utilizando todas las combinaciones posibles.
Pero esta condición, aunque es necesaria, no es suficiente para que el código permita
detectar errores. Por ejemplo, el código BCD natural no utiliza más que diez com bi­
naciones de las dieciséis posibles de los cuatro bits, pero si por un error de un bit, la
combinación 0011 se convierte en 0111, no es posible detectarlo, porque ambas com ­
binaciones pertenecen al código.
Para establecer la condición necesaria y suficiente para que un código binario
permita detectar errores es necesario definir el concepto de distancia mínima de un
código. La distancia entre dos combinaciones binarias viene dada por el número de
bits de una de ellas que deben ser modificados para obtener la otra. En un código se
define la distancia mínima como la menor de las distancias entre dos combinaciones
binarias cualesquiera pertenecientes al mismo. El valor de la distancia m ínima de los
códigos estudiados hasta ahora (ver tablas 1.1, 1.3, 1.4, 1.5 y 1.7) es la unidad y, por
tanto, un error en uno solo de los bits de un número binario perteneciente a cualquiera
de ellos, puede convertirlo en otro número perteneciente al mismo y hacer que el
error no sea detectable.
De todo lo dicho se deduce que, para que un código pueda detectar errores, su dis­
tancia mínima ha de ser superior a la unidad.
Existen diversos tipos de códigos detectores de errores, entre los cuales se en­
cuentran los códigos de peso constante (entendiendo por peso de una combinación bi­
naria el número de unos lógicos de la misma) y los códigos de paridad constante.
Ambos tipos de códigos se analizan a continuación.
a) Códigos de peso constante.
Entre los códigos de peso constante se encuentran el 2 entre 5 y el biquinario. En
la tabla 1.9 se presenta el código 2 entre 5 en el cual cada combinación binaria posee
SISTEMAS V CODIGOS DE NUMERACION
D ígito
Código
d ecim al
2 entre 5
0
0
1
1
0
1
1
1
0
0
0
2
1
0
1
0
0
3
1
0
0
1
0
0
4
0
1
0
1
0
S
0
0
1
1
0
6
1
0
0
0
1
7
0
1
0
0
1
8
0
0
1
0
1
0
0
0
1
1
9
T abla
15
1.9.— C ó d i g o 2 e n t r e 5.
solamente dos unos lógicos. Se observa también que la distancia mínima de este c ó ­
digo es 2.
En la tabla 1.10 se representa el código biquinario, que es un código ponderado de
7 bits cuya distancia mínima también es dos y que ha sido utilizado directamente en
operaciones aritméticas.
La detección de errores en los códigos de peso constante se puede realizar m e­
diante üil circuito detector de paridad estudiado en el apartado 3.7.5 del capítulo 3.
Las ventajas que presentan los códigos de paridad constante, que se estudian a
continuación, hacen que los códigos detectores de errores de peso constante no se uti­
licen en la actualidad.
Dígito
Peso
d ecim al
S
0
4
3
0
0
1
0
1
0
1
0
2
0
1
0
0
1
0
0
3
0
1
0
1
0
0
0
4
0
1
1
0
0
0
0
5
1
0
0
0
0
0
1
6
1
0
0
0
0
1
0
2
1
0
0
0
1
0
0
1
0
0
7
1
0
0
0
1
0
0
8
1
0
0
1
0
0
0
9
1
0
1
0
0
0
0
T abla
10.— C ó d ig o b iq u in a r io .
16
SISTEMAS ELECTRONICOS DIGITALES
b) Códigos de paridad constante.
Los códigos de paridad constante se obtienen añadiendo a las combinaciones de
los códigos de distancia unidad anteriormente estudiados un bit llamado de paridad.
Si el código que se desea obtener es de paridad par, dicho bit debe ser tal que el nú­
mero de unos en cada combinación del nuevo código sea par. Si, por el contrario, el
código resultante es de paridad impar, el bit añadido a cada combinación ha de ser tal
que la resultante tenga un número impar de unos.
La detección de errores en estos códigos consiste en comprobar si el número de
unos de cada combinación es par (códigos de paridad par) o impar (códigos de pari­
dad impar). En el apartado 3.7.5 del capitulo 3 se estudian los circuitos lógicos que
permiten la generación del bit de paridad y la detección de la paridad de una com bina­
ción binaria.
En la tabla 1.11 se representa el código decimal codificado en binario natural con
un bit de paridad impar. Se observa que la distancia minima de las combinaciones
pertenecientes a este código es dos.
Tanto los códigos de peso constante como los de paridad constante son de distan­
cia mínima dos y permiten, por lo tanto, la detección de errores de un bit. Para poder
detectar errores de más de un bit es necesaria la utilización de un código de distancia
mínima superior a dos. En general, el número de bits erróneos que se pueden detectar
es igual al número en que la distancia mínima es superior a la unidad.
La posibilidad de utilizar códigos detectores de errores de paridad constante, ob ­
tenidos a partir de los códigos de distancia mínima igual a la unidad como el binario
natural o el BCD natural, constituye una de las características de los sistemas electró­
nicos digitales que los hacen idóneos para la transmisión de información a distancia a
través de un canal serie en el que las señales eléctricas se puedan alterar debido a la
presencia de ruido.
D ígito
d e c im a l
BCD
n a tu ra l
Bit d e
p a r id a d
im p a r
T a b l a 1.11.— C ó d i g o d e c i m a l c o d i f i c a d o e n b i n a r i o n a t u r a l c o n b i t d e p a r i d a d .
SISTEMAS Y CO DIG O S DE NUM ERACION
17
F i g u r a 1 .2 .— D i a g r a m a d e b l o q u e s b á s i c o d e u n s i s t e m a d e c o m u n i c a c i ó n d i g i t a l .
En la figura 1.2 se representa el diagrama de bloques básico de un sistema de c o ­
municación digital. El emisor genera información en un código de paridad no cons­
tante (como, por ejemplo, el binario natural o el BCD natural). Dicha información
se aplica a la entrada de un circuito que g enera el bit de paridad y este último, junto
con la primera, se aplica a un convertidor paralelo-serie que lo transmite a través de un
único canal (hilo, fibra óptica, etc.) en cuyo extremo se coloca un sistema receptor
formado por un convertidor serie-paralelo que, como su nombre indica, vuelve a colo­
car la inform ación en paralelo. La salida de este convertidor se aplica a un circuito
detector de paridad cuya salida indica si la paridad de la combinación recibida es o no
correcta.
1.9 CODIGOS CORRECTORES DE ERRORES
Los códigos correctores de errores no sólo indican la existencia de un error sino
que proporcionan información de cuál es la cifra o cifras binarias erróneas y, por con­
siguiente, permiten su corrección simplemente invirtiendo el bit correspondiente.
18
SISTEMAS ELECTRONICOS DIGITALES
Estos códigos se utilizan solamente en la transmisión de información, especial­
mente cuando no es posible volver a enviarla en caso de producirse un error. Esto su­
cede, en general, en algunos sistemas digitales que trabajan en tiempo real como, por
ejemplo, aquellos que están situados en un satélite y actúan sobre ciertos elementos
del mismo a partir de los valores de determinadas variables del proceso.
Los códigos de distancia mínima dos estudiados en el apartado anterior no perm i­
ten la corrección de errores, porque al producirse un error la combinación obtenida
posee como mínimo dos adyacentes pertenecientes al código y no es posible discernir
de cuál de las dos procede. Por ejemplo, si en el código de la tabla 1.9 de distancia mí­
nima dos se detecta la combinación errónea 10001, es imposible conocer si el error se
ha producido en el primer bit y la combinación correcta es 10000 o en el segundo y la
combinación correcta es 10011.
Por lo tanto, para poder corregir errores, la distancia mínima del código ha de
ser superior a dos. Si la distancia mínima de un código es tres, la combinación
obtenida por error en un bit es adyacente a una sola combinación del código y es
posible conocer cuál es el bit erróneo. Así, un código de distancia mínima tres
permite detectar errores de dos bits o corregir errores de un bit. En general, la
distancia mínima de un código para que permita corregir errores de n bits ha de
ser d„, = 2 « - f 1.
Nos limitaremos a estudiar los códigos correctores de errores de un bit cuya
distancia mínima es tres y entre ellos los de m ayor difusión, que son los códigos de
Hamming.
Los códigos de H am m ing están basados en la adición a un código de distancia
unidad de n bits, com o los estudiados en el a p a rta d o 1.6, de p bits, obteniéndose
un nuevo código de n + p bits. En este nuevo código se realizan p detecciones de
paridad en bits seleccionados del mismo, obteniéndose un bit de paridad uno o cero
según el número de bits sea par o impar. El conjunto de los p bits de paridad forma
un núm ero en el sistema binario natural cuyo equivalente decimal nos indica la
posición del bit erróneo. En caso de que no exista error, dicho número debe de ser
cero. El núm ero p de bits añadidos ha de ser suficiente para permitir la detección
de error y la de ausencia de error en las n + p posiciones. D ado que con p bits
se obtienen 2P combinaciones, se ha de cumplir la relación 2” ^ n + p + 1.
C o m o ejemplo realizaremos el código de H am m ing obtenido a partir del código
decimal codificado en binario natural. En este código n = 4 y, por tanto, el número
de bits que se han de añadir es 3, dado que 23 = 4 + 3 + 1. Para detectar los siete
posibles errores de un bit en cada una de las posiciones y la ausencia de error son
necesarias ocho combinaciones binarias que denom inarem os correctoras de error.
Dichas combinaciones se obtienen mediante 3 bits c,, c2 y c3 y el número decimal
equivalente al binario form ado por ellos ha de indicar la posición errónea.
Veremos ahora la forma de generar cada uno de los bits de la combinación
correctora de errores. En la tabla 1.12 se presentan todas las combinaciones de los
bits r,, c2 y c3.
El bit ci ha de tom ar el valor I si se produce un error en los bits b,, b3, bb y ó,
de la com binación del código. Si el nú m ero de unos existentes en esas cuatro
posiciones es siempre par, un error en uno cualquiera de esos cuatro bits lo con ­
vierte en impar. Por tanto c, ha de valer uno si el núm ero de unos en las posiciones
SISTEMAS Y CODIGOS DE NUMERACION
19
N .° d ecim al
equ iva len te
o,
c2 c,
0
0
0
1
0
0
1
2
0
1
0
0
3
0
1
1
4
1
0
0
5
1
0
1
6
1
1
0
7
1
1
1
T abla 1.12
b¡, b3, bs y b- es impar, y cero en caso contrario. En el apartado 2.5.1 del capítulo 2
se estudia la función lógica O-exclusiva cuyo val.or lógico es uno en las condiciones
especificadas. Luego algebraicamente:
c\ = bx © bz © b3 © b7
d o n d e © es el símbolo de la función O-eXclusiva.
D e igual forma se deduce que r2 y c3 han de obtenerse por medio de las
expresiones:
c2 bz © b3 © b6 0 b7
c3 ^
© b3 © b6 © b7
para lo cual ha de cumplirse la condición de que el número de unos ha de ser par
en las combinaciones b.2, b3, b6, b7 y ó.,, ¿>5, ó6, b7.
Para lograr estas condiciones se han de generar adecuadamente los tres bits que
se añaden a los cuatro de la com binación BCD.
D ad o que bu b2 y b4 sólo aparecen en una expresión cada uno, los elegiremos
com o bits añadidos a la com binación B C D formada por b3, b3, b3 y b7. El bit ó, ha
de valer uno si el número de unos de b3, b3 y b7 es impar y cero en caso contrario;
por tanto:
b¡ — b3 © bb © b7
D e igual forma b2 y bA se han de obtener respectivamente:
b2 =
bA=
b3 © b6 © b7
b5 © be © b7
De todo lo anterior se deduce el código de Ham ming presentado en la ta­
bla 1.13.
C o m o ejemplo com p rob are m os la detección de un error en el bit bb de la
combinación 0011001 correspondiente al número decimal 2; la combinación erró­
nea es 0001001.
SISTEMAS ELECTRONICOS DIGITAI.ES
20
N.° d e c i m a l
equ iva len te
b r b„
b„ b,
b3 b.
b,
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
2
0
0
1
1
0
0
1
0
3
0
0
1
1
1
1
0
4
0
1
0
1
0
1
0
5
0
1
0
1
1
0
1
6
0
1
1
0
0
1
1
7
0
1
1
0
1
0
0
8
1
0
0
1
0
1
1
9
1
0
0
1
1
0
0
T a b l a 1.1.1
Para detectarlo com probarem os el valor lógico de c,, c2 y c3
t¡i
¿a
c3
-
/?, © b 3 ©
bb ©
b7
1
O
0 O
I)., © h3 O b* (D b-, = 0 © 0 ©
hA O bb (D b 6 ( ? ) b7 ■ 1 ©
0 O
0
11
0 © 0 =0
0© 0© 0 = I
En efecto, la combinación c3, c2, c, es 101, equivalente al número decimal 5.
PROBLEMAS
1 . C o n v e rtir
alsislem a b in a rio el n ú m e ro decim al I576.
2. C o n v e rtir
alsistem a o ctal el n ú m e ro b in a rio OI I I Ol l .
3. C o n v e rtir al sistem a d ecim al el n ú m e ro
o c ta l 576.
4. C o n v e rtir al sistem a d ecim al el n ú m e ro
b in a rio 110 I I0 I.0 0 I.
5 . C o n v e rtir
alsistem a o ctal el n ú m e ro d ecim al 25.740.
6 . C o n v e rtir
a!sistem a b in a rio el n ú m e ro d ecim al 875,62.
7.
C o n v e rtir al sistem a d ecim al el n ú m e ro
o c ta l 1024,75.
8 . O b te n e r el n ú m e ro e q u iv a le n te en B C D exceso tres del d ecim al 5274.
9 . O b te n e r el n ú m e ro d ecim al e q u iv a len te al n ú m e ro 0110
1000
0100 en B C D n a tu ra l.
10. In d ic a r cuál es la d ista n c ia m in im a del c ó d ig o B C D A ik cn . O b te n e r a p a rtir de él un
có d ig o de p a rid a d par.
11 . O b te n e r un c ó d ig o de H a m m in g c o rre c to r de e rro re s de un bit a p a rtir del c ó d ig o B C D
exceso tres.
12. C o n v e rtir el n ú m ero 1I00 lOOOOOll perten ecien te al cód igo B CD exceso tres a:
a)
b)
c)
d)
el c ó d ig o B C D n a tu ra l;
el c ó d ig o B C D A iken;
el sistem a b in a rio n a tu ra l;
el sistem a decim al.
Capítulo
2
A lg e b ra de Boole
2.1
DEFINICION Y POSTULADOS
Un álgebra de Boole es toda clase o conjunto de elementos que pueden tomar
dos valores perfectamente diferenciados, que designaremos por 0 y 1 y que están
relacionados por dos operaciones binarias denominadas sum a ( + ) y producto (.)*
lógicos que cumplen los siguientes postulados:
a) Ambas operaciones son conmutativas, es decir si a y b son elementos del
álgebra, se verifica:
a + b = b + o;
a ■b = b ■a
b) Dentro del álgebra existen dos elementos neutros, el 0 y el 1, que cumplen la
propiedad de identidad con respecto a cada una
de dichas operaciones:
0 + a = a;
1 ■a = a
c) Cada operación es distributiva con respecto a la otra:
a ■(b + c) = a ■b + a ■ c;
a + b ■c = (a + b) • (a • c)
d) Para cada elemento, a, del álgebra existe un elemento denominado, á, tal
que:
1; a ■ü = 0
a • a
Este postulado define realmente una nueva operación fundamental que es la
inversión o complementación de una variable. La variable a se encuentra siempre
en un estado binario contrario al de a.
La primera ecuación expresa la imposibilidad de que a y a tomen el valor lógico
cero al mismo tiempo y la segunda ecuación indica que nunca pueden tener el valor
lógico uno al mismo tiempo. Por lo tanto la tabla de verdad de la inversión o
complementación es:
a
0
1
ü
1
0
*Nola: La operación producto se indica en general simplemente mediante la ausencia de símbolo
entre dos variables.
22
SISTEMAS ELECTRO N ICOS D IGITALES
Puede elegirse com o postulado un grupo distinto del a d o p ta d o con tal de que
se cumpla la condición de que ninguno pueda ser deducido de cualquiera de los
demás.
De lo explicado anteriormente se deduce que el álgebra de Boole es un ente
m atemático. En realidad, físicamente son varios los c onjun to s que poseen dos
operaciones binarias que cumplen los postulados desarrollados. Ejemplo de estos
conjuntos son el álgebra de las proposiciones o juicios formales y el álgebra de la
conm utación form ada también por elementos que pueden to m ar dos estados per­
fectamente diferenciados. Estos elementos son los circuitos lógicos cuyo estudio
desarrollaremos en capítulos sucesivos.
Los primeros circuitos de conm utación o lógicos utilizados han sido los contac­
tos y, aunque poco a poco han sido desplazados por los circuitos electrónicos, pu e­
den ser empleados para memorizar más fácilmente las leyes del álgebra de Boole
antes expresadas y los teoremas que se desarrollan seguidamente.
La operación sum a se asimila a la conexión en paralelo de co ntactos y la
operación producto a la conexión en serie. El inverso de un contacto es otro cuyo
estacjo es siempre el opuesto del primero, es decir está cerrado cuando aquél está
abierto y viceversa. El elemento 0 es un contacto que está siempre abierto y el
elemento 1 un contacto que está siempre cerrado. Adem ás se considera una función
de transmisión entre los dos terminales de un circuito de contactos, que toma el
valor 1, c ua n do existe un cam ino p ara la circulación de corriente entre ellos
(cortocircuito) y el valor 0 al no existir dicho cam ino (circuito abierto).
En la figura 2.1, se expresa gráficamente que el álgebra de los contactos cumple
las leyes del álgebra de Boole.
2.2 TEOREMAS DEL ALGEBRA DE BOOLE
Basándose en los postulados anteriores se deducen los teoremas que expon­
dremos seguidamente. Su demostración se puede realizar algebraicamente o me­
diante la llamada tabla de verdad. La tabla de verdad de una expresión algebraica
binaria representa los valores que dicha expresión puede to m a r para cada c o m ­
binación de estados de las variables que form an parte de la misma. Dos expre­
siones algebraicas que tienen la misma tabla de verdad son equivalentes.
Teorem a 1: Cada identidad deducida de los anteriores postulados del álgebra
de Boole permanece válida si la operación « + » y «•» y los elementos 0 y 1 se inter­
cam bian entre sí.
Este principio, llamado de dualidad, se deduce inm ediatamente de la simetría
de los cuatro postulados con respecto a am bas operaciones y a am bos elementos
neutros.
Teorema 2: Para cada elemento a de un álgebra de Boole se verifica:
fl+ l = ly o
0 = 0
D em ostraremos la primera igualdad y con ello quedará dem ostrada por dualidad
la segunda. En efecto, se verifica:
1 = a + a = a + ü ■ 1 = (a + a) ■(a + 1) = 1 ■(a + 1) = a + 1
A L G E B R A D E BOOLE
a + á
nr o
a
. a
=
a
0------ —
-
t
•
o----0
F ig u r a 2 .1 .— R e p resen ta ció n de la s le y e s del á lgeb ra d e B o o le m e d ia n te a so cia c ió n d e c o n ta c to s.
24
SISTEMAS ELECTRONICOS DIGITALES
De este teorema y del postulado h) se deducen las siguientes igualdades:
0 + 0 = 0
0+ 1 = 1
1 + 1 = 1
0 -0 = 0
0- 1=0
1-1=1
y, por tanto, las tablas de verdad de las operaciones lógicas suma (función O) y
producto (función Y) son las siguientes:
a b s
a b p
0 0 0
0 11
10 1
111
0 0 0
0 10
10 0
111
s = a + b
p = a ■b
Teorema 3: Para cada elemento a de un álgebra de Boole se verifica:
a + a = a
y
a -a = a
Demostraremos la primera igualdad:
a = a + Q = a + añ = (a + a) ■ (a + a) = a + a
Teorema 4: Para cada par de elementos de un álgebra de Boole a y b, se verifica:
a + ab = a
y
a (a + b) = a
Esta ley se llama de absorción.
a
a +ab
b
0
0
0
0
1
o
1
0
1
1
1
1
T A b l A 2.1
Lo demostraremos algebraicamente y mediante la tabla de verdad. En efecto,
algebraicamente:
a = 1 ■a ■
• b) a
1 ■a + ab = a + ab
En latabla 2.1 se com prueba que la columna correspondiente a a + ab es igual a
la columna de lavariable a y por tanto se deduce la igualdad:
a = a + ab
Teorema 5: En un álgebra de Boole, las operaciones sum a y p roducto son
asociativas
a + (b + c) = (a + b) + c = a + b + c
a (be) = (ab) c = abe
Este teorema se demuestra fácilmente mediante la tabla de verdad.
ALGEBRA DE BOOLE
25
Teorema 6: P a r a t o d o e l e m e n t o á d e u n á lg e b r a d e B o o le s e v e rific a :
a
a
Su demostración es inmediata mediante la tabla de verdad, lo cual se verifica
seguidamente
a
d
a
0
I
0
1
0
1
De este teorema y el postulado d) se deduce que en toda álgebra de Boole:
0
1
y
T = 0
Teorema 7: En toda álgebra de Boole se verifica:
(1)
fl
+ b +
(2)
a b c d ...
c + d + ...
= a b c d ...
=a+b+c+d...
Demostraremos la primera de estas igualdades, denom inadas leyes de De M o r­
gan, con lo cual la segunda quedará dem ostrada por dualidad.
Realizaremos primero la demostración para dos variables.
De acuerdo con el postulado d), para que a + b = db se ha de verificar:
(a + b) db
(a + b) + db
0
1
En efecto, aplicando los postulados y teoremas ya estudiados resulta
(a + b)
(a + b) db = adb + bdb 0 + 0
0
+ db = (a + b + a) (a + b + b) = 1 -1 =
1
La generalización para un número cualquiera de variables resulta ahora muy
sencilla:
D enominarem os b + c + d + ... - p y aplicando la ley de De M organ que
hemos demostrado para dos variables, resulta:
a + b + c + d + ... = a + p = clp = db + c + d + ...
Llamando ahora q
c
■ d■
a - b
■c
d
... resulta:
■■ ...
áb ■<•/-•- ábe] = dbc +
d + ...
Repitiendo este proceso se obtiene:
a + b + c + d + ... = a b e d ...
c.q.d.
Este teorema define realmente dos nuevas funciones lógicas de gran importancia
que, com o veremos en el capítulo dedicado a estudiar la tecnología, serán utilizadas
como elementos básicos para la realización de los sistemas digitales. Estas dos
funciones, que realizan las expresiones (1) y (2), se denom inan respectivamente
NO-O (Ñ O R ) y N O -Y (N A N D ).
SISTEMAS ELECTRONICOS DIGITALES
26
Las tres funciones elementales, suma, producto, e inversión lógica, pueden ser
realizadas mediante las funciones N O -Y y NO -O .
En efecto, aplicando el teorema de D e Morgan tenemos:
ab
ab - - a I b
a + b
a + b
ab
y la inversión se realiza con una función N O -O o N O - Y de una sola entrada.
Para representar las funciones lógicas fue necesario crear sím bolos adecuados.
El desarrollo de la electrónica digital ha sido tan rápido que hizo que se crearan
sím bolos sin un estudio m inucioso. Inicialmente se adoptaron sím bolos diferentes
para cada función, de los que son un ejemplo los de las funciones Y y O represen­
tados en la figura 2.2.
O
O
función Y
F igu ra
función 0
2.2.—Símbolos lógicos no normalizados de las funciones Y y O.
La búsqueda de una sim plificación en la representación de los elem entos lógicos
llevó a la realización de estudios por parte de asociaciones de ingeniería (IEEE)
y organizaciones de normalización (ISO) que han cristalizado en la adopción de
un sistema normalizado de representación por parte de la Comisión Electrotécnica
Internacional. Al estudio de este sistema se dedica el apéndice 1 de este libro. El
nuevo sistema internacional llegó después de más de diez años durante los cuales los
fabricantes de semiconductores crearon sus propios sím bolos. Por ello se ha con sid e­
rado lo más conveniente en esta edición combinar adecuadamente la sim bología anti­
gua y la nueva para que el lector pueda adaptarse de forma paulatina al cambio que
supone pasar de una a otra.
>1
&
f =a b
f= a + b
b -------------
(un ció n Y
F ig u r a
fu n c io n o
2.3.—Símbolos lógicos normalizados de las funciones Y y O .
En la figura 2.3 se representan los sím b olos de las puertas Y y O en el nuevo
sistema.
En los sím b olos antiguos la inversión unida a otras funciones se puede repre­
sentar mediante un círculo; por tanto, los sím b olo s de la función N O -O (ÑOR)
y N O -Y ( N A N D ) se deducen respectivamente de los de las funciones O e Y aña­
diéndoles un círculo (fig. 2.4)
ALG E BR A
a -----------------------
27
DE BOOLE
"S f = a b = a + b
--------------a ________________ (jk
f= a + b = a b
<1 y
b
función N O -Y (NAN O )
función N O -O (N O R)
F i g u r a 2 . 4 . — S í m b o l o s l ó g i c o s n o n o r m a l i z a d o s d e la s f u n c i o n e s NO -Y (N A N D ) Y NO -O (ÑO R).
E n el nuevo sistema la inversión unida a otras funciones se puede representar
mediante un círculo pero en el caso de utilizar el criterio de lógica positiva (descri­
to en el a p a rta d o 5.1) se sustituye por un triángulo rectángulo (ver apéndice 1).
En este libro se utiliza el círculo y por ello se representan las puertas NO-Y
(NAND) y NO-O (ÑOR) m ediante los símbolos de la figura 2.5.
&
2>1
f =a b = a + b
---------
D
5
f = a+b = a b
---------
b ------------
a ----------- C
2:1
f = a+ b = ab
b ----------- C
func ión
a ----------- 0
&
f=
b ----------- a
N O -Y 1N A N D )
fu nc ión
N O -O (N D R)
F i g u r a 2 . 5 . — S í m b o l o s l ó g i c o s n o r m a l i z a d o s d e las f u n c i o n e s NO-Y (N A N D ) y NO-O (ÑO R).
El teorem a de De M o rg a n indica que existen dos form as de expresar la función
N O-O (Ñ OR) y la función NO-Y (NAND):
a + b = á b
ab = a + b
La segunda expresión de la función N O -O se puede representar mediante el
símbolo de la función Y precedido de dos inversiones. Igualmente la función
NO-Y se puede representar medíante el símbolo de la función O precedido de dos
inversiones. E n las figuras 2.4 y 2.5 se indican am bos símbolos.
Las funciones N O-O (ÑOR) y NO-Y (N A N D ) de un a sola variable constituyen
la función de inversión, po r lo que esta función se puede representar mediante el
símbolo de cualquiera de ellas con un a sola variable de una entrada o mediante
un símbolo especial. E n la simbología antigua la función inversión se representa
mediante u n triángulo seguido de un círculo, o un a puerta NO-Y o NO-O de una
entrada tal como se indica en la figura 2.6. E n el nuevo sistema normalizado se
representa mediante el símbolo de un seguidor (un 1 como indicativo) con el trián­
gulo o círculo de inversión a la salida (figura 2.7)
SISTEMAS ELECTRO N ICO S D IG ITA LES
28
O
- —
"
*
o
[ >
—
°
■
*
función inversión
F ig u r a 2 . 6 . — S í m b o l o s l ó g i c o s n o n o r m a l i z a d o s d e u n i n v e r s o r .
F ig ura 2 . 7 . — S im b o lo ló g ic o n o r m a liz a d o d e un inversor.
La realización de las funciones sum a, prod ucto e inversión con las funciones
N O -Y y N O -O se representan gráficamente, m ediante los símbolos antiguos en la
figura 2.8 y los nuevos norm alizados en la figura 2.9.
-L >
í> —
-E >
O
-
\
atb
£>
O
o
F i g u r a 2 . 8 . — Esquem as d e la realización de las funciones p roducto, sum a e inversión con funciones
NO -Y (N A N D ) y NO -O (Ñ O R ), representadas con sím b olos no norm alizados.
ALGEBRA
DE
BOOLE
F i g u r a 2 . 9 . —Esquemas de la realización de las funciones producto, suma e inversión con
NO-Y (NAND) y NO-O(NOR) representadas m ediante símbolos norm alizados.
29
funciones
2.3 FUNCION DE UN ALGEBRA DE BOOLE
U n a función de un álg ebra de Boole es un a variable binaria cuyo valor es
igual al de una expresió n algebraica en la que se relacio nan entre sí las variables
b inarias p o r m e dio de las ope ra c io ne s básicas, P r o d u c to lógico, S u m a lógica e
Inversión.
Se representa una función lógica por la expresión/ = / (a, b, c, ...)
El valor lógico d e / , depende del de las variables a, b, c, ...
Se llama término canónico de una función lógica a todo producto o suma en la
cual aparecen todas las variables en su forma directa o inversa. Al primero de ellos
se le llama producto canónico (minterm) y al segundo suma canónica (maxterm).
Por ejemplo sea una función de tres variables J\a, b, c). El término abe es un
próducto canónico y el término á + b + c es una suma canónica.
El número máximo de productos canónicos o sumas canónicas viene d ado por
las variaciones con repetición de dos elementos tom ados de n en n. El núm ero de
productos o sumas canónicas de n variables es por lo tanto 2".
P ara m ayor facilidad de representación, cada térm ino canónico, se expresa
mediante un núm ero decimal equivalente al binario obtenido al sustituir las varia­
bles ordenadas con un criterio determinado por un 1 o un 0 según aparezcan en su
forma directa o com plem entada respectivamente.
Por ejemplo, los términos canónicos siguientes se representarán:
30
SISTEMAS ELECTRO N ICO S D IG ITA LES
deba = 0 1 102 m 610
d + c + b + S = 1010;» = 10,„
Por lo tanto la función lógica /[a , b, c) = ábe + abe + abe se podrá representar
por la expresión: /{a , b, c) = E3(2, 3, 5) en la cual el símbolo E representa la suma
lógica.
De igual form a la función /{a , b, c) = (a + b + c)(á + b + c){a + b + c) se
puede representar p o r / j a , b, c) = / /3(1, 2, 7) en la cual //in d ic a el producto lógico.
C uand o una función se expresa com o una sum a de productos canónicos o un
producto de sumas canónicas se dice que se encuentra en su form a canónica.
D em ostrarem os ah ora un teorema relativo a las funciones de un álgebra de
Boole de gran im portancia en la simplificación algebraica de las funciones lógi­
cas.
Teorema. T o d a función de un álgebra de Boole se puede expresar de la siguiente
forma:
J{a, b, c...) = afi 1, b, c, ...) + áf{0, b, c...)
/{a , b, c...) = [a + /(0 , b, c...)][o + /(1 , b, c...)]
D em ostrarem os la primera ecuación y la segunda quedará también dem ostrada
por dualidad.
Para demostrarla es suficiente co m p ro b a r que la igualdad se cumple tanto para
a = 0 com o para a = 1.
En efecto sia = 0 y á = 1; se verifica:
J{a, b, c...) = /(O, b, c...) = 0/(l, b, c...) + l/(0, b, c...) = J(0, b, c...)
y si a = 1 y á ;= 0; se verificará así mismo:
f a , b, c...) = J [ h b , c...) = 1/(1, b, c...) + Q/C0, b, c...) = / ( l , b, c...)
Q uedan por lo tanto dem ostradas ambas igualdades. Multiplicando la primera
de ellas por a y por á se obtienen respectivamente las relaciones:
af[a, b, c...) = afi 1, b, c...)
á fa , b, c...) = a f 0, b, c...)
Igualmente sum ando a y a a la segunda igualdad se obtiene:
a + /{a , b, c...) = a + f{0 , b, c...)
á + /{a , b, c...)
a 1• / O , b, c...)
Estas últimas c uatro expresiones se pueden utilizar para simplificar algebraica­
mente las funciones lógicas. Por ejemplo dada la función:
f = abe + á(b + ac + ábe)
resulta aplicando la segunda igualdad al segundo sumando:
/ = abe + á(b + be)
El teorema que acabam os de dem ostrar permite llegar a la conclusión de que
ALG EBRA D E BOOLE
31
toda función lógica puede transformarse en una función canónica bajo cualquiera
de las dos formas anteriormente indicadas.
En efecto según hemos demostrado:
f ( a , h,c...) = a f l 1, b, c...) + c i f ( 0, b, c...) y d ado que:
f ( l , b , c . . . ) = b f ( \ , l, c...) + 6 / ( 1 , 0 ,c...) y
/ ( 0 , b, c...) - b f (0, 1, c,..) + b f_ (0, 0, c...) resulta
f ( a , b, c...) = ab j {\, 1, c...) + a b j{ 1, 0, c, ...) + a bf ( 0, 1, c...) + a b f { 0, 0, c..,) y
repitiendo el proceso se obtiene finalmente
f { a , b , c . . . ) = ( a b c .. .) f{ 1, 1, 1 . . . ) + ... + (a b c . . . ) / ( 0 , 0, 0 ...)
[1]
Esta expresión indica que una función es igual a la suma de todos los productos
canónicos afectados de un coeficiente igual al valor que tom a la función al sustituir
cada variable por 1 o 0 según en el producto canónico figure en forma directa o
inversa respectivamente.
De igual form a se deduce que la expresión en forma de producto de sumas
canónicas es:
J{a,b,c...) = {a + b + c + ... + X 0 ,0 ,0 ...))...(fl f ¿ + ¿r 4 ... + / ( ] , ] , 1...))
[2]
D e la expresión [1] se ded uce qu e to d a función se puede re p re se n ta r m e d ia n ­
te la su m a de to dos los p r o d u c to s c a n ó n ic o s m ultiplic a d os p o r un coeficiente
igual a 1 si el té rm in o fo rm a p a rte de la función e igual a 0 si no fo rm a parte
de ella.
Igu alm ente de la ex presión [2] se deduce que la expresión c a n ó n ic a de sum as
c anó nicas de un a función es igual al p r o d u c to de to d a s las su m a s can ó n ic a s
posibles, s u m a n d o a c ad a u n a de ellas un coeficiente igual a cero, si el térm ino
form a p a rte de la función e igual a 1 si no fo rm a p arte de ella.
Siendo 2" el núm ero de términos canónicos, el núm ero de funciones canónicas
de n variables es igual al de variaciones con repetición de dos elementos, 0 y 1,
tom ados de 2" en 2", es decir 22".
U tilizando la notación numérica anterio rm ente indicada para expresar los
términos canónicos, am bas ecuaciones [1] y [2] se pueden representar de la forma
siguiente:
f{a , b, c ,...) =
/(/)/= n
i=0
[f{2n — 1 ~ i) + í\
í=0
Estas dos expresiones num éricas permiten p asar con gran facilidad de una
forma canónica a la otra, lo cual aplicaremos al tratar la simplificación de circuitos
combinacionales.
En efecto, si un p roducto canónico i existe en una función debido a que su
coeficiente es igual a 1, no existirá en la expresión en forma de productos de sumas
canónicas de dicha función el término 2” — 1 — i por ser su coeficiente también
igual a la unidad. P or lo ta n to si se tiene la expresión canónica en forma suma de
productos, la expresión canónica en forma de producto de sumas se obtiene me­
diante el complemento a 2" — 1 de los productos canónicos que no form an parte
de la función.
P o r ejemplo, si / = S (0, 2, 5) tendremos:
SISTEMAS ELECTRO N ICOS D IGITALES
32
/=
J
//(0,1,3,4,6)
3
Esto se demuestra de otra form a muy fácilmente aplicando los teoremas de De
M organ. D en o m in a n d o al p ro d u c to canónico por P con un subíndice igual al
número decimal que le corresponde y a la suma canónica con una S y el subíndice
respectivo, se verifica:
P¡ = S-¿,<_ i
Por ejemplo:
ábe — P2
a + b + c = Sh
De igual forma S, = P2„ _, _,
La función inversa de / está form ada por los términos canónicos que no perte­
necen a / . Invirtiendo la función / se obtiene de nuevo / , pero expresada en form a
dual.
Por ejemplo si
/ = f (0,3,7)
Se verifica
/=
/ = /=
¿-(1,2,4,5,6)
¿ (1 ,2 ,4 ,5 ,6 ) = / / (1,2,3,5,6)
Cuando una función lógica se presenta de una forma no canónica su transfor­
mación en canónica resulta muy sencilla por procedimientos algebraicos.
Si se desea obtener la expresión canónica en fo rm a de sum a de productos
canónicos, se operará algebraicamente aplicando las propiedades distributivas del
producto con respecto a la suma, hasta obtener una expresión de suma de produc­
tos no canónicos. Para convertir cada uno de estos productos en canónicos se le
multiplica por la suma de las variables que faltan en él y sus inversas.
Un ejemplo aclarará el procedimiento.
Sea la función / = a(b + c) + c
A plicando la propiedad distributiva del prod ucto con respecto a la sum a,
resulta:
/
aí> ■ ai; ■ ('
De acuerdo con lo explicado anteriormente
f
ab(c + c) + ac(b + b) + c(a + á) ■(b + b)
Y aplicando de nuevo la propiedad distributiva del producto con respecto a la
suma, resulta:
/ = abe + abe + abe + abe + abe + ábe + abe + ábe
Suprimiendo los términos repetidos de acuerdo con el teorema 4 resulta:
ALGEBRA DE BOOLE
S
/ = abe + abe + abe + abe + abe + ábe
La función / s e puede expresar en la forma numérica abreviada antes indicada:
/ - - ■ £ ( ) , 3 , 4 , 5 , 6 ,7 )
De igual forma, si se desea obtener la expresión canónica en forma de producto
de sumas canónicas, se operará algebraicamente aplicando la propiedad distributiva
de la suma con respecto al producto hasta obtener una expresión de producto de
sumas no canónicas. Para convertir cada una de estas sumas en canónica se le suma
el producto de cada variable que falta en ella por su inversa. Un ejemplo aclarará
el procedimiento.
Utilizaremos la misma función que en el caso anterior.
/ = a(b + c) + c
Aplicamos la propiedad distributiva de la suma con respecto al producto:
f
(a ■ c) (/) • r • c)
a ■ c
De acuerdo con la regla antes expresada resulta:
f =- a + c + bb
Y aplicando de nuevo la propiedad distributiva de la suma con respecto al
producto, obtenemos:
f = (a + b + c) (a + b + c)
La f u n c i ó n / p u e d e también expresarse en forma numérica
/ - n (5,7)
2.4 TABLA DE VERDAD DE UNA FUNCION LOGICA
La tabla de verdad de una función lógica es una forma de representación de la
misma, en la que se indica el valor 1 o 0 que toma la función para cada una de las
combinaciones posibles de Jas variables de las cuales depende. En la tabla 2.2 se
representa la tabla de verdad de una función de tres variables.
c
b
a
f
0
0
0
0
0
1
0
0
1
1
2
0
1
0
0
3
0
1
1
1
4
1
0
0
1
5
1
0
1
0
6
1
1
0
1
7
1
1
1
1
T A b I . A 2 .2
34
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
La deducción de la forma canónica de la función por medio de la tabla de
verdad resulta sencilla.
Si, para una determinada com binación de las entradas, la función to m a el
valor lógico 1, el producto canónico de todos los posibles 2", que vale 1 para
dicha combinación, ha de form ar parte de la función. La deducción del producto
canónico correspondiente es inmediata asignando al estado 0 la variable inversa
y al estado 1 la variable directa.
Por ejemplo, el producto canónico correspondiente a la com binación 100 es
el cha. Sólo cbá vale 1 cuando c = l y ¿ = « = 0.
De lo dicho se deduce que la forma canónica de la función cuya tabla de ver­
dad es la indicada en la tabla 2.2 es:
/ = abe + abe + abe + ábe + abe
Asignando a cada combinación binaria de entrada el núm ero decimal equi­
valente se obtiene la expresión abreviada de la función:
/ =
£ (1,3 ,4 ,6 ,7 )
Por el método indicado anteriormente se deduce la expresión canónica en form a
de producto de sumas
/ =
H (2 ,5 ,7 )
La form a algebraica de la expresión canónica producto de sumas canónicas se
puede también obtener directamente de la tabla de verdad observando las com bi­
naciones para las cuales la función / t o m a el valor 0 y sustituyendo para cada una
de ellas el valor 0 de una variable por su expresión directa y el valor 1 por su
expresión inversa. Por ejemplo, en la función que ahora estudiamos correspondien­
te a la tabla 2.2, p o r s e r / = 0 pa ra la com binación c = b = a = 0 \ a suma canóni­
ca a + b + c form a parte de la función. P o r ta nto, la expresión de la misma será:
/ = (a + b + c)(á + b + c)(ci + b + c)
que, com o podemos com probar, coincide con la expresión numérica antes indicada.
2.5 FUNCIONES IMPORTANTES DE UN ALGEBRA DE BOOLE
En apartado s anteriores de este capítulo hemos estudiado, en primer lugar, las
funciones básicas de un álgebra de Boole producto lógico, sum a lógica, e inversión
y posteriormente las funciones N O -O (Ñ O R ) y N O -Y (N A N D ).
A demás de estas funciones existen otras cuya im portancia se deriva de que
pueden ser utilizadas para la realización de las dem ás funciones lógicas.
2.5.1
Función O -exclusiva
La función O-exclusiva de dos variables a y b es aquella que toma el valor
35
A L G E B R A DE BO OLE
b
a
f„
0
0
0
0
1
1
1
0
1
1
1
0
T a b l a 2.3
uno cuando una de las variables toma el valor uno y la otra el valor cero o vice­
versa. La función O-exclusiva se representa mediante el símbolo © .
En la tabla 2.3 se representa la tabla de verdad de la función O-exclusiva de dos
variables:
f0 - a© b
E n las figuras 2.10 y 2.11 se representan respectivamente los símbolos antiguo
y nuevo norm alizado de esta función.
F igura
=3 D —
2.10.—Símbolo lógico no norm alizado de la función O-exclusiva.
o0b
F igura
2.11. — Sím bolo lógico norm alizado de la función O-exclusiva.
De la tabla 2.3 se deducen las expresiones canónicas de la función O-exclusiva:
/o = ab + ab = (a + b) (« -1 b)
que no son simpliíicables.
La función O-exclusiva se puede realizar con puertas NO-Y o N O-O , pero el
perfeccionamiento de la tecnología de fabricación de los circuitos ha permitido
fabricar bloques funcionales en circuito integrado que realizan esta función.
Las propiedades de la función O-exclusiva de n variables se deducen aplicándola
primero a dos variables, seguidamente al resultado obtenido y una tercera variable
y así sucesivamente.
Se comprueba fácilmente que la función O-exclusiva de n variables toma el valor
lógico uno si se encuentra un núm ero im par de ellas en estado uno, y el valor lógico
cero si es un número par de ellas el que posee el valor lógico uno:
/o = a © b © c © d... © n
f ü = 1 si un núm ero im par de variables está en uno
0 si un número par de variables está en uno
(se considera el cero un núm ero par)
jo -
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
36
La función O-exclusiva presenta las propiedades siguientes, que el lector puede
dem ostrar a partir de los postulados y teoremas estudiados en los ap artado s an te ­
riores de este capítulo:
f 0 = a © ó = a © ó = <7©6 = <J ©ó
2 .5 .2
Fu n ció n e q u iv a le n c ia o c o m p a ra c ió n
La función equivalencia de dos o más variables es aquella que tom a el valor
uno cuando todas las variables de entrada se encuentran en el mismo estado lógico
y el valor cero en caso contrario.
La tabla de verdad de la función equivalencia de dos variables se representa
en la tabla 2.4. Se observa que esta función es el inverso de la función O-exclusiva
de dos variables.
= a© b
f
Las expresiones canónicas de la función equivalencia se deducen de la tabla 2.4.
b
a
f.
o
o
1
0
1
0
1
0
0
1
1
1
T abla 2 .4
Aplicando la propiedad de la función O-exclusiva estudiada en e! apartad o
anterior resulta:
f
= £7©ó = f l © ó = a © ¿
y por tanto la realización física más sencilla de esta función se logra mediante una
puerta O-exclusiva de dos entradas a la cual se le aplica u n a variable en form a di­
recta y la otra invertida tal como se representa en la figura 2.12 con el símbolo
antiguo y en la figura 2.13 con el símbolo nuevo. En el nuevo sistema de represen­
tación se ha reservado el indicativo « = » p ara la función equivalencia que, por tan­
to, puede representarse mediante el símbolo de la figura 2.14.
F i g u r a 2 . 1 2 .— S ím b o l o ló g ico n o n o r m a l i z a d o d e la f u n c i ó n e q u iv a le n c ia .
37
A L G E B R A DE BO O LE
■í* - o 0 b
F ig u r a
2 .1 3 .— R e p r e s e n ta c ió n
d e la f u n c i ó n e q u i v a l e n c i a u t i l i z a n d o e l s í m b o l o l ó g i c o n o r m a l i z a d o
d e la f u n c i ó n O - e x c l u s i v a .
F i g u r a 2 . 1 4 . — S í m b o l o l ó g i c o n o r m a l i z a d o d e la f u n c i ó n e q u i v a l e n c i a .
PROBLEMAS
1. a) H a lla r la s e x p re s io n e s c a n ó n ic a s s u m a d e p r o d u c to s y p r o d u c to d e s u m a s de las
fu n cio n es:
/ , = ab t-- abe + áb
/ 2 = abed + abe + ábd
b) R e p re s e n ta r la ta b la de v e rd a d d e las d o s fu n c io n e s a n te rio re s.
2. D a d a la fu n c ió n f
re p re s e n ta d a m e d ia n te la e x p re sió n c a n ó n ic a d e su m a de p ro d u c to s:
/, =
S ( 0 , 1, 2 , 3 , 12, 15)
4
a) O b te n e r la e x p re sió n c a n ó n ic a de p ro d u c to de su m a s.
b) O b te n e r las d o s e x p re sio n e s c a n ó n ic a s a lg e b ra ic a s de e sta fu n c ió n .
c) R e p r e s e n ta r la ta b la de v e rd a d de e sta fu n c ió n .
3. La f u n c ió n / ( a , b, c, d) c u m p le la sig u ien te ta b la de v e rd a d .
d
c
b
0
0
0 0 1
0 1 0
1 0 0
a f
0
0
0
0 1 1 1
1 0
0 1
0
0
0
0 1 0
1 0
0 1 1 0
1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0
1 0 0
1 0
1 1 0
1 1 0
0 1
1 1 0
10
1 1 1 0
0
1 1 1 1 0
a) O b te n e r las e x p resio n e s n u m é ric a s c a n ó n ic a s d e su m a de p ro d u c to s y d e p ro d u c to s de
su m a s.
b) O b te n e r las e x p resio n e s a lg e b ra ic a s c a n ó n ic a s d e esta fu n c ió n .
c) S im p lifica r las e x p re sio n e s a n te rio re s p o r p ro c e d im ie n to s a lg e b raic o s.
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
38
4 . U n a fu n c ió n de tres v a ria b le s J{a, b, c) ha de to m a r el v a lo r c e ro c u a n d o la v a ria b le b se
e n c u e n tre en e sta d o u n o y la v a ria b le a n o esté en e s ta d o u n o . E n los d e m á s c aso s p o sib les
ha de e sta r en e sta d o u n o .
a) R e a liz a r la ta b la d e v e rd a d de esta fu n c ió n .
b) O b te n e r las fo rm a s c a n ó n ic a s de su m a de p ro d u c to s y p ro d u c to de sum as.
5. R e a liz a r la ta b la d e v e rd a d de u n c o n v e rtid o r de c ó d ig o B C D exceso tres a B C D n a tu ra l.
I n d ic a r m e d ia n te el s ím b o lo X el v a lo r de las v a ria b le s c o r re s p o n d ie n te s a a q u e lla s
c o m b in a c io n e s d e e n tr a d a q u e n o p u e d e n existir.
6. D e m o s tra r las sig u ien te s p ro p ie d a d e s de la fu n c ió n O -exclusiva:
a) u @ b = á O 5
b) a ( b © c) = ab ©
7 . D a d a la función:
(ic.
/ = a + b + abe + a(b + c)
a) O b te n e r las expresiones c an ó n ica s en fo rm a de p ro d u c to de sum as
d u c to s.
b) R e p re s e n ta r la ta b la de v e rd ad de e sta fu n c ió n .
y su m a d e p ro
Capítulo
3
S iste m a s co m b in acio n ale s
3.1 GENERALIDADES
Sistemas lógicos combinacionales son aquellos en los que en cada instante, el
estado lógico de sus salidas depende únicamente del estado de sus entradas. Por
lo tanto, en ellos no es necesario tener en cuenta la noción de tiempo. Si analiza­
mos esta definición, observamos que un sistema combinacional es realmente una
función lógica tal com o se h a definido en el capítulo anterior. P o r tanto, los siste­
mas combinacionales pueden ser representados mediante una tabla de verdad o
mediante las expresiones numéricas estudiadas en el capítulo anterior correspon­
diente a u n a suma de productos canónicos y un producto de sumas canónicas.
En el capítulo anterior se ha estudiado tam bién que las funciones lógicas po ­
dían simplificarse por m étodos algebraicos aplicando los postulados y teoremas de
álgebra de Boole. En la práctica, en especial si la función depende de más de tres
variables, los m étodos algebraicos, aunque son utilizables, no representan una for­
m a sistemática de minimizar las funciones lógicas. P o r ello en este capítulo se de­
sarrollan diversos métodos sistemáticos de minimizar las funciones lógicas.
El diseño de todo sistema combinacional se inicia mediante la obtención de una
tabla de verdad a partir de las especificaciones que indican los valores que debe
tom ar la función p ara cada una de las combinaciones de las variables de entrada
de las cuales depende. De la tabla de verdad se deducen las expresiones canónicas
a partir de las cuales se realizará la simplificación. U n ejemplo ayudará a aclarar
el procedimiento.
Ejemplo 3.1: Diseñar un sistema combinacional de tres variables de entrada a,
b y c cuya salida debe to m a r el valor uno solamente cuando dos variables de entra­
da to m a n el valor uno.
En primer lugar se realiza la tabla de verdad de esta función, para lo cual se
indican en orden creciente en el sistema binario natural todas las combinaciones
posibles de las variables de entrada a, b y c. (tabla 3.1)
Seguidamente y en una nueva colum na se indica el valor que tom a la salida /
pa ra cada com binación de entrada, de acuerdo con las especificaciones del enun-
40
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
ciado. Para cada com binación de entrada en que el núm ero de unos sea distinto
de dos, la función ha de tom ar el valor cero y, po r el contrarío, cuando dicho
núm ero sea igual a dos, la función / ha de tom ar el valor uno. En la tabla 3.1 se re­
presenta la tabla de verdad obtenida.
A partir de la tabla de verdad se o btienen las expresiones canónicas p o r el pro­
cedim iento indicado en el apartado 2.4.
D ichas expresiones son:
/ = f
(3,5,6)
/ = // (0,3,5,6,7)
En sucesivos apartados se com pletará el diseño de este sistem a com binacional.
c b a
f
0
0
1
1
0
0
1
1
0
0
0
1
0
1
1
0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
T a b l a 3.1
3.2 SIMPLIFICACION DE LAS FUNCIONES LOGICAS
Los criterios de minimización de la expresión de una función lógica han tenido
una gran im portancia cuando sólo existían circuitos de pequeña escala de integra­
ción. Posteriorm ente la aparición de los circuitos de escala de integración media
disminuyó su interés p a ra el diseñador de sistemas electrónicos. El progreso de la
microelectrónica con el desarrollo de los circuitos combinacionales program ables
(que se estudian en el a p arta do 3.8 al final de este capítulo) ha hecho que los m éto­
dos de minimización se lleven a cabo m ediante program as de com putad or, incor­
porándolos así a las técnicas de diseño microelectrónico asistido p o r com putador.
El criterio de minimización más utilizado es el de obtener una expresión en for­
ma de sum a de productos o producto de sumas que tenga un núm ero m ínimo de
términos con el m enor núm ero de variables posible en cad a uno de ellos.
Para obtener una expresión mínima de suma de productos o producto de sumas
partiremos de la forma canónica correspondiente. En general se han de obtener
am bas expresiones y utilizar la más sencilla de ellas p ara realizar prácticamente la
función.
En los métodos que estudiaremos en los ap artado s siguientes aplicaremos de
una forma sistemática y adecuada la siguiente propiedad del álgebra de Boole:
abe... + abe... = be...
(a + b + c...) (á + b + c + .. .) = ( ú + c + ...)
[1 ]
41
S IST E M A S C O M B IN A C IO N A L E S
La demostración de estas ecuaciones es inmediata aplicando los postulados del
álgebra de Boole indicados en el capítulo anterior. La primera de las dos expresio­
nes indican que la suma de dos productos canónicos adyacentes lógicamente, es
decir que difieren solamente por el estado de una de las variables, se reduce a un
único producto en el cual se ha suprimido dicha variable. La segunda expresión es
la dual de la primera y por lo tanto indica lo mismo para las sumas canónicas.
Esta propiedad algebraica de simplificación de las funciones lógicas sepuede
indicar también de una forma numérica utilizando los equivalentes numéricos de
las combinaciones binarias tal como se indicó en el capitulo anterior.
Supongamos una expresión suma de productos canónicos de cuatro variables:
abcd + abcd + abcd +
abcd
De acuerdo con la ecuación [1] se tiene:
abcd + abcd = abe (d + 3) = abe
y abcd + abcd = abc{d+3) = abe
Estas ecuaciones se pueden representar en forma numérica
abcd + abcd = abe
15
.
7
.
7
15
abcd + abcd = abe
11
3
- > 3 — 11
Se observa que los n ú m e ro s difieren en u n a po tencia de dos igual al peso de la
variable binaria que desaparece.
Los dos términos abe y abe pueden a su vez agruparse:
abe -f abe = ab{c~ c) = ab
7-15
3-11
-
3 -
7 -
1 I - 15
La expresión resultante es, pues:
«¿> = 3 — 7 — 11 -
15.
O tro ejemplo es:
abe •! abe = ab
7
3 -> 3 — 7
abe + abe — ab
5
ab
1— 5
+
1 -> 1 — 5
ab
=
a
3 — 7 -> 1— 3— 5— 7
Se observa que el núm ero de términos canónicos que quedan comprendidos en
un término reducido es una potencia de dos.
Aplicando estas propiedades se logra por lo tanto reducir al minímo cualquier
expresión lógica en forma de producto de sumas o de suma de productos. La
expresión final, en la que no se puede suprimir ningún término ni eliminar variables
de ellos, se denomina expresión irreducible.
C o m b in a n d o los términos para su simplificación de diferentes maneras, se
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
42
obtienen a veces varias expresiones irreducibles. De todas ellas es necesario elegir
la menos compleja para su realización.
3.2.1 Métodos tab u lares de Karnaugh y Veitch de sim plificación de
las funciones lógicas
A unque en cierto modo es sistemática la aplicación directa del método algebrai­
co, no lo es totalmente porque, en general, existen diversas formas de agrupar los
términos para su reducción y por tanto, varias expresiones irreducibles. Por ello se
idearon los métodos tabulares que constituyen una form a gráfica de representar la
tabla de verdad de una función lógica.
Se ha visto en el a p a rta d o anterior que los términos canónicos adyacentes pue-
\ a
0
b \ __________
0
1
\ a b
00
01
11
c \ _________________________________
1
0
1
2
3
0
I
10
2
3
1
4
6
7
5
11
10
1
0
f fa.b .cl
f i a .b )
o
o
X
01
00
01
11
10
10
11
0
2
3
1
8
10
11
9
12
14
15
13
4
6
7
5
f (Q.b.c.d )
\
ab
00
01
11
10
01
00
ab
10
11
0
2
3
1
8
10
11
9
12
14
15
13
4
6
7
5
e =0
00
01
11
10
00
01
16
18
19
17
24
26
27
25
28
30
3)
29
20
22
23
21
f (a .b .c.d .e )
F ig u r a
3 . 1 . — T a b l a s de K a r n a u g h .
e= 1
43
SIST E M A S C O M B IN A C IO N A L E S
b
b
e
e
3
11
9
1
19
27
25
17
23
31
29
21
7
15
13
5
6
K
12
22
30
28
20
18
26
2¿
16
2
10
8
0
c
i
i
e
é
d
F igura
d
d
3.2.—Tablas de Veilcb
c
c
44
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
den reducirse a un solo término en el cual se ha suprimido la variable cuyo estado
es diferente en ambos.
En los métodos tabulares los términos canónicos adyacentes se agrupan en una
tabla de tal manera que estén físicamente contiguos y por tanto sea muy sencillo
realizar las agrupaciones que permiten reducir al mínimo la expresión de la función.
Se han a d o p ta d o dos formas diferentes de realizar las tablas, que reciben los
nombres de los primeros matemáticos que las realizaron, Karnaugh y Veitch.
En la figura 3.1 se representan las tablas de Karnaugh de funciones de dos a
cinco variables y en la figura 3.2 las de Veitch de igual núm ero de variables
Tal com o se observa en am bas figuras, cada cuadrado corresponde a un térmi­
no (producto o suma) canónico cuyo núm ero se indica en el vértice inferior.
Los cuadros que tienen un lado común, es decir, que son físicamente adyacentes,
corresponden a términos canónicos que son lógicamente adyacentes y los números
decimales que les corresponden se diferencian en una potencia de dos. Además, los
cuadrados de la fila superior son adyacentes a los respectivos de la fila inferior y
los de la columna de la izquierda a los de la derecha.
En la tabla de Karnaugh de cinco variables, los de la tabla de la izquierda son
adyacentes a los correspondientes de la tabla de la derecha (p. e j ., el 0 y el 16) y en
la tabla de Veitch de cinco variables existe un eje de adyacencia horizontal que
divide a la tabla en dos partes cuyos cuadrados simétricos son adyacentes dos
a dos.
E n este estudio se utilizan exclusivamente las tablas de Karnaugh. Los cuad ra­
dos correspondientes a los términos canónicos que fo rm an parte de la función se
indican mediante un uno y los correspondientes a los términos que no form an par­
te de la función se dejan en blanco.
Para obtener la expresión algebraica más sencilla de la función es necesario
realizar en la tabla el mínimo número de agrupaciones de términos de la máxima
complejidad, de modo que cada uno cubra todos los unos de la tabla. De acuerdo
con lo indicado en el a p arta do 3.2, el número de términos canónicos adyacentes
que pueden agruparse es una potencia de dos.
El procedimiento sistemático de obtener la expresión más simple es el siguiente:
1. Se toman todos los «unos» que no se pueden com binar con ningún otro.
2. Se forman los grupos de dos «unos» que no pueden formar un grupo de
cuatro.
3. Se forman los grupos de cuatro «unos» que no pueden formar un grupo de
ocho.
4. Cuando se hayan cubierto todos los unos se detiene el proceso.
En la práctica es necesario realizar este proceso para ambas expresiones c a n ó­
nicas y elegir la más sencilla de las resultantes.
Varios ejemplos aclararán lo expuesto.
Ejemplo 3.2
Sea la función
f = ¿ ‘ (2, 3, 5, 7, 10, 11, 15) = 77(1, 2, 3, 6, 7, 9, II, 14, 15)
SISTEMAS COMBINACIONALES
\a b
cd \
F ig u ra
3 .3 .— T abla
de
K arnaugh
00
de
01
11
45
10
la e x p r e s i ó n c a n ó n i c a
de producios.
de
la f u n c i ó n f t e n f o r m a
de sum a
En ia figura 3.3 se representa la tabla de K arnaugh de la expresión canónica
de / , en forma de suma de productos. La expresión mínima es única y está com ­
puesta por dos agrupaciones de cuatro términos y una de dos términos. El producto
lógico que corresponde a cada grupo se obtiene eliminando las variables que tom an
el valor 0 en la mitad de las células y el valor 1 en la otra mitad y asignando la
forma directa a la variable que toma el valor 1 y la forma inversa a la que toma el
valor 0, de acuerdo con el convenio indicado en el capítulo 2. Por ejemplo, al
agrupam iento form ado por las casillas 2, 3, 10 y 11 le corresponde el producto be.
La expresión algebraica resultante de f es, pues:
f
= be + ab + acd
Simplificando la expresión canónica en forma de producto de sumas cuya tabla
de K arnaugh se representa en la figura 3.4 se tiene:
/ i = (a + c){b + c)(b + d)
Se observa que esta segunda expresión es más sencilla que la primera porque
contiene el mismo núm ero de términos y una variable menos en uno de ellos. Por
ta nto deberá ser utilizada para realizar en la práctica la función.
Al realizar la minimización de una función puede suceder que exista más de
\a b
cd \
00
01
11
10
00
01
11
10
F i g u r a 3 . 4 . — T a b l a d e K a r n a u g h d e la e x p r e s i ó n c a n ó n i c a d e la f u n c i ó n f x e n f o r m a d e p r o d u c t o d e s u m a s .
46
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
a í
b!
F i g u r a 3 . 5 . — Tablas de Kamaugh de la expresión canónica de la función f 2 en forma de producto de sumas.
un a form a mínima irreducible. En este caso se puede elegir cualquiera de las dos
para realizar la función tal com o se indica en el ejemplo siguiente.
Ejem plo 3.3: Sea la función:
Á = f (3, 6, 7, 10, 11, 14)
En la figura 3.5 se presentan dos tablas de K arnau gh de esta función correspon­
dientes a las dos formas posibles de agru par los términos canónicos. Por ejemplo
el término 3 se puede agrupar con el 11 o con el 7. Las dos expresiones mínimas
que corresponden respectivamente a las tablas a y b de la figura 3.5 son:
f 2 = abe + abd + bed
/ 2 = abd + bed + abe
Ejemplo 3.4: Se continúa el diseño del sistema del ejemplo 3.1, simplificando las
expresiones canónicas obtenidas, que fueron las siguientes:
/=
r (3, 5 ,6 ) = 77(0, 3, 5, 6, 7)
Las tablas de K arnaugh de am bas expresiones se presentan en las figuras 3.6
y 3.7.
En la tabla de la figura 3.6 de la suma de productos canónicos se observa que
no existen términos adyacentes y por tanto la expresión mínima es equivalente a la
canónica:
/ = abe + abe + abe
\a b
00
01
<2
i□
II
10
\a b
1
2 0
00
□
7 0
F i g u r a 3 .6 .—Tabla de Karnaugb
de la función / = E (3, 5, 6).
3
01
11
10
/•
]i
\
’T‘' "*£•--17 1 S
t ('•
2
3 . 7 . — Tabla de Karnaugh de
la función t - II (0, 3, 5, 6, 7).
F ig u r a
3
SIST E M A S C O M B IN A C IO N ALES
47
En la tabla de la figura 3.7 del producto de sumas canónicas se observa que la
suma canónica 3 se puede agrupar con la 7. De igual forma la 6 y la 5 se pueden
agrupar con la 7. N o existe ninguna suma canónica adyacente a la 0 que tome el
valor lógico uno y por ta n to ésta se ha de realizar por sí sola. La expresión
resultante obtenida es:
/ = (« i- 6 + c)(a + 6)(6 + c)(a + c)
La aplicación del m étodo tabular de Karnaugh, tal com o se acaba de exponer,
a las funciones de más de cinco variables no resulta realizable en la práctica porque
es difícil observar todos los términos adyacentes. Por ello tiene gran interés el m é­
todo que se expone seguidamente, que permite tratar funciones de n + 1, n + 2,
etc. variables con una tabla de Karnaugh de n variables.
En el procedimiento que se acaba de estudiar se coloca un uno en los cuadrados
de la tabla de K arnaugh de suma de productos correspondientes a aquellos p ro du c­
tos canónicos que form an parte de la función, y un cero en todos los demás.
Con una tabla de n variables es posible representar una función de n + 1 asig­
nando a cada cuadrado dos términos canónicos en lugar de uno solo. De esta for­
ma cada cuad rado puede contener un uno, un cero, una de las n + 1 variables
en form a directa o en form a inversa. La elección de la variable es arbitraria.
La m ejor m anera de desarrollar lo que se acaba de exponer es mediante un
ejemplo.
Ejemplo 3.5:
Sea la función de cinco variables:
Jiíi, b, c, d , e) = 1 (0, 1, 2, 3, 8, 9, 10, 16, 17, 18, 19, 24, 25, 27)
Esta función se puede simplificar mediante el procedimiento general realizando
las tablas indicadas en la figura 3.8(7 y teniendo en cuenta que los términos simé­
tricos de ambas tablas son adyacentes porque se diferencian solamente en el estado
de la variable e.
Pero se puede realizar más fácilmente la simplificación si ambas tablas se reúnen
en una sola asignando a cada cuadrado dos términos canónicos. Se obtiene así la
tabla de la figura 3.8b. A todos aquellos cuadrados que tienen un uno en ambas
tablas de la figura 3.8a se les asigna un uno en la tabla de la figura 3.86. A aquellos
cuadrados que poseen un un o en una tabla y un cero en la otra se les asigna el
estado de la variable e correspondiente a la tabla del cuadrado al que le corresponde
el uno. Por ejemplo, al cuadrado 10 le corresponde un uno y al 26 un cero en las
tablas de la figura 3.8í?, y po r ello al cuadrado 10-26 de la figura 3.8b se le asigna
la variable e. Po r la misma razón al cuadrado 11-27 se le asigna la variable e.
El agolpam iento de términos en la tabla de la figura 3.86 se realiza de ia forma
siguiente:
a)
Se agrupan entre sí los términos que poseen la variable e y con los que poseen
uno, de tal manera que se cubran de la forma más sencilla posible todos los cuadra-
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
48
00
cd
00
01
1
1
10
1
00
00
1
2
3
8
10
11
9
12
K
15
13
6
7
5
0
01
II
1
1
1
1
1
01
1
01
16
1
II
18
27
1
1
17
25
26
28
30
31
29
20
22
23
21
10
10
1
19
24
11
11
1
10
e-0
(a )
00
cd
00
0!
11
(T T - i T
~0-!6-----2-!SÍ —
TÜ
— 1-17
01
(b)
F i g u r a 3 .8 .—Tablas de Karnaugh de la función / ( a,b,c,d,e) =
L (0 , 1, 2 , 3 , 8 , 9 , 10 , 16, 17 , 18 , 19,
2 4 , 2 5 , 2 7 ): a) Tablas independientes para e = 0 y e
= 1¡ b) Tabla única.
dos que poseen la variable e. En la expresión del térm ino obtenido a parece la varia­
ble e en form a directa.
Se obtiene así el término:
3 — 19 -
1 -
17 — 11 — 27 — 9 — 25 = a c e
b)
Se agrupan entre sí todos los cuadros que poseen é y con los que poseen uno, de
tal manera que se cubran de la forma más sencilla posible todos los cuadrados que po ­
seen la variable e. En la expresión del término obtenido aparece la variable e en forma
inversa.
Se obtiene así el té r m in o :
0 — 16 — 2 — 18 — 8 — 24 — 10 — 26 = a ce
c)
Se agrupan de la forma más sencilla posible todos los términos que poseen un
uno y que no han sido realizados conjuntamente con e y con e en los pasos anteriores.
SIST E M A S C O M B IN A C IO N A L E S
49
Como en la figura 3.8b no existe ningún uno realizado conjuntamente con e y con
é se unen entre sí los unos de la fila superior y se obtiene así el término:
0 —16—2 —18 —3 —19 —1 —17 = c d
De igual forma se obtiene el término:
0-16
1
17 - 8
2 4-9
25 = bc
Por lo tanto, la expresión resultante de la función / es:
f = c d + be + ace + a ce
Si, por el contrario, a la función / le corresponde la tabla de Karnaugh de la figura
3.9 su expresión numérica es:
/ = e bd + eaci
Los términos que valen uno no hay que realizarlos de forma independiente por­
que ya están com prendidos tanto en el término que cubre la variable e com o en el que
cubre la variable e.
00
01
0-16
11
2-18
e
toa
e-34
e
4-X
' 1
10
3-1»
1-17
I
5 91-26
11-27
1
6-22
e
7-23
6-21
F igura 3 . 9
Para facilitar la com prensión del procedimiento se realizaron las tablas de la
figura 3.8a, pero en la práctica se obtiene la tabla de la figura 3.86 directamente.
E n una tabla de K a rn a u g h de cuatro variables se pueden representar funciones
de 6 y m ás variables, en especial en el caso de que las funciones no estén definidas
para todas las combinaciones posibles de las variables de entrada tal como se
explica en el a p a rta d o 3.3.
3 .2 .2 Método numérico de Quine-M cCIuskey de simplificación
de los sistem as lógicos com binacionales
Los métodos tabulares estudiados anteriorm ente son de aplicación práctica para
simplificar funciones de un máximo de cuatro a cinco variables, pero, cuando dicho
S lS IL 'M A S E L E C T R O N IC O S D IG IT A L E S
50
n ú m e r o es m a y o r y t a m b i é n c u a n d o se t r a t a de u n a m u l t i f u n c i ó n c u y a s i mp l i f i c a ­
c i ó n se e s t u d i a r á en u n a p a r t a d o p o s t e r i o r , es n e c e s a r i o r e c u r r i r a o t r o s m é t o d o s ,
de los c ua l e s el n u m é r i c o es el d e u s o m á s c o r r i e nt e .
P o r o t r a p a r t e , el m é t o d o n u m é r i c o es a d e c u a d o p a r a ser r e a l i z a d o m e d i a n t e
u n a l g o r i t m o e j e c u t a b l e p o r u n p r o g r a m a de c o m p u t a d o r . R e s u l t a, p o r lo t a n t o ,
u n m é t o d o i d ó n e o en las t é c n i ca s d e d i s e ñ o a s i s t i d o p o r c o m p u t a d o r .
't a b la 2
T a bla 1
0
1
2
3
4
Ta bla 3
Dif.
N .” de unos
Dif.
1
0-4- 8-12
(4,8)
X
4
0-8- 4-12
(8,4)
X
8
4-12
X
8
3-7-11-15
(4,8)
X
8-12
X
4
3-11-7-15
(8,4)
X
3-7
X
4
X
8
_0
X
0-1
1
X
0-4
4
X
0-0
8
X
1-3
3
X
12
7
2
11
X
3-11
13
X
12-13
15
X
7-15
X
11-15
X
13-15
Ta bla d e Q u i n e - M c C I u s k e y d e la fu nc ió n
1
f(o, í>, c, d) =
1 ( 0 . 1, 3, 4, 7, 8, 11, 12, 13,
0
4
2
TABLA
3.2
E s t e m é t o d o est á b a s a d o e n el c o n v e n i o e s t u d i a d o en el c a p í t u l o 2 d e a s i g n a r
u n n ú m e r o d e c i m a l a c a d a t é r m i n o c a n ó n i c o . Si d o s t é r m i n o s c a n ó n i c o s d i f i e r e n
e n u n a s o l a v a r i a b l e , se h a vis t o a n t e r i o r m e n t e q u e s u s n ú m e r o s c o r r e s p o n d i e n t e s
d i f i e r e n en u n a p o t e n c i a de d o s y q u e p u e d e n a g r u p a r s e en u n s o l o t é r m i n o q u e ya
n o es c a n ó n i c o y al cual le fal ta d i c h a v ar i ab l e. A su vez, si d o s t é r m i n o s a los cual es
les falte la m i s m a v a ri a b l e di f i e r e n en u n a m i s m a p o t e n c i a de d o s , p u e d e n ser
a g r u p a d o s en u n n u e v o t é r m i n o al cual le fal te la v a r i a b l e c o r r e s p o n d i e n t e a d i c h a
d i f er enci a.
R e p i t i e n d o este p r o c e s o se l ogr a o b t e n e r t o d o s los t é r m i n o s p r i mo s , q u e s on
a q u e l l o s q u e c o n t i e n e n el m á x i m o n ú m e r o d e t é r m i n o s c a n ó n i c o s de la f u n c i ó n y
q u e , p o r o t r a p a r t e , n o existe n i n g ú n t é r m i n o de m e n o r c o m p l e j i d a d q u e los
contenga.
E n la t a b l a 3.2. se r e p r e s e n t a n las t a b l a s n u m é r i c a s d e la f u n c i ó n de c u a t r o
v a ri a b le s J\ci, b, c, d) = 2.' (0, 1, 3, 4, 7, 8, 11, 12, 13, 15).
P r i m e r o se f o r m a u n a t a b l a en la q u e los t é r m i n o s c a n ó n i c o s se o r d e n a n en
g r u p o s de a c u e r d o c o n el n ú m e r o d e u n o s q u e p o s e e la c o m b i n a c i ó n b i n a r i a qu e
les c o r r e s p o n d e . D e est a f o r m a , p a r a r e a l i z a r las a g r u p a c i o n e s es n e c e s a r i o c o m p a ­
r a r s o l a m e n t e los t é r m i n o s de c a d a g r u p o c o n los del si gui ent e.
P a r t i e n d o d e est a p r i m e r a t a b l a se f o r m a u n a s e g u n d a c o m p a r a n d o los t é r m i n o s
ca n ón ic o s q ue pe rt ene cen a g r u p o s ad yac ent es y a g r u p a n d o en un solo tér mi n o
51
SIST E M A S C O M B IN A C IO N A L E S
aquellos cuya diferencia (se tom a como minuendo el término que contiene mayor
número de unos) sea una potencia de dos positiva. P or ejemplo, en la función de
cuatro variables representada en la tabla 3.2 se pueden agrupar los términos ca n ó ­
nicos 4 y 12 porque 12 — 4 = 8 = 23 y además se puede com probar que sus
equivalentes binarios respectivos 0100 y 1100 son adyacentes. Por el contrario, 4 y
3 no se pueden ag rup ar p orque 3 — 4 = — 1 y, en efecto, sus equivalentes binarios
0100 y 0011 no son adyacentes. T od os los términos de la primera tabla que han
sido utilizados para realizar la segunda se marcan con una cruz, lo cual indica que
no son términos primos.
En esta segunda tabla existe una columna en la cual se indica la diferencia entre
los términos canónicos que form an parte de cada elemento de la misma. A partir
de ella se forma una tercera tabla agrupando los términos pertenecientes a grupos
adyacentes cuya diferencia es igual y que además difieren entre sí en una potencia
de dos. P o r ejemplo, los términos 0 — 4 y 8 — 12 de la segunda tabla de la
tabla 3.2 se pueden agrupar entre sí porque su diferencia es la misma (4) y además
difieren en una potencia de dos positiva (8 — 0 = 12 — 4 = 8 ) .
En la tercera tabla se indican en una segunda columna ambas diferencias, la
interna de cada grupo y la que existe entre los grupos que se unen. Por ejemplo, la
diferencia del grupo 0 — 4 — 8 — 12 es 4,8. El proceso se continúa realizando
tablas sucesivas hasta que no es posible realizar más agrupaciones.
D ebido a que una expresión form ada por el agru pam ien to de cuatro térm inos
canónicos adyacentes puede obtenerse de dos formas diferentes, tal com o se in­
dica en la tabla de K arn au gh de la figura 3.10 se obtienen en esta tabla todos los
térm inos por d uplicado con diferente ordenación. De ellos solam ente es necesario
considerar uno, por ejem plo, aquel en que los términos están ordenados en orden
creciente.
La cuarta tabla, en caso de que sea posible, se form a agrupando los términos
de grupos adyacentes de la tercera tabla cuyas diferencias coinciden y que además
difieren en una potencia de dos.
Una vez obtenidas todas las tablas se tienen todos los términos primos que
pueden utilizarse para realizar la función, que son aquellos que no han sido m a r­
cados con una cruz.
cd
00
01
11
cd
sab 00
01
11
00
F i g u r a 3 . 1 0 . — D i f e r e n t e s f o r m a s de a g r u p a r los t é r m i n o s a d y a c e n t e s e n u n a t a b la d e K a r n a u g h .
SISTEMAS ELECTRONICOS DIGITALES
52
Términos primos
A
0 - 1
6
1- 3
C
12 - 13
0
13 - 15
£
f
0 - 4 - 8 - 12 |
| 3 - 7 - 1 1 - 15 |
0
X
1
□
□
0
0
0
0
13
0
X
X
X
X
X
X
®
X
X
®
t t
T a b l a 3 . 3 . — T a b l a d e lo s té r m in o s p r i m o s d e la f u n c i ó n /
X
®
t i
= Z)
X
X
( 0 , 1, 3 , 4 , 7 , 8 , 1 1 , 1 2 , 1 3 , 1 5 ).
En el ejemplo de la tabla 3.2 los términos primos son:
0-1, 1-3, 12-13, 13-15, 0-4-8-12 y 3-7-11-15.
A ho ra es necesario elegir la mínima com binación de estos términos primos que
cubra la función. P a ra ello se puede utilizar una representación com o la indicada
en la tabla 3.3 para la función que hemos estudiado en párrafos anteriores. Esta tabla
contiene una columna por cada término canónico que forma parte de la función y
una fila por cada término primo.
En la fila correspondiente a un determinado término primo, se coloca el sím bo­
lo X en las columnas cuyo número está contenido en el término.
En primer lugar se observa en la tabla si existe alguna columna que contenga
un solo símbolo X, y se indican mediante una flecha. El término primo que realice
esa X es esencial, es decir, ineludiblemente ha de form ar parte de la función. Por
tanto, todos los términos canónicos incluidos en ese término primo esencial quedan
realizados p o r él. E n la tabla 3.3, los términos 0-4-8-12 y 3-7-11-15 son esenciales
y por ta n to , al form ar parte de la expresión final, quedan realizados los términos
0, 3, 4, 7, 8, 11, 12 y 15 que se indican en un recuadro
A ho ra es necesario elegir la com binación más sencilla de los términos primos
restantes que realiza el resto de los términos canónicos.
Esta elección se puede hacer de dos form as diferentes. La primera es realizar
una tabla reducida tal como se indica en la tabla 3.4 cuyas columnas son los
T é rm in o s p rim o s n o e s e n c ia le s
1
0 - 1
X
1 - 3
X
13
1 2 - 13
X
13-15
X
T a b l a 3 . 4 . — T a b la r e d u c id a
53
S IST E M A S C O M B IN A C IO N A L E S
términos canónicos que todavía no han sido realizados y cuyas filas corresponden
a los términos primos no esenciales. Se observa que, para realizar el producto
canónico 1, se pueden utilizar el término 0-1 o el 1-3 y para realizar el 13, sepueden
utilizar el 12-13 o, el 13-15. Por lo tanto existen cuatro formas de combinar los
términos primos para realizar el 1 y 13 que son:
0-1 y 12-13; 0-1 y 13-15; 1-3 y 12-13; 1-3 y 13-15.
L a segunda fo rm a de realizarlo, que es m ás sistemática, consiste en la obtención
de u n a expresión algebraica igual al producto lógico de las sumas lógicas de los
términos primos disponibles para realizar cada térm ino canónico. P a ra facilitar la
escritura, le asignaremos a cada térm ino primo una letra (tabla 3.3).
P a ra realizar el térm ino 1 en la tabla 3.3 se dispone del 0-1 o el 1-3 y para reali­
zar el 13 se dispone de los términos 12-13 o 13-15.
P o r lo ta n to la expresión algebraica será
(A + B) (C + D)
y aplicando la propiedad distributiva del p roducto con respecto a la sum a lógica
se tiene:
(A + B) (C + D) = A C + AD + B C + BD
P o r lo ta n to , se puede coger cualquiera de las cuatro combinaciones A y C,
A y D , B y C o B y D p ara realizar los términos 1 y 13 y el resultado es el mismo
que el obtenido anteriormente.
Las expresiones más reducidas de / son las cuatro siguientes:
f=
/=
/=
/=
(0-4-8-12) +
(0-4-8-12) +
(0-4-8-12) +
(0-4-8-12) +
(3-7-11-15) +
(3-7-11-15) +
(3-7-11-15) +
(3-7-11-15) +
(0-1)
(0-1)
(1-3)
(1-3)
+ (12-13)
+ (13-15)
+ (12-13)
+ (13-15)
O btener las expresiones algebraicas de / resulta muy sencillo partiendo de las
expresiones numéricas y recordando lo explicado en el apartad o 3.2.
En efecto, la expresión algebraica de 0-4-8-12 se obtiene teniendo en cuenta que
las variables que desaparecen en la expresión abcd del término canónico 0 son la de
peso 4 (4 — 0 = 4), que es la c, y la de peso 8 (8 —0 = 8 ) , que es la d. Por tanto
0-4-8-12 = ab
Las expresiones algebraicas de los restantes términos son:
3-7-11-15 == a b
0-1 je= b c d
1-3 = a c d
12-13 = b e d
I I - 15 = a c - d
y por tanto las cuatro expresiones algebraicas minimas de la función / son:
54
SISTEM AS ELECTR O N IC O S D IG ITA LES
f = á b + a b + b e d_ + b c d
f = ñ b + ab + b c d _ + a c d
f = a b + ab + a cd + bcd
f = a b + ab + a c d + a c d
C uando la tabla de términos primos no esenciales contiene un número elevado
de aquéllos es conveniente observar si alguna fila está cubierta por otra. Si todos
los términos canónicos realizados por una fila son a su vez realizados por otra a la
cual le corresponde un término primo de igual o m enor complicación que aquélla,
se dice que la primera está cubierta por la segunda y puede ser suprimida porque
no form ará parte de la solución mínima de la función.
En las tablas 3.5 y 3.6 se indica un ejemplo que aclara lo dicho.
L a tabla 3.5 representa una tabla de términos primos no esenciales obtenida
partiendo de la tabla general de términos prim os, suprim iendo las filas correspon­
dientes a los términos esenciales y las colum nas cubiertas po r ellos. O bservando
dicha tabla se com prueba que la línea A está cubierta por la D porque ésta realiza
todos los términos de aquélla y a ambas le corresponden términos primos de igual
complejidad. Igualmente la línea B cubre a la C. Por ta n to pueden suprimirse las
líneas A y C y la tabla resultante se indica en la tabla 3.6.
0-1-2-3
8
0-2-8-10
C
0-4-8-12
D
2-3-10-11
8
10
X
X
X
X
T a b l a 3.
T é rm in o s p rim o s no ese n cia le s
3
X X
A
2
:
2
8
0-2-8-10
X
D
2-3-10-11
X
X
X
X
T é rm in o s p rim o s no ese n cia le s
3
8
X
X
10
X
X
T a bla 3,6
3.3 FUNCIONES INCOMPLETAS: DEFINICION Y APLICACION DE LOS
METODOS DE SIMPLIFICACION
H asta aho ra se han estudiado funciones lógicas en las que para cada com bina­
ción de las entradas se define un valor lógico u no o cero de la función. Estas fun­
ciones se denom inan totalmente definidas.
SIST E M A S C O M B IN A C IO N A L E S
55
También existen funciones no totalmente definidas llamadas funciones incom­
pletas, que son aquellas en las que, para una o más combinaciones de entrada, a la
salida se le puede asignar el valor cero o el uno indistintamente. Esta situación
puede presentarse por las dos causas siguientes:
;
1. No pueden existir una o más combinaciones de entrada. Por tanto, a la salida
correspondiente a esas combinaciones se le puede asignar el valor cero o el valor
uno.
2. C uando aparecen una o más combinaciones de entrada, la acción de la salida
del sistema lógico está inhibida. En consecuencia el valor de la salida para esas
combinaciones de entrada también es indiferente.
La forma canónica de una función incompleta se representa indicando separa­
damente los términos canónicos para los cuales la función vale uno y los términos
canónicos para los cuales es indiferente (lo cual se indica mediante el símbolo <£).
Sea, por ejemplo, la función incompleta
M
b, c, d) = f‘i (1, 3, 6, 8, 10, 11) + ¿ '(0 , 2, 4, 12, 13)
En la tabla de verdad de esta función que se representa en la tabla 3.7se coloca
un signo X en las posiciones de / correspondientes a las combinaciones de entrada
para las cuales no está definido el estado de la salida.
La obtención de una de las expresiones canónicas de una función incompleta
partiendo de la otra se realiza sin gran dificultad. La función inversa/ será indife­
rente para las mismas combinaciones de entrada. Su expresión canónica en forma
de suma de productos estará formada por una parte de términos indiferentes que
coincide con la de / , y además serán uno los términos para los cuales / es cero
Aplicando lo dicho al ejemplo de la tabla 3.7 resulta:
/ = £ (5, 7, 9, 14, 15) + 27(0, 2, 4, 12, 13)
Invirtiendo/ y aplicando lo estudiado en el capítulo 2 resulta
/
- f = Í I (0, 1, 6, 8, 10)/7(2, 3, 11, 13, 15)
La minimización de estas funciones se puede realizar mediante cualquiera de los
dos métodos que acabam os de estudiar.
La única diferencia con respecto a las funciones totalmente definidas es que a
los términos indiferentes se les puede asignar a voluntad el valor cero o el valor
uno. Por tanto el método tabular de K arnaugh se aplica de la misma forma que en
el apartad o 3.3 y, para realizar cada término de la función que toma el valor uno,
se agrupan con él el máximo número de términos posible. P a ra lograrlo se asigna
el valor uno a aquellos términos indiferentes que permitan simplificar la función
y el valor cero a los restantes.
En la figura 3.11 se representan las tablas de K arnaugh de la expresión canónica
en form a de suma de productos canónicos de la función cuya tabla de verdad se
56
SISTEMAS ELECTRONICOS DIGITALES
d
c
b
0
0
0
0
0
X
0
0
0
1
1
0
0
1
0
X
0
0
1
1
1
0
1
0
0
X
0
1
0
1
0
0
1
1
0
1
0
1
1
1
0
f
1
0
0
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
1
1
1
1
0
0
X
1
1
0
1
X
1
1
1
0
0
1
1
1
1
0
T ab l a 3.7
representa en la tabla 3.7. Se observa que existen dos expresiones m ínim as de suma
de productos representadas en las tablas W- y b d e la figura 3.11. La prim era se
obtiene realizando el producto canónico 8 mediante el término 0-2-8-10, y la se­
gunda, realizándolo mediante el término 0-4-8-12. En la tabla a se asigna el
valor cero a los productos canónicos indiferentes 12 y 13 y el valor uno a los p ro ­
ductos canónicos 0, 2 y 4. En la tabla b se asigna el valor cero al producto c a ­
nónico 13 y el valor uno a los productos canónicos 0, 2, 4 y 12.
cd
00
01
11
10
cd
01
11
10
00
JZ )
00
00
(a )
F i g u r a 3 . 1 1. — T a b l a s d e K a r n a u g h de l a f u n c i ó n /
-
L ( 1 , 3 , 6 , 8 , 10, 11) + £
4
¿
(0 , 2 , 4 , 12, 1 3 ) .
57
SIST E M A S C O M B IN A C IO N A L E S
Las expresiones algebraicas correspondientes a ambas tablas de la figura 3.11 a
y b son respectivamente:
/ = de + be + cd + cid
f = a b + be + cd + cid
La minimización de esta misma función por el método numérico se representa
en las tablas 3.8 y3.9. En la tabla 3.8 se representan las tablas de agrupación de
los productos canónicos obtenidos de la form a explicada en el a p artado 3.2.2. En
la tabla 1 se incluyen los productos canónicos que tom an el valor uno y los prod uc­
tos canónicos indiferentes y con ellos se obtienen los términos primos.
Tabla 2
T a b la 1
0 - 1 - 2 - 3
1,2
0 - 1 - 2 - 3
1
X
0 - 2
X
2
0 - 2 - 1 - 3
1,2
2,1
0 - 2 - 4 - 6
2,4
2
X
0- 4
X
4
0 - 2 - 4 - 6
4
X
0 - 8
X
8
J8
X
1 - 3
X
2
3
X
2 - 3
X
1
6
X
2 - 6
X
4
8,2
10
X
2 -10
X
8
0 -8 -4 -1 2
8,4
11
X
4 - 6
X
2
2 - 3 - 1 0 -11
1,8
11
X
4 -12
X
8
2 - 1 0 - 3 -11
8,1
13
X
8 -10
X
2
8 -12
X
4
3 -11
X
8
10 -11
X
2,8
0 -4 -8 -1 2
4,8
0 - 4 - 2 - 6
4,2
2 -3-10-11
1.8
0 -4 -8 -1 2
4,8
00
0 - 2 - 8-10
2,8
ro
2,4
o
1
O
<N
3
X
co
2
0 - 1
O
1
X
0
Dif.
Dif.
o
0
T a b l a 3 r e d u c id a
T a b la 3
Dif.
de u n o s
1
12 -13
1
T abla 3.8
Términos primos
m
| 0 -1 - 2 - 3 |
®
m
H
11 I
X
| 0 - 2 - 4 - 6|
©
X
0 - 2 - 8-10
X
X
0 -4 -8 -1 2
[ 2 - 3 -10 -11 |
8
X
T a b l a 3 .9
X
®
58
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
Las columnas de la tabla de términos primos de la tabla 3.9 corresponden a
los productos canónicos que es necesario realizar y que son únicamente los que
toman el valor uno. De acuerdo con lo explicado en el a pa rta d o 3.2.2, se observa
que los términos 0-1-2-3, 0-2-4-6 y 2-3-10-11 son esenciales. Sin necesidad de hacer
otra tabla o utilizar la ecuación algebraica correspondiente se observa que el único
producto canónico que queda por realizar es el 8 y que para ello se pueden utilizar
los términos 0-2-8-10 o 0-4-8-12. Por tanto existen las soluciones mínimas.
/ = (0-1-2-3) + (0-2-4-6) +
/ = (0-1-2-3) + (0-2-4-6) +
(2-3-10-11) + (0-2-8-10)
(2-3-10-11) + (0-4-8-12)
O bservando las tablas de la figura 3.11 se com prueba que estas dos soluciones
coinciden con las obtenidas m ediante el método tabular de Karnaugh.
Los ejemplos se han realizado utilizando la suma de produ ctos canónicos, pero
los m étodos que se han empleado son también aplicables al producto de sumas
canónicas.
En la tabla 3.7 se representa la tabla de verdad de una función incompleta y en
ella se indican todas las combinaciones posibles de las variables de entrada. Cuando
una función / n o está definida para un núm ero elevado de las combinaciones de
entrada no hay que representar la tabla de verdad completa. N o es necesario indicar
las combinaciones de entrada para las que la función no está definida. Y además
cuando la función / t o m a un cierto valor para una combinación de determinadas
variables de en trada independientemente del estado de las demás, esta situación se
puede representar mediante una sola línea en la tabla de verdad.
La tabla 3.10 es un ejemplo de lo que se acaba de exponer. La fu n c ió n / adopta
el estado cero cuando a = b = c = d = 0 independientem ente del estado de e y g.
Esto se indica mediante la primera línea de la tabla 3.10 en la que se coloca el sím­
bolo de indiferencia X en las columnas de las variables e y g. En esta tabla no
se indican todos los términos correspondientes a ¡as combinaciones de las variables
g
e
d
c
b
a
f
X
X
0
0
0
0
0
X
0
0
0
0
1
1
X
1
0
0
1
0
0
X
X
0
0
1
1
0
X
X
0
1
0
0
1
X
X
0
1
0
1
1
X
1
0
1
1
0
1
1
X
0
1
1
1
0
0
X
1
0
0
0
1
X
X
1
0
0
1
0
T a b l a 3 .1 0
SIST E M A S C O M B IN A C IO N A L E S
59
a , b, c y d superiores a 1001 porque se supone que son indiferentes. De esta forma
se reduce considerablemente el tam año de la tabla de verdad.
El método simplificado de K arnaugh descrito en el apartado 3.2.1 es aplicable
también a las funciones incompletas. Para ello se deben asignar a las filas y colum­
nas de la tabla de K arn au gh aquellas variables que están definidas en la mayoría
de las combinaciones de la tabla. Po r ejemplo, si se trata de obtener la expresión
más sencilla de la función cuya tabla de verdad se representa en la tabla 3.10
mediante una tabla de Karnaugh de 4 variables, se deben asignar a las filas y
columnas las variables a, b, c y d que son las que están definidas en todas las líneas
de la tabla.
\
ab
cd X\
00
01
II
00
10
e
TI
01
1
10
II
Xl
— 12
10
F i g u r a 3 . 1 2 . — T a b l a d e K a r n a u g h ú n i c a d e la f u n c i ó n r e p r e s e n t a d a e n la l a b i a 3 . 1 0 .
En la figura 3.12 se representa la tabla de Karnaugh de suma de productos de
cuatro variables. A cada cuadrado se le asignan los números 0 a 15 correspondien­
tes a los dieciséis primeros productos canónicos de la función / . En los cuadrados
10 a 15 se coloca el símbolo X porque la función / no está definida para las
combinaciones de entrada correspondientes. En los cuadrados 4 y 5 se coloca un
uno porque la f u n c i ó n / a d o p t a el estado uno para las combinaciones 0100 y 0101
de las variables d, c, b y a independientemente del estado de e y g. En el cuadrado 1
se coloca la variable é porque para la combinación 000! de las variables d, c , b y a
la función adopta el estado uno cuando e = 0. D e igual forma en el cuadrado 8 se
coloca la variable g y en el cuadrado 6 la variable e.
A continuación se realizan los grupos necesarios para cubrir todos los unos de
la m anera más sencilla posible. Se obtiene así el grupo 4 — 5 - 12 - 13 que
corresponde al producto Be. Seguidamente se realizan las variables é,g y e combi­
nándolas con las X y los unos.
Se obtienen así los grupos:
8 — 10 — 12 — 14 a dg
4 — 6 — 12 — 14 ace
1— 5
= abete
60
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Por lo tanto la expresión m ínima de sumas de p roductos de la función /
resulta:
/ = b e + a d g + a c e + a ~b d e
3.4 MULTIFUNCIONES: DEFINICION Y APLICACION DE LOS METODOS
DE SIMPLIFICACION
En apa rta d os anteriores se ha estudiado la simplificación de los circuitos
combinacionales equivalentes a una sola función lógica y realizado diversos ejem­
plos. C o n frecuencia, los circuitos com binacionales poseen más de una salida, es
decir están constituidos por varias funciones lógicas que dependen de las mismas
variables de en trad a y han de ser realizadas sim ultáneam ente. Estos circuitos
combinacionales son por tanto equivalentes a una multifunción.
La minimización de una multifunción se puede realizar tratand o cada una de
las funciones independientem ente por los m étod os indicados en los a p a rta d o s
anteriores, pero con ello no se tiene la seguridad de obtener el circuito más sencillo
y por lo tanto más económico. Puede ser conveniente complicar la expresión lógica
de las funciones independientes a fin de que tengan productos o sumas comunes
entre sí y de que el c on ju nto implique un m eno r núm e ro de elementos en su
realización.
Las multifunciones pueden ser totalm ente definidas o no totalm ente definidas.
El tratam iento de am bos casos se diferencia en lo que ya se ha indicado en el a p a rta ­
do 3.3 pa ra las funciones sencillas y, po r ta n to , no es preciso volver a analizarlo.
T am bién pueden simplificarse las m ultifunciones p o r el m étodo ta b u la r de
K arnaugh o el método numérico. T anto en uno c o m o en otro es necesario tener en
cuenta los términos comunes a más de una función.
Por el m étod o de K a rn a u g h se han de realizar las siguientes e tapas en la
minimización:
a) Realización de tablas de todas las funciones y sus productos lógicos.
b) Todos aquellos términos canónicos que sólo to m an el valor uno para una
función se realizan de la forma más sencilla posible en la tabla correspondiente a
dicha función.
c) Todos aquellos términos que son comunes a dos funciones, es decir que
form an parte del producto lógico de ambas, que no son comunes a tres funciones
y que no han sido realizados en el a pa rta do anterior, se realizan de la forma más
sencilla posible en la tabla correspondiente.
d) El proceso se repite para los términos comunes a tres funciones que todavía
no han sido realizados y así sucesivamente.
De lo dicho se deduce que el método tabular de K a rn a u g h no resulta aplicable
en la práctica a multifunciones que incluyan más de tres funciones simples.
Un ejemplo aclarará todo lo expuesto. En la figura 3.13 se representan las tablas
de Karnaugh de la multifunción cuya tabla de verdad se representa en la tabla 3.11.
61
SIST E M A S C O M B IN A C IO N A L E S
vab 00
01
H
10
,ab
cd
00
01
II
10
,o b
cd
00
01
ii
10
00
01
11
10
00
00
h
ob
00
01
II
I
01
1
10
vab 00
cd
01
II
10
. ab
cd
00
00
1
<1
h 13
<T
vob
00
01
II
h h
10
10
ti
12
h
F i g u r a 3. J 3 .— T a b l a s d e K a r n a u g l i d e las f u n c i o n e s d e la t a b l a 3. J I .
T a b l a de v e r d a d d e la m u l í i f u n c i ó n :
f(a b c d ) =
(0, 1 , 2 , 3, 8, 10)
fÁobcd) = T ( 2 , 3, 5, 6, 7, 8, 10, 11, 12, 14, 15)
U a b c d ) = T ( 8, 9, 10, 12, 13, 14)
A n a l i z a n d o la t a b l a d e c a d a f u n c i ó n se o b s e r v a , p o r e j e m p l o , q u e los p r o d u c t o s
c a n ó n i c o s 0 y 1 s ó l o t o m a n p a r t e d e la f u n c i ó n / y se r e a l i z a n de la f o r m a m á s
sencilla pos i bl e m e d i a n t e el t é r m i n o 0 - 1-2-3. I g u a l m e n t e los p r o d u c t o s c a n ó n i c o s
62
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
d
c
b a
U
6
f,
0
0
0 0
1
0
0
0
0
0
1
1
0
0
0
0
1
0
1
1
0
0
0
1
1
1
1
0
1
0
0
0
0
1
0
1
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
1
0
1
0
0
0
1
1
1
1
0
0
1
0
1
0
1
0
1
0
1
1
1
1
0
1
1
0
1
1
1
1
0
0
1
1
1
1
0
1
0
0
0
1
1
1
0
1
0
0
1
1
1
1
0
1
0
1
T a b l a 3 .1 1
6, 7, 11 y 15 sólo forman parte, al igual que el 5, de la f u n c i ó n / , y se realizan
respectivamente mediante los términos 2-3-6-7-10-11-14-15 y 5-7. De igual manera,
los términos 9 y 13 sólo pertenecen a f 3 y se realizan mediante el término 8-9-12-13.
Una vez realizado lo anterior se observan las tablas correspondientes al produc­
to de dos funciones. Los productos canónicos 12 y 14 que todavía no han sido
realizados y pertenecen a / 2/ 3 no están en f
f 3 y por tanto se realizan mediante
el término 8-10-12-14.
Sólo quedan por realizar, por tanto, los productos canónicos 8 y 10 de /
para lo cual se utilizará el producto 8-10 que está en / , / 2 f }. Pero como este tér­
mino sólo fo rm ará parte de / , porque ya ha sido realizado en f 2 y / 3 mediante 8-1012-14, se puede simplificar uniéndolo al 0-2 para form ar el término 0-2-8-10.
Por tanto, las funciones mínimas resultantes son:
/ — cd + ác
/ 2 = b + acd + ñd
f 3 = bd + ñd
La minimización de las multifunciones por el m étodo numérico presenta la
enorme ventaja de ser aplicable en cualquier caso independientemente de su com ­
plejidad, en especial mediante un program a de c o m p utad or.
En la tabla de términos (productos o sumas) canónicos ordenados por el núm e­
ro de unos se indica, a la derecha del térm ino correspondiente, a qué funciones
pertenece. Mediante un ejemplo se aclaran mejor los conceptos. Se utiliza el
mismo al que se le aplicó el método tabular de Karnaugh y cuya tabla de verdad
63
SIST E M A S C O M B IN A C IO N A L E S
T a b la 1
Ta bla 2
N .° d e unos
0
0
1
1
2
8
X
3
X
m
X
5
X
h
M
6
X
u
2-3
9
X
%
2-6
10
X
X
7
X
f , fS
f.í.
fi
2-10
12
11
X
u
8-12
13
X
u
14
X
f,f.
15
X
2
3
4
Ta bla 3
Dif,
Dif.
f,
0-1
X
f,
X
f, i
uuu
X
Dif.
0-1-2-3
f,
1.2
0-2-8-10
f,
2,8
2-3-6-7
X
2-3-10-11
X
2-6- 10-14
X
8-9- 12-13
8-10- 12-14
f.
1.4
u
1,8
1,2
f.
0-2
X
fi
2
0-8
X
f,
8
0-2-1-3
f.
2,1
1-3
X
f,
2
0-2 -8 -10
f,
2.8
0-8- 2-10
f,
8,2
f,L
1
2-3-6-7
g
1,4
X
f.
4
2-3-10-11
|
1,8
UU
8
x
g
2-6-3-7
f.
4,1
1
2-6-10-14
f.
4,8
AAfo
2
2-10-3-11
|
8,1
x
fj.
4
2-10-6-14
f.
8,4
3-7
X
f.
4
fB ^46E3T
3-11
x
8-9
8-10
fi
8
8-9- 12-13
g
1.4
f.
2
8-10- 12-14
f ,f 3
2,4
8-12-10-14
f,f,
4,2
8-12-9-13
f,
4,1
3-7-11-15
f.
4.8
3-11-7-15
f.
8,4
6-7- 14-15
f,
1.8
8,1
>*3
Ta bla 3 r e d u c id a
f,
X
5-7
r,
1
0-1-2-3
6-7
X
f.
1
6-14
x
f.
8
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x
i.
10-11
X
f.
1
6-14-7-15
f.
Afc
4
'9-13-44TÍS
-
4
10-14
X
12-13
x
f,
1
10-11-14-15 fj
1.4
12-14
x
ftf,
2
10-14- 11-15 f .
4,1
-
7-15
x
fi
8
11-15
X
f.
4
14-15
X
f.
-
Ta bla 4
1
Dif.
fi
4,8
2-3- 6-7-10-11-14-15
L
1.4,8
t'j
1,4
2-3- 10-11-6-7-14-15
f.
1,8,4
f.
4,8,1
U í
2.4
2-6 -10-14-3-7-11-15
3-7-11-15
X
u
4.8
1942^W -ir-1.4;Í5
6-7- 14-15
X
1.8
Ta bla 4 r e d u c id a
X
f.
10-11-14-15
u
1,4
Dif.
T ab l a 3 . 12
2-3- 6-7-10-11-14-15
f.
1,4,8
se representa en la tabla 3.11. En la tabla 3.12 se indican todas las tablas obtenidas
Las tablas 2 y 3 se realizan por el método ya explicado en el apartado 3.2.2 indi­
cando las funciones a las que pertenece cada término. Por ejemplo, el término 12-13
pertenece a
porque el 12 pertenece a f , y f 3 y el 13 sólo a / 3. El término 1-5, por
64
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
U
0 11 I2 I3 8
T é rm in o s p rín IOS
|
2-3
m
X X
2-10
un
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8-10
uuu
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10
2
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X
X
0-1-2-3
f.
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0-2-8-10
n
X
X
8-10-12-14 ¡
un
t i
X
X
X
X
X
X
X
X X
T a b la
®
X
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n
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Iz n [10 t i [ 1 2 [14 t i l
n
X X
X
| 8-9-12-13 |
| 2-3-6-7-10-11-14-15 |
U
®
1t
X
X
®
X
X
X
X
X
®
X
tt
t t
11
3.1 3 .—T a b la de térm in o s p rim o s.
ejemplo, se suprime p o rq u e el I pertenece a f y el 5 a / 2. Los términos suprimidos
se cubren con un aspa. Para que un término de cualquiera de ellas sea prim o y por
ta nto utilizable en la realización de la función, es necesario que no exista ninguno
que lo contenga y que pertenezca a las mismas funciones que él. P or ejemplo, el
término 8-10 es prim o p o rq u e pertenece a / , , / 2 y f }, m ientras el 0-2-8-10 sólo
pertenece a / , y el 8-10-12-14 sólo a f 2 y / 3.
L a tabla de los términos primos se presenta en la tab la 3.13 cuyas columnas co­
rresponden a todos los términos canónicos de las tres funciones. En esta tabla se ob­
serva que los términos 1 d e / , , 5, 6, 11, 12, 15 d e / 2 y 9, 13, 14 d e / 3 son realizados
por un solo térm ino prim o, el cual es pues esencial. El lector puede com prob ar que
los términos primos esenciales son
8-9-12-13(/3) 0-l-2-3(/¡), 8-10-12-14( / / ¡ )
y 2-3-6-7-10-11-14-15(f2) y que los únicos términos canónicos no realizados por ellos
son el 8 y el 10 de / , . Estos dos términos canónicos están cubiertos p or los térmi­
nos primos 2-10, 8-10 y 0-2-8-10, obteniéndose la tabla 3.14 en la cual se observa
que la línea C cubre a las líneas A y B. P o r ta n to , a los térm inos esenciales hay que
añadir el 0-2-8-10 (/j).
Las expresiones resultantes de las tres funciones son:
f = (0-1-2-3) + (0-2-8-10)
/ 2 = (5-7) + (8-10-32-14) + (2-3-6-7-10-11-14-15)
f 3 = (8-9-12-13) + (8-10-12-14)
65
SISTEM AS C O M BIN A CIO N A LES
f,
10
T é rm in o s p rim o s no e se n cia le s
8
A f*
n Uh
X
X
X
f,
X
X
2-10
A
B
8-10
C
| 0 - 2 - 8 - 10
T abla 3.14
cuyo equivalente algebraico es:
f y = c d + ac
= b + acd + ád
f 3 = bd 4- ád
Se observa que estas expresiones coinciden con las obtenidas mediante el m éto­
do tabular de Karnaugh.
3.5 REALIZACION DE LAS FUNCIONES LOGICAS
3.5.1
Realización con puertas NO-Y (NAND) y NO-O (ÑOR)
U na vez que se ha obtenido la expresión mínima de una función es necesario
realizarla en la práctica mediante elementos físicos. El diseño de puertas lógicas con
transistores en un principio y la posterior aparición de los circuitos integrados ha
hecho que las puertas N O -Y y N O -O sean las más utilizadas en la realización de
las funciones lógicas. En el capítulo 2 se ha dem ostrado que las funciones N O -Y y
N O -O pueden realizar cualquiera de las tres funciones elementales suma, producto,
e inversión.
Para realizar con puertas N O -Y (NO-O) la expresión mínima de la función
obtenida por el m étodo tab ular o el m étodo numérico, se aplicarán las siguientes
reglas cuya validez se deduce de los postulados y teoremas estudiados en el capítu­
lo 2.
a) Se aplican a la expresión global de la función dos inversiones con lo cual la
misma queda invariable.
b) Si la operación más externa es una suma (producto) lógica, se opera una de
las inversiones aplicando el teorema de De M organ y si es producto (suma) no se
operan ninguna de las dos.
c) Si en el interior de la expresión existen sumas (productos) lógicas, se aplican
a cada una de ellas dos inversiones y se opera una de ellas para convertirla en el
inverso de un producto (suma).
d ) Se continúa realizando esta operación hasta que todas las sumas (productos)
hayan quedado convertidas en inversos de productos (sumas).
66
SISTEM AS EL ECTRO N ICO S D IGITALES
Las reglas p ara realizar cualquier expresión con puertas N O -O (Ñ O R ) son
iguales a las de la puerta N O-Y (N A N D ) sustituyendo la palabra suma por p ro ­
ducto, lo cual se ha indicado incluyendo la palabra suma entre paréntesis en las
reglas que acabam os de indicar.
Unos cuantos ejemplos aclararán estas reglas. Se utilizarán p ara ello las expre­
siones de las funciones simplificadas en apartad os anteriores.
Las expresiones obtenidas en el ejemplo 3.2 fueron:
f
f
= be + ab + acá
(a + c) (b + c) (b + 3)
Se realizan primero con NO-Y y después con N O -O aplicando las reglas ante­
riores:
f
=
be + ab + acá = be + ab + acá = be
ab
acá
F i g u r a 3 . 1 4 . — E s q u e m a d el c i r c u i t o c o n p u e r t a s NO-Y (NAND) d e la f u n c i ó n f ¡ = b c + a b + a c d ,
realizado con s ím b o lo s n o n o r m a liz a d o s.
F i g u r a 3 . 1 5 . — E s q u e m a d el c ir c u it o c o n p u e r ta s N O - Y ( N A N D ) d e la f u n c ió n
J¡ = b c + a b + a c d, r e a liz a d o c o n s ím b o lo s n o r m a liz a d o s .
SIST E M A S C O M B IN A C IO N A L E S
67
F igura 3 . 16.— E s q u e m a e q u i v a l e n le al d e la f i g u r a 3.14 r e a l i z a d o con s í m b o l o s no n o r m a l i z a d o s .
F i g u r a 3 . 17. — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3.15 r e a l i z a d o c o n s í m b o l o s n o r m a l i z a d o s .
En la figura 3 . 14 se representa el esquema lógico correspondiente con los sím bo­
los utilizados hasta ahora y en la figura 3.15 con los nuevos normalizados. Antes de
continuar el estudio de este capítulo se recomienda al lector que analice los a p arta ­
dos A l . l , A l . 2, A l . 3, A l . 4.1 y A l . 4.2 del apéndice 1 dedicado a los símbolos ló­
gicos normalizados.
Se supone en este ejemplo y en lo sucesivo que se dispone tanto de las variables
inversas como de las directas.
En el apartado 2.2 se indican los dos símbolos posibles de la función NO-Y
(N A N D ). La combinación de am bos ayuda a interpretar mejor los esquemas.
C om o regla general se puede decir que las puertas N O -Y mediante las que se
realizan los productos lógicos se deben representar con el símbolo de la puerta Y
seguida de una inversión. Las puertas N O -Y que realizan las sumas lógicas se deben
representar po r medio de la puerta O precedida de inversiones en sus entradas.
Se obtienen de esta forma los esquemas de las figuras 3.16 y 3.17 que son equi­
valentes a los de las figuras 3.14 y 3.15.
68
SISTEMAS ELECTRONICOS DIGITALES
Para realizar la expresión de producto de sumas con puertas N O -Y (N A N D )
es necesario también transformarla:
f = {ci + c) (b + c) (b + d) = (a + c) (b + c) (b + d) = a + c
= ác
be
b + c b + cl=
bd
Esta expresión se representa en las figuras 3.18 y 3.19 y, se observa que son más
com p lejas que la de las figuras 3.1 4 y 3.15. C om binando am bos tipos de sím b olos
se obtienen los esquemas de las figuras 3.20 y 3.21 que son equivalentes a los de las
figuras 3.18 y 3.19.
D e igual forma, ambas expresiones se realizan con puertas NO-O.
f y =
F ig u ra
be + ab + acd = be + ab + acá =
3. 18. —Esquema del_circuilo_ con puertas NO-Y (NAND) de la expresión de la función
/ , = (» + c) (b + c) (b + d), realizado con símbolos no normalizados.
F i g u r a 3 . 19 . — E sq u em a
del circu ito c o n pu ertas N O -Y
(N A N D ) de la exp resión de la fu n ción
f¡ = (a + c) (b + c) (b + d), rea lizad o c o n s ím b o lo s n o r m a liza d o s.
SIS T E M A S C O M B IN A C IO N A L E S
69
= be + ab + a c d = b + c + a + b + a + c + d
f
= (a + c) (b + c) (b + d) = (a + c) {b + c) (b + d) =
= a + c + b + c + b + J
En las figuras 3.22 y 3.23 se representa la primera expresión y en las figuras
3.24 y 3.25 la segunda.
Al igual que la función NO-Y (NAND), la función NO-O (ÑOR) se puede re­
presentar gráficamente mediante dos símbolos diferentes indicados en las figuras
2.4 y 2.5, y la com binación de am bos tam bién ayuda a interpretar m ejor los
esquemas.
F igura 3 . 2 0 . — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3 . 1 8 r e a l i z a d o c o n s í m b o l o s n o n o r m a l i z a d o s .
F ig u r a 3 .2 1 .— E s q u e m a e q u iv a le n t e al d e la f ig u r a 3 .1 9 r e a liz a d o c o n s ím b o lo s n o r m a liz a d o s .
SISTEMAS ELECTRONICOS DIGITALES
70
'= £ >
¡^ O
F ig u r a 3.: 2 . —Esquem a con_ puertas NO -O (ÑO R) de la expresión de la función / ,
+ a c d, realizado con sím bolos no norm alizados.
= bc + ab +
b
c
a
b
a
c
d
F ig u r a 3.; 3 .— Esquema con puertas NO-O (ÑO R) de la expresión de la función / ,
+ a c d, realizado con sím bolos norm alizados.
=
=
= b c + ab +
0
:=T>
O
£>
F i g u r a 3 . 2 4 . — E sq u em a c o n pu ertas N O -O (Ñ O R ) de la e x p resió n de la fu n c ió n / ,
+ c) (b + d), rea liza d o co n s ím b o lo s n o n o r m a liza d o s.
= (fl + c) (b +
S IST E M A S C O M B IN A C IO N A L E S
F ig u r a
71
3.25. —Esquema con puertas NO-O (ÑOR) de la expresión de la función / , = (a + c) (b +
+ c) (b + d ), realizado con símbolos norm alizados.
F i g u r a 3 . 2 6 . — Esquem a equivalente al de la figura 3 . 2 2 realizado con símbolos no norm alizados.
Es preferible representar con el símbolo de la puerta Y precedida de inversiones
aquellas puertas que realizan los productos y m ediante la puerta O seguida de una
inversión las que realizan las sumas. Se obtienen de esta forma las figuras 3.26 y
3.27 equivalentes a las 3.22 y 3.23 respectivam ente y las 3.28 y 3.29 equivalentes
a las 3.24 y 3.25.
No teniendo en cuenta el inversor final cuando existe, en las figuras 3.14 a 3.29
se observa que para que el cam bio de cualquier entrada actúe sobre una salida es
necesario que conm uten com o máximo dos puertas. C ada puerta representa un re­
traso a la conm utación y se denom ina nivel de un circuito el máximo número de
puertas que ha de atravesar la inform ación del cambio de una cualquiera de las
entradas para actuar sobre la salida. Se observa que, realizando las expresiones mí­
nimas que se han obtenido po r el m étodo ta b u la r o el numérico, se obtienen circui­
tos de nivel 2.
72
S IS T E M A S E L E C T R O N IC O S D IG ITA L ES
F i g u r a 3 . 2 7 . — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3 . 2 3 r e a l i z a d o c o n s í m b o l o s n o r m a l i z a d o s .
O
t> r >
F i g u r a 3 . 2 8 . — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3 . 2 4 r e a l i z a d o c o n s í m b o l o s n o n o r m a l i z a d o s .
A dichas expresiones se les puede aplicar las propiedades distributivas de la
sum a con respecto al producto y viceversa. De esta fo rm a se puede lograr una ex­
presión más sencilla que se realizará con un m e n o r n ú m e ro de puertas o el mismo
núm ero de puertas con menos entradas, pero que dará, en general, lugar a un cir­
cuito cuyo nivel será superior a 2. N aturalm ente, existirá más de una form a de
aplicar dichas propiedades, y por ta n to , se o btend rá más de una expresión. Se uti­
lizará el ejemplo analizado en párrafos anteriores p ara aclarar lo expuesto.
E n la expresión de / , en form a de sum a de productos:
f
= be + ab + acd
se observa que b es com ún a los dos primeros y t7 lo es a los dos segundos. Sacando
factor com ú n « b » resulta la expresión:
f
= b(a + c) + acd
73
SIS T E M A S CO M B IN A C IO N A L ES
F i g u r a 3. 29. — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3 . 2 5 r e a l i z a d o c o n s í m b o l o s n o r m a l i z a d o s .
y sacando factor com ún «a» resulta:
f
= be + a(b + cd)
Aplicando las reglas antes indicadas se pueden convertir estas expresiones para
ser realizadas con puertas N O -Y y NO-O. Con puertas N O -Y resulta:
f
= b{a + c) + acd = b{a + c) + acá = b(a + c)
= bac
f
a
a + c
acd =
acd
= be + a(b + cd) = be + a(b + cd) = be
= be
acd = b
b
a(b + cd) = be
a
b + cd =
cd
En ¡o sucesivo se utilizan exclusivamente en los esquemas los nuevos símbolos
normalizados por la Comisión Electrotécnica Internacional.
En las figuras 3.30 y 3.31 se representan los esquem as correspondientes a las
dos últimas expresiones de /j.
D e igual forma, representando las puertas N O -Y que realizan las sumas de las
expresiones anteriores mediante el símbolo de la puerta O precedido de inversio­
nes, se obtienen los esquem as de las figuras 3.32 y 3.33 equivalentes respectiva­
mente a los de las figuras 3.30 y 3.31.
F i g u r a 3 .3 0 . — E s q u e m a c o n p u e r t a s NO-Y (N A N D ) d e la e x p r e s ió n d e la f u n c ió n
/ , = b (n + c) + a c d.
F i g u r a 3.31 — Esquema con puerlas_NO-Y (N A N D ) de la expresión de la función
/ , = b c + a (b + c (i).
F ig u r a 3 . 3 2 . — E s q u e m a e q u i v a l e n t e al d e la f i g u r a 3 . 3 0 .
F i g u r a 3 . 3 3 . — E s q u e m a e q u i v a l e n t e al (le la f i g u r a 3 . 3 1 .
F i g u r a 3.34.—Esquema con puertas NO-Y (NAND) d e ja m ujtifunción / ( s
= b + « c c¡ + a d y / 3 = b d + a el.
c d + a c, / , =
76
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
C om p ara n d o la fig ura 3.15 con la 3.30 se observa que en esta últim a se utiliza
el m ism o nú m ero de puertas que en aquélla, con una entrada m enos, pero que su
nivel es 3 en lugar de 2.
Las multifunciones se realizan de la m isma form a con puertas NO-Y y NO-O
pero realizando una sola vez los términos comunes. C o m o ejemplo se realiza con
puertas NO-Y la multifunción diseñada en el a p a rta d o 3.4.
A plicando las reglas antes indicadas resulta:
f
= cd + ac = cd -\- .ge = cd
ac
/ 2 - b i acd + ad = b + acá + ad = b
f¿ = bd + ad = bd + ad = bd
acd
ad
F i g u r a 3 . 3 5 . — E s q u e m a e q u i v a l e n t e al de la f i g u r a 3. 34.
ad
SISTEMAS COMBINACIONALES
77
En la figura 3.34 se representa el circuito correspondiente. Aplicando el criterio
de representación explicado en párrafos anteriores se obtiene el esquema de la f i­
gura 3.35, equivalente al de la 3.34.
3.5.2 Realización de funciones mediante el montaje «Y por conexión»
En las tecnologías en las que el transistor de salida posee como carga una resisten­
cia [tecnología DTL y algunos circuitos de la T T L (ver apartado 5.4.4.3.2 de! capítulo
5)] se pueden unir directamente las salidas de las puertas NO-Y (NAND) obtenién­
dose la función denominada «Y por conexión» (en inglés «Wired And»), La figura
3.36 representa este montaje con los símbolos antiguos y la 3.37 con los nuevos nor-
F ig u r a 3.36.—Ejem plo del m ontaje «Y por conexión» con sím bolos no normalizados.
F ig u r a 3 . 3 7 . — E j e m p lo d e l m o n t a j e « Y p o r c o n e x i ó n » c o n s ím b o lo s n o r m a liz a d o s .
78
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
malizados. La f u n c ió n /to m a el valor cero cuando todas las entradas de cualquiera de
las puertas N O -Y se encuentran en estado uno simultáneamente. Por lo tanto:
/ = abe abe bce
Una de las ventajas del nuevo sistema de representación gráfica de las funciones
lógicas es la adopción de símbolos para las distintas configuraciones de las etapas de
salida descritas en el apartado A l . 3 del apéndice 1. De acuerdo con la nueva simbología el esquema de la figura 3.37 debe ser sustituido por el de la figura 3.38.
F ig u r a 3 .38. — E j e m p lo del m o n t a j e « Y p o r c o n e x i ó n » c o n s í m b o l o s n o r m a li z a d o s c o n in d ic a tiv o de
s a l i d a c o n c a r g a p a s i v a e n el c o l e c t o r .
El montaje «Y por conexión» se puede realizar también m ediante puertas de co­
lector abierto, que reciben esta denominación porque el transistor de salida carece de
carga (ver la figura 5.36 del capítulo 5). El esquema, en este caso, del circuito que
realiza la función/ se representa en la figura 3.39. Cualquiera de las expresiones m íni­
mas de producto de sumas o suma de productos puede ser realizada mediante el m on­
taje «Y por conexión». En algunos casos, la realización de las funciones se simplifica
m ucho mediante la utilización de este montaje.
El progreso de las técnicas de integración ha disminuido el interés de la utiliza­
ción del montaje «Y por conexión» en la generación de funciones por obtenerse tiem ­
pos de propagación y consumos superiores a los de las puertas con carga activa (ver
apartado 5.4.4.3.2 del capítulo 5). N o obstante, este montaje se utiliza en circuitos de
control de entrada-salida de los microprocesadores y por ello para el lector es intere­
sante su comprensión.
SIST E M A S C O M B IN A C IO N A L ES
79
F iguilx 3.39.— E j e m p l o d e l m o n t a j e «Y p o r c o n e x i ó n » r e a l i z a d o c o n p u e r t a s d e c o l e c t o r a b i e r t o .
3.5.3 Realización de las funciones lógicas con puertas O-exclusiva
La utilización de puertas O-exclusiva de dos entradas disponibles en circuito inte­
grado de pequeña escala de integración, en combinación con puertas NO-Y y NO-O,
permite reducir el número total de puertas necesario para la realización de ciertas fun­
ciones lógicas. Este hecho tenía gran interés cuando la microelectrónica no había al­
canzado el nivel de gran escala de integración (ver apartado 5.4.4.2.1.2 del capítulo 5).
En esa época (1965-1975) se desarrolló un método tabular de síntesis de funciones ló­
gicas mediante la función O-exclusiva que constituyó una importante herramienta de
trabajo en el diseño de sistemas digitales. Al alcanzarse los niveles de gran y muy gran
escala de integración y no ser necesaria la simplificación máxima de los circuitos combinacionales, este método ha perdido una gran parte de su utilidad y por ello no se in­
cluye en esta edición. Al lector interesado en conocerlo se le sugiere que se ponga en
contacto con el autor que le facilitará un ejemplar del mismo.
3.6 FENOMENOS ALEATORIOS EN LOS SISTEMAS
COMBINACION ALES
En el estudio que se ha realizado en los ap artado s anteriores no se ha tenido
en cuenta el retardo inherente a la propagación de la señal a través de las puertas
lógicas. Este retardo se presenta en todas las tecnologías y su magnitud depende
en gran medida de aquélla.
80
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
A continuación se estudian los tipos más im portantes de fenóm enos aleatorios
en los circuitos combinacionales y la form a de diseñar éstos para evitar su a p a ­
rición.
3 .6 .1
F e n ó m e n o s a le a t o r io s e s t á t ic o s
Se presenta un fenómeno aleatorio estático, si para dos estados de las variables
de entrada adyacentes en los que la salida debe ser constante (0 o 1), existe un
régimen transitorio d u ra n te el cual la salida cam bia eventualmente de estado.
Existen por lo tanto un fenómeno aleatorio de tipo cero y un fenómeno aleatorio
de tipo uno.
Los fenómenos aleatorios de tipo cero se prod ucen c uando, al cam biar de esta­
do una variable, la función debe de perm anecer en estado uno, pero pasa transito­
riam ente po r cero. Veamos cóm o puede producirse un fenóm eno de este tipo. Sea
un a función / que depende de una serie de variables a, b, c, d,... y designemos
p o r X al c o njunto de todas las variables excepto la a. E n el capítulo 2 se demuestra
que / puede expresarse algebraicamente de la fo rm a siguiente:
/ = A a , b, c...) = J { a , X ) = a J { \ , X) + á / O , X)
Para la combinación de estados X 0 de todas las variables excepto la a en que se
verifica:
A l , X 0) = /(O, X 0) = 1
resulta
f = a + á
En régimen estático, el estado de la función / es uno lógico, pero debido a!
retardo en la conmutación, al producirse un cambio de estado de a puede suceder
que a y ñ se encuentren en estado cero sim ultáneam ente y que durante u n cierto
tiempo / tome el valor lógico cero.
En la figura 3.40 se representa esta situación cuando a sufre un retraso en la
conm utación con respecto a a.
F i g u r a 3 .4 0 . — R e p r e s e n t a c ió n g r á f ic a d e o n f e n ó m e n o a le a t o r io e s t á t ic o d e t ip o c e r o .
81
S IST E M A S C O M B IN A C IO N A L E S
La forma de eliminar este fenómeno es añadir a la expresión de / un término
que tom e el valor lógico u no para la com binación X a que es precisamente el
producto ló g i c o /( l , X) J[0, X). Aplicando los postulados del álgebra de Boole se
demuestra que la expresión de la función / no varía al añadir dicho término, que
cubre la adyacencia existente entre los términos aj{ 1, X ) y áj{0, X). Un ejemplo
sencillo lo aclarará.
Sea la función de tres variables
/=
Y (3, 4, 6, 7)
cuya tabla de Karnaugh se representa en la figura 3.41.
o
F i g u r a 3 . 4 1 . — T a b l a d e K a r n a u g h d e la f u n c i ó n /
= E (3 ,4 ,6 ,7 ).
M inimizando la función por el método indicado en el apartado 3.2.1 resulta la
expresión:
/ = ab + ác
que presenta la posibilidad de la aparición de un impulso aleatorio cuando
b - c ~ 1.
En la figura 3.42c/ se representa la realización física de esta función con relés
y se observa que, si b y c están cerrados, se produce una apertura transitoria del
circuito al actuar el conm utador a si éste abre un contacto antes de cerrar el otro.
Esta función se puede realizar también mediante puertas N O -Y (N A N D ) trans­
formando adecuadamente su expresión.
f = ab + ác = ab
ác
En la figura 3.42b se representa esta realización. Si la puerta NI posee un
tiempo de retraso a la propagación superior a N2, se producirá un impulso aleatorio
cuando la variable a conmute del estado cero al uno siendo b = c = 1.
Para evitar la aparición de este fenómeno aleatorio se ha de sumar lógicamente
a la expresión de f el térm ino be indicado en línea de puntos en la tabla de la figura
3.41 y que cubre la adyacencia entre los otros dos términos. Por tanto, para
eliminar los fenómenos aleatorios estáticos de tipo cero al realizar la minimización
de una función lógica mediante la tabla de K arnaugh de la suma de productos
canónicos es necesario, no sólo cubrir todos los unos de la función, sino también
cubrir todas las adyacencias, solapando todos ios términos primos.
82
SISTEMAS ELECTRONICOS DIGITALES
Ia)
ib )
F i g u r a 3.42.— R e a l i z a c i ó n f ís ic a d e la e x p r e s i ó n m í n i m a d e la f u n c i ó n / d e ia f i g u r a 3. 4 1 q u e p r e s e n t a
un f e n ó m e n o a l e a t o r i o e s t á t i c o d e t i p o c e r o .
La expresión resultante de / e s pues
f
ab ■ ac ■ be
cuya realización física se representa en las figuras 3.43z/ y 3.436.
El lector puede com probar la ausencia en estos circuitos del fenómeno aleatorio
anteriormente descrito.
En efecto, en la figura 3.43b se observa que, cuando las variables b y c se en ­
cuentran en estado uno sim ultáneam ente, la salida de la puerta N O -Y N3 toma el
valor lógico cero y, por tanto, la salida de N4 a dopta el estado lógico uno indepen­
dientemente del estado lógico de las restantes entradas.
Los fenómenos aleatorios de tipo uno se producen cuando, al cambiar de estado
una variable, la función debe de permanecer en estado cero, pero pasa transitoria­
mente por el estado uno. Este fenómeno puede producirse cuando una función ha
sido ex presada m ed iante un p ro d u c to de sum as. Sea un a función f de las
variables a, b, c, d, ..., que puede expresarse, tal co m o virhos en el capítulo 2,
de la fo rm a siguiente:
J[a, b, c, d...) = J[a, X) =
= [a + Á 0 , X)] [á + / [ ! , X)]
Si para la combinación de estados X0 de todas las variables excepto la a se
verifica:
/ ( O , X 0) = / ( ! , X 0) = 0
SIST E M A S C O M B IN A C IO N A L E S
b
83
c
ioI
Ib)
F ig ur a 3 4 3 . — R e a l i z a c i ó n f ís ic a (ie la f u n c i ó n / d e la f i g u r a 3. 4 1 e n la q u e s e ha s u p r i m i d o el f e n ó m e n o
a le a to r io está tic o d e tipo cero.
resulta:
/
aa
En régimen estático la función / se encuentra en estado lógico cero, pero al
producirse un cambio en la variable a debido al retardo en la conmutación, puede
suceder que a y a tomen el valor uno sim ultáneamente y que d urante un cierto
t i e m p o / t o m e por tanto el valor lógico uno. En la figura 3.44 se representa g rá f i­
camente este fenómeno.
La forma de eliminar este fenómeno es similar a la descrita para el tipo cero.
La expresión d e / h a de multiplicarse p o r / O , X) + j { \ , X) que toma el valor lógico
cero para la combinación X 0 de entrada. También se demuestra que la expresión de
la función f no varía ai añadir dicho término que cubre la adyacencia existente entre
n • /(O. X) y ñ ■ /(I. X).
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
84
a
F igura 3 . 4 4 . — R ep resen ta ció n gráfica d e un f e n ó m e n o aleatorio está tico d e tip o uno.
Veremos también un ejemplo sencillo. Sea la función / de tres variables,
y se puede presentar un fenóm eno aleatorio de tipo uno com o puede verse en los
esquem as de realización física con relés y puertas N O -O de la figura 3.46.
P a ra eliminar este fenómeno aleatorio se ha de multiplicar lógicamente la ex­
presión anterior por el término a + b que se ha indicado en línea de puntos en
la tabla de la figura 3.45. Se deduce com o regla que, para m inim izar mediante el
método tabular de Karnaugh una función lógica expresada com o producto de su­
mas canónicas, se han de cubrir todas las adyacencias, solapando de esta forma
todos los términos primos.
La expresión resultante de / es:
/ = (b + c) (a + c) (a + b)
01
II
10
o
S.__
F i g u r a 3 . 4 5 . — T a b l a de K a r n a u g h de la f u n c i ó n /
= I I (2 , 3 , 5, 7).
3
SISTEM AS C O M B IN A CIO N A LES
85
Ib)
F i g u r a 3 . 4 6 . — R e a l i z a c i ó n d e la e x p r e s i ó n m í n i m a d e la f u n c i ó n / d e la f i g u r a 3 . 4 5 q u e p r e s e n t a u n
f e n ó m e n o a le a to r io e stá tic o d e tipo u no .
que, como puede observarse en la figura 3.47 que representa su realización física,
está exenta de fenóm enos aleatorios del tipo descrito.
Si se desea realizar la m inim ización de u n a función lógica po r el m étodo
numérico, se han de cubrir igualmente todas las adyacencias a fin de evitar la
aparición de fenómenos aleatorios estáticos de tipo cero o uno.
Esto se logra haciendo que los términos primos obtenidos po r el procedimiento
explicado en el a pa rta d o 3.2.2 realicen todos los términos canónicos que no tienen
ningún otro adyacente y las agrupaciones de dos términos canónicos.
C om o ejemplo minimizaremos la función
/ = f (1, 2, 3, 5, 6, 7, 9, 10, 11, 14)
En la tabla 3.15 se representan las tablas de agrupación de los términos canóni­
cos obtenidas por el procedim iento indicado en el apartado 3.2.2.
En la tabla 3.16 se presenta la relación de térm inos prim os cuyas columnas co­
rresponden a los términos de la tabla 2 de la 3.15. Se com prueba que todos los
términos primos son esenciales y, por tanto, la expresión m ínima de / en forma
de suma de productos es:
/ = ad + ac + bd + be + ab
El lector puede com probar que, sin tener en cuenta los fenómenos aleatorios,
serían suficientes los térm inos ac, ab y ad.
SISTEMAS E L E C T R O N IC O S D IG IT A L E S
86
b
Q
q
(a)
(b)
F iguka 3 . 4 7 . — R e a l i z a c i ó n f ís ic a d e la f u n c i ó n / ' d e la f i g u r a 3 . 4 5 e n la q u e s e h a s u p r i m i d o el f e n ó m e n o
a le a to r io está tic o de tipo uno.
3 .6 .2 Fenóm eno s a le a to rio s dinám ico s
Se produce un fenóm eno aleatorio d inám ico cuando, al conm utar una variable
de entrada, la salida debe cam biar de estado y lo hace pasando por un régim en tran­
sitorio tal com o se indica en la figura 3.48.
Se analizará a continuación este fenóm eno p ara las expresiones en forma de
suma de productos. Para que un fenómeno aleatorio de tipo dinámico pueda p ro ­
ducirse es necesario que, para una com binación determ inada de valores lógicos de
todas las variables de entrada, excepto la a, la salida del circuito adopte la expre­
sión mínima:
/ = a + a
á
En régimen estáticof -- a, pero veamos lo que puede ocurrir al cam biar a de 0
a 1. Supondrem os que el cam bio de estado de todas las variables a no es simultáneo
y las denom inarem os a, . a¿ y
y por tanto:
SISTEMAS COMBINACION AL ES
Tabla 1
Tabla 2
Tabla 3
Dif.
de unos
Dif.
1
X
1 - 3
X
2
1-3-5-7
2
X
1 - 5
X
4
1-3-9-11
2,8
3
X
1- 9
X
8
1-5-3-7
4,2
5
X
2- 3
X
1
1-9-3-11
8,2
6
X
2- 6
X
4
2-3-6-7
1,4
9
X
2 -10
X
8
2-3-10-11
1,8
10
X
3- 7
X
4
2-6-3-7
4.1
1
2
3
87
2,4
7
X
3 -11
X
8
2-6-10-14
4,8
11
X
5- 7
X
2
2-10-3-11
8,1
14
X
6 - 7
X
1
2-10-6-14
8,4
6 -14
X
8
9 -11
X
2
10 -11
X
1
10 -14
X
4
Tabla 3 reducida
Dif.
1-3-5-7
2,4
1-3-9-11
2,8
2-3-6-7
1.4
2-3-10-11
1,8
2-6-10-14
4.8
T a b l a 3.15
Términos primos
1-3
1-5
1-3-5-7 |
X
X
1-3-9-11 |
X
| 2-3-6-7 |
12-3-10-11 I
1-9
®
2-3
2-6
2-10
3-7
3-11
X
X
X
X
X
6-14 9-11 10-11
10-14
®
®
X
X
6-7
®
X
X
X
12-6-10-14 I
5-7
®
®
®
t t t I t I
T a b l a 3.16
Supongamos también que a, = a2 = 1, á3 = 0 y por tanto / = 1. Si a cambia del
estado uno al cero, se produce un fenómeno aleatorio dinámico cuando los cambios
de alt a3 y á3 se realizan de acuerdo con la siguiente tabla
Estado inicial
Estados
Transitorios
Estado final
a¡
a¡.
a3
/
1
1
1
1
0
0
0
1
1
1
0
1
0
í°
lo
0
88
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
F i g u r a 3.48.— Representación gráfica de un fenómeno aleatorio dinámico.
Se comprueba la igualdad de este cambio con el descrito para la función f 2 de
la figura 3.48.
Un ejemplo práctico es el circuito de la figura 3.49 que corresponde a la función:
/ = ab
ac
ad = ab
ac + ad = [(a + b) (a + a)] -f~ ad
Si
b = d = 1y c = 0
Se verifica
/ = da + a
F igura
3.49.—Ejemplo de circuito que presenta un fenóm eno aleatorio dinám ico.
89
SIS T E M A S C O M B IN A C IO N A L E S
y observando la figura 3.49 se deduce que para que se produzca un fenómeno
aleatorio dinámico al cam biar a de uno a cero es necesario que el tiempo de
propagación de la señal a través de N 4 sea inferior al de N¡ más el de N 3 y al
de N 2 más el de N 3 y además que a su vez el tiempo de propagación de N 2 sea
menor al de N,.
La eliminación de la posibilidad de fenómenos aleatorios dinámicos se realiza
al minimizar una función por el método de K arnaugh o el numérico indicados en
los apartados 3.2.1 y 3.2.2 p orque la expresión de suma de productos obtenida
nunca contendrá el producto aá (o la suma a + a si se trata de una expresión de
producto de sumas). Por tanto, si además se realiza la minimización anulando la
posibilidad de fenóm enos aleatorios estáticos, se tiene la seguridad de que no
existirán fenómenos aleatorios dinámicos.
3.7 BLOQUES FUNCIONALES COMBINACIONALES
En apartados anteriores se han estudiado las funciones lógicas y su realización
mediante puertas NO-Y (NAND) y N O-O (ÑOR). Existen funciones lógicas y, en e s­
pecial, m ultifunciones que presentan la característica de ser de aplicación general,
es decir, que pueden ser utilizadas como bloques funcionales para la construcción de
sistemas digitales.
El progreso de las técnicas de integración permitió (en la década de los sesenta)
la realización de dichas funciones y multifunciones en circuito integrado, constitu­
yendo lo que se ha d enom inado la escala de integración media (MSI). La com bina­
ción de estos circuitos con los secuenciales estudiados en el capítulo 6 generó blo­
ques funcionales complejos que al ser integrados han dado lugar a los circuitos de
gran (LSI), muy gran (VLSI) y ultra gran (ULSI) escala de integración.
Los bloques funcionales combinacionales responden, en general, al diagrama de
bloques de la figura 3.50 en el que las variables de entrada se dividen en dos grupos:
a) Variables de entrada con las que el circuito realiza una determinada función u
operación y a las que se puede d enom inar operativas.
b) Variables de entrada que influyen en la form a en que el circuito actúa sobre
las operativas o que m odifican el resultado o variables de salida del propio cir­
cuito. Reciben el nom bre de variables de control.
O
TJ
C
V
«
V a ria b le s de
control
BLO Q U E
V a ria b le s
s a lid a
T3
«fl
O
£
V a ria b le s
o p e ra tiva s
de
C O M B IN A C IO N A L
F igura 3 .5 0 .— D ia g r a m a d e b lo q u e s d e un b lo q u e fu n c io n a l c o m b in a c i o n a l .
90
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
Se dice que existe entre am bos tipos de entradas una relación de dependencia.
H a y varios tipos de dependencias que se distinguen p o r la fo rm a en que se realiza
la citada modificación, pero existe una regla general, com ú n a todas, que es la si­
guiente:
La en trad a que modifica la form a en que el circuito ac tú a sobre las de inform a­
ción u operativas o que modifica el resultado se indica con u n a letra correspon­
diente al tipo de dependencia seguida de un núm ero . C a d a un a de las entradas
afectadas tiene asignado el mismo núm ero.
Las principales variables de control de los bloques funcionales combinacionales
y las relaciones de dependencia asociadas a ellas son:
— E n tra d a o entradas de desinhibición/inhibición (enable/disable) que com o su
no m b re indica inhiben o desinhiben la acción del circuito sobre las demás entra­
das y ponen las salidas en un d eterm inado nivel lógico. L a relación de depen­
dencia correspondiente puede ser de tipo Y [G (AND)] o de tipo O [V (OR)].
En el prim er caso, la colocación en cero de la entrada de control pone a cero
las variables de salida y en el segundo, la colocación en uno de la entrada de
control pone a uno las salidas.
— E n tra d a o entradas de control del tercer estado de las variables de salida. C u a n ­
do estas variables se encuentran en u n determ inad o estado lógico, la salida se
pone en tercer estado, que recibe esta denom inación porque en él ia salida pre­
senta una gran impedancia a am bos polos de la tensión de alimentación. En el
capítulo 5 se estudian las puertas de tres estados en diferentes tecnologías. Esta
relación de dependencia recibe el nom bre de desinhibición [EN (Enable)].
— E ntradas de control de inversión de las variables operativas, que según cual sea
su estado lógico hacen que el circuito actúe directam ente sobre las variables
operativas o sobre sus inversas. Esta relación de dependencia recibe el nom bre
de inversión [N (Negate)].
— E ntradas de control de inversión de las variables de salida, que según cual sea
su estado lógico hacen que a la salida aparezcan las variables en form a directa
o invertida. Esta relación de dependencia recibe tam bién el nom bre de inversión
[N (Negate)].
— Entradas de selección de operación o de m o d o de operación que com o su n o m ­
bre indica seleccionan la operación que realiza el circuito con las entradas ope­
rativas. La relación de dependencia correspondiente recibe el no m bre de «m odo
de operación» [M (Mode)].
E n este a p a rta do se estudian los bloques funcionales combinacionales cuyo co­
nocimiento resulta imprescindible p ara diseñar sistemas digitales y com prender el
funcionam iento de los bloques más complejos. En su representación gráfica se uti­
lizan los símbolos lógicos normalizados que se describen en el a p a rta d o A l.4 .3 ,
del apéndice 1.
3.7.1
Decodificadores. Dem ultiplexores
a) Decodificadores.
Los circuitos decodificadores son sistemas combinacionales que generan los
SIST E M A S C O M B IN A C IO N A L E S
F ig u r a
3.5 1 — E s q u e m a d e u n d e c o d if i c a d o r d e c im a l.
92
SISTEM AS E L EC TR O N IC O S D IG ITA LES
productos canónicos de u n c o njunto de variables binarias aplicadas a sus entradas
y se dividen en excitadores (drivers) y no excitadores, según que sus salidas puedan
o no controlar respectivamente a un indicador numérico. Tam bién reciben el n o m ­
bre de decodificadores excitadores algunos circuitos que son realmente convertido­
res de código (ver figura 3.65).
En prim er lugar se estudian los d eco dificadores no excitadores que poseen in­
num erables aplicaciones.
En la figura 3.51 se representa el esquema de un decod ificador decimal que g e­
nera los productos canónicos 0 a 9 de cuatro variables binarias. Una cualquiera
de las salidas toma el valor cero lógico solam ente cuando aparece una determinada
com binación de entrada. En la tabla 3.17 se representa la tabla de verdad del deco­
dificad or decimal, que el lector puede com p robar analizando el funcionamiento
del circuito de la figura 3.51. La doble inversión de las variables A 0 a A 3 tiene
com o finalidad hacer que el d ecodificador cargue al circuito que se conecte a su
entrada con el equivalente a una puerta lógica.
En la figura 3.52 se representa el sím bolo lógico de este circuito en versión
antigua y en la nueva normalizada. La aplicación inmediata de este circuito es la
conversión del código BCD natural al decimal. En efecto aplicando a las entradas
1, 2, 4 y 8 (A0 a A 3 en el símbolo no norm alizado) una com binación del código
B C D natural, solam ente una de las salidas tom a el valor lógico cero y a dicha sali­
da se le asigna el núm ero decimal equivalente a dicha com binación.
E n tra d a s
S a lid a s
a 3 A 2 A,
Ao
Qo Qi Qa Qa Q-i Qs Qe Q? Qs Qs
0
0
0
0
0
0
0
0
1
1 0
0
0
1
0
1 1 0
0
0
1
1
1 1 1 0
0
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
1
0
1
0
1
1
1
1
1
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1
1
1
1
1
1
1
1
1
1
1
1
1
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1
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1
1
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0
1
1
1
1
1
0
1
1
1
1
1
1
0
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
.
1
1 1 1 1 1
1 1
1 1 1 1
1 1 1
1 1
1
0
1 1
1 1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
T a b l a 3 .1 7 . — T a b la de verd ad del d e c o d ific a d o r decim al.
SISTEMAS COMBINACIONALES
93
F i g u r a 3 . 5 2 . —S ím b olo lógico de uo d ecodificador decimal: a) no norm alizado; b) norm alizado.
1.
I,
a3 a, ai a„
Qo Q i Qa Qs Q j Qs Qe Q t Q« Qs* Q¡o Q n
•
Q i 2 Qia Q » Q ü
1
1
X
X
X
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
X
X
X
X
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
X
X
X
X
1
1
1
1
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1
1
1
0
0
0
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0
0
0
0
0
0
0
1
1 0
0
0
0
0
1
0
1 1 0
0
0
0
0
1
1
1 1 1 0
0
0
0
1
0
0
1
1
1
1
0
0
0
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1
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1
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1
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1
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1
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1
0
0
0
1
1
1
1
1
1
1
1
0
1 1 1
1
1
1
1
1
1 1
1
1
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1
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0
1
0
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1
1
1
1
1
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0
1
0
0
0
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1
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1
1
1
1
1
1
1
1
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1
0
0
1
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0
0
1
1
1
1
1
1
1
1
1
1
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1
0
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1
1
0
0
1
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0
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1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
0
0
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
X Las entradas corresp on d ien tes pueden tom ar los valores 0 o 1 lógicos.
T a b l a 3 . 1 8 . — T a b la d e v e r d a d d e l d e c o d if i c a d o r h e x a d e c im a ! .
F ig u r a 3 . 5 3 . — E s q u e m a d e u n d e c o d if ic a d o r h e x a d e c im a l ( u n o e n tr e d ie c is é is ) .
S IST E M A S C O M B IN A C IO N A L E S
95
En la figura 3.53 se representa con la sim bología norm alizada el esquem a de
un decodificador que genera los dieciséis productos canónicos de una función de
cuatro variables aplicadas a sus entradas A 0 a A }.
Al igual que el decodificador que se acaba de estudiar, una salida toma el valor
cero solamente cuando se presenta una determinada combinación binaria en las e n ­
tradas A 0 a A }. Existen, adem ás, dos entradas de inhibición /, e / 2; cuando cu a l­
quiera de ellas toma el valor lógico uno, todas las salidas toman el valor lógico
uno. En la tabla 3.18 se presenta la tabla de verdad de este circuito.
En la figura 3.54 se representa el sím bolo n orm alizado de este decod ificad or
que presenta la ventaja, adem ás, de que su tabla de verdad se deduce directam ente
de él. Las salidas 0 a 15 corresponden a los 16 productos canónicos de las variables
de entrada 1, 2, 4 y 8. La inversión colocada en cada salida indica que en ellas
aparece el inverso del producto lógico correspondiente. La denominación de las
entradas de control con el apelativo de desinhibición (enable) en lugar de inhibi­
ción (disable) hace ver que sólo se produce la decodificación si EN, (/,) y E N 2 (I2) es­
tán en nivel cero simultáneamente (función &).
La aplicación más inm ediata del decodificador hexadecimal es la generación de
todos los productos canónicos de las cuatro variables A , B, C y D. Para ello se
conectan éstas a las entradas 1, 2, 4 y 8 y se obtienen los productos canónicos in­
vertidos P 0 a P, i en las salidas 0 a 15 (fig. 3.54).
En la figura 3.55 se representa un de c od ifica d or de uno entre 32 estados reali­
zado m ediante dos d eco dificado res hexadecim ales. Este circuito genera todos los
B IN / H E X
A -----------------
1
---------
2
C -----------------------
i.
B
0
1
2
3
U
5
6
D -----------------
7
8
8
9
10
11
E N ) -------------- C
12
&
13
-E N
É T ¡ 2 -------------- C
u
15
F ig u r a 3 . 5 4 , — S í m b o l o l ó g i c o n o r m a l i z a d o d e l d e c o d i f i c a d o r h e v a d e c i m a l d e la f i g u r a 3 . 5 3 .
SISTEM AS EL EC TR O N IC O S D IG IT A L E S
96
productos canónicos de 5 variables binarias. Se deja al lector que realice su análisis
y com pruebe su correcto funcionamiento.
En la figura 3.56 se representa el símbolo lógico de un decod ificado r de binario
B IN / H E X
0
2
3
2
4
4
5
6
7
6
B
9
10
11
12
&
13
-EN
U
15
B IN / H E X
0
2
3
2
4
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B
7
8
9
10
11
12
&
13
E n tra d a
de
desinhíbición
-EN
U
15
F ig u r a 3 . 5 5 . — D e c o d i f i c a d o r d e u n o e n t r e t r e i n t a y d o s r e a l i z a d o c o n d o s d e c o d i f i c a d o r e s h e x a d e c i m a l e s .
S IST E M A S C O M B IN A C IO N A L E S
BIN/OCT
1
0
1
2
U 3------5
6 3------7 3-------
&
-------0
-------c
97
-EN
F ig u r a 3 . 5 6 . — S í m b o l o l ó g i c o n o r m a l i z a d o d e u n d e c o d i f i c a d o r d e b in a r io a o c l a ! .
a octal que posee tres entradas de desinhibición que generan una desinhibición in­
terna E N por medio de la función:
E N = E N , £7V2 E Ñ }
En la figura 3.57 se representa el esquem a de un decodificador de uno entre
cuatro que genera todos los productos canónicos de dos variables. La tabla de ver­
dad de este deco dificad or que posee una entrada de inhibición se representa en la
tabla 3.19.
/
A, A„
Qo Qi Q* O»
1
X
X
1
1
1
1
0
0
0
0
1
1
1
0
0
1
1
0
1
1
0
1
0
1
1
0
1
0
1
1
1
1
1
0
X Las e n t r a d a s c o r r e s p o n d i e n t e s p u e d e n
t o m a r los v a l o r e s 0 o 1 lógicos
T a b l a 3 .1 9
En la figura 3.58 se representa el sím bolo lógico norm alizado de un circuito
de escala de integración m edia que contiene dos decodificadores de uno entre
cuatro.
La utilización conjunta del decodificador uno entre cuatro y los decodificadores
decimal y hexadecimal perm ite realizar fácilmente decodificadores de un número
elevado de variables.
En la figura 3.59 se indica el esquem a de un decodificador de seis variables rea­
lizado por un d e c o d ific a d o r de uno entre cuatro en com binación con cuatro deco­
dificadores hexadecim ales.
98
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
F ig u r a
3 .57.— E s q u e m a d e u n d e c o d ific a d o r d e u n o e n lr e c u a tr o .
Los decodificadores admiten diferentes variables de control. C om o ejemplo en
la figura 3.60 se representa un d ecod ificad or de uno entre cuatro que posee tres va­
riables de control:
X /Y
t
2
0
1
2
^
3
-----------------c
F ig u r a 3 . 5 8 . — S í m b o l o l ó g i c o n o r m a l i z a d o d e u n d o b l e d e c o d i f i c a d o r d e u n o e n t r e c u a t r o .
S IST E M A S C O M B IN A C IO N A L E S
99
— Una variable de desinhibíción G que desinhibe la decodificación cuando se
encuentra en nivel lógico cero. En efecto, si G se encuentra en nivel uno, se po­
nen a nivel uno las salidas de todas las puertas NO-Y (NAND).
B IN / H E X
1
*0
x,
0
2
U
x2
x3 •
8
&
X4
■EN
X5
B IN / H E X
1
15
0
2
U
X /Y
1
e
&
-E N
2
E n tra do de
desinhibíción
15
EN
B IN / H E X
0
&
■EN
B IN / H E X
15
0
K
- EN
15
F ig u r a 3 .5 9 . — E s q u e m a d e u n d e c o d i f i c a d o r d e s e is v a r i a b l e s b i n a r i a s r e a l i z a d o c o n u n d e c o d i f i c a d o r de
uno entre cu a tro y cu a tro d eco d ifica d o res hexad eciniales.
100
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
F ig ur a 3 . 6 0 . — E s q u e m a d e u n d e c o d i f i c a d o r d e u n o e n t r e c u a t r o c o n v a r i a b l e d e d e s i n h i b i c i ó n , d e
in v er sió n y d e c o n tr o l d el te r c e r e s t a d o d e las sa lid a s,
— Una variable de control de inversión o de polaridad de salida P que según se
encuentre en nivel cero o uno hace que las salidas sean activas con uno o cero
respectivamente.
— U na variable E N de control del tercer estado de las salidas que hace que todas
se pongan en dicho estado c ua n do ella se encuentra en nivel uno.
En la tabla 3.20 se representa la tabla de verdad del d ec o dific a do r de la figura
3.60. Se recom ienda al lector que la analice para c om p robar la veracidad de lo in­
dicado en los párrafos anteriores. En la figu ra 3.61 se representa el sím bolo ñor-
101
SISTEMAS C O M B IN A C IO N A L E S
E N p G s /t
Qo
Q
Q2
1
X X X X
0
0
1 X X
0
0
0
0
1 1 X X
1
1
1
1
0
0
0
0
1
0
0
0
0
0
0 0 1
0
1
0
0
0
0 0 1 0
0
0
1
0
0
0 0 1 1
0
0
0
1
0
1 0 0 0
0
1
1
1
0
1
0
0
1
1
0
1
1
0
1 0
1
0
1
1
0
1
0
1
1
1
1
1
1
0
0
0
T e rc e r E sta d o
0
T a b l a 3 . 2 0 . — T a b l a d e v e r d a d d e l d e c o d i f i c a d o r u n o e n t r e c u a t r o d e la f i g u r a 3 . 6 0 .
P -
Ni
1Ñ-
EN
A B -
G-
°L o
• r T
G5
x/Y
0 ,5 ,4 V
■1Q0
1,5 ,4 V
' i Qi
2 ,5 , 4 V
i q2
3 ,5 ,4 V
’ IQ ,
F i g u r a 3 . 6 1 . — S í m b o l o l ó g i c o n o r m a l i z a d o d e u n d o b l e d e c o d i f i c a d o r c o m o el d e la f i g u r a 3 . 6 0 .
malizado de un doble d e c o d ific a d o r com o el descrito que constituye un ejemplo
de la com binación de sim ultaneidad de relaciones de dependencia descrita en el
apartado A l .4.3.8 del apéndice 1. Al lector que no conozca la sim bología n o rm a li­
zada se le recom ienda n uevam ente la lectura del citado apéncice.
Una aplicación m uy interesante de los decodificadores no excitadores en c o m ­
binación con una puerta N O -Y es la generación de funciones lógicas (fig. 3.62). La
función se genera conectando a las entradas de la puerta N O -Y las salidas co rres­
pondientes a los productos canónicos que tom an el valor uno.
M ediante el decod ificador decimal se p uede generar cualquier función de tres
variables conectando éstas a las entradsa 1, 2 y 4. Las salidas 0 a 7 toman el valor
102
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
F igura 3 . 6 2 . — G e n e r a c i ó n d e f u n c i o n e s l ó g i c a s m e d i a n t e u n d e c o d i f i c a d o r d e c i m a l .
cero cuando en aquéllas se presenta la com binación correspondiente y, por tanto,
cada una de ellas realiza un producto canónico de las variables de entrada. La en­
trada 8 se puede utilizar com o inhibidora, m anteniéndola en estado lógico cero y
haciéndola subir al estado uno cuando se desea inhibir la generación de la función.
En la figura 3.62 se representa el circuito que genera la función de tres variables
/ = 2 ( 0, 1 , 3 , 5 , 6 ) .
En la figura 3.63 se indica la utilización del decodificado r hexadecimal como
generador de funciones de cuatro variables a, b, c y el en com binación con una
puerta NO-Y.
En dicha figura se generan las funciones:
f [ (a, b, c, c¡) = D (0, 9, 15)
4
f 2 (a, b, c, d) = T, (1, 2, 5, 10)
4
De igual forma con el decod ificador uno entre cuatro se puede generar cual­
quier función de dos variables.
Los decodificadores excitadores tal com o se indicó al principio de este apartado
se diseñan para activar cargas externas com o p o r ejemplo indicadores numéricos,
relés electromagnéticos u optoacopladores. Sus salidas adm iten unas tensiones m a ­
yores y poseen una cargabilidad más elevada que los demás bloques funcionales
combinacionales de la misma tecnología.
En el diseño de un decodificador excitador surgen diversas variantes que hacen
que existan diferentes circuitos en la práctica.
En la figura 3.64 se representa el símbolo norm alizado de un decodificador ex­
citador de decimal codificado en binario natural (BCD ) a decimal en el que las sali­
das son de colector abierto y se indican con el símbolo correspondiente (ver ap a rta ­
do A l . 3 del apéndice 1). Debajo del indicativo se coloca el símbolo t> que
especifica que el circuito posee amplificadores (drivers) a la salida que le dan las
características eléctricas anteriorm ente indicadas.
S IST E M A S C O M B IN A C IO N A L E S
103
Figura 3 . 6 3 . — G e n e r a c i ó n d e f u n c i o n e s l ó g i c a s c o n u n d e c o d i f i c a d o r h e x a d e c i i n a ! .
A u n q u e n o e s m u y c o r r e c t o , lo s f a b r i c a n t e s d e c i r c u i t o s i n t e g r a d o s s u e l e n l l a m a r
d e c o d i f i c a d o r e s e x c i t a d o r e s d e B C D a 7 s e g m e n t o s ( B C D to s e v e n s e g m e n t d e c o d e r / d r i v e r ) a los c o n v e r t i d o r e s de c ó d i g o q u e c a m b i a n la i n f o r m a c i ó n d e u n c ó d i g o
b i n a r i o a o t r o d i s t i n t o d e l d e c i m a l y q u e a d e m á s p o s e e n a m p l i f i c a d o r e s a la s a l id a .
U n o de lo s m á s u t i l i z a d o s e s el q u e c o n v i e r t e d e l B C D n a t u r a l al de 7 s e g m e n t o s de
los v i s u a l i z a d o r e s ( d i s p l a y s ) d e e s t a d o s ó l i d o .
BCD/DEC
>
°0
o
'0
0
20
o
-
>
-
«o
0
50
o
60
>
70
80
>
90
>
F ig u r a 3 . 6 4 . — S í m b o l o l ó g i c o d e u n d e c o d i f i c a d o r e x c i t a d o r ( d e c o d e r d r i v e r ) d e c i m a l .
104
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
BCD t i S EG
O
V3
Z9
<¡7,3£l
f 7.3Q
1/Z10
2/Z11
10— c
Í/ Z I2
1 2 -C
8/Z13
F ig u r a
fl(f,3 Q
&
1 3 -C
3.6 5 .— S ím b o lo lógico d e un d e c o d if ic a d o r ex c ita d o r de B C D a siete se g m en to s .
En la figura 3.65 se representa el símbolo lógico de un deco dificado r excitador
de decimal codificado en binario natural (BCD) a un código de 7 segmentos ade­
cuado para gobernar visualizadores numéricos de diodos emisores de luz con el ci­
tad o núm ero de segmentos o barras. Las salidas del circuito son de colector abierto
y por ello en ellas se coloca el símbolo <). La tabla de verdad del circuito
se representa en la tabla 3.21. Las salidas reciben las d e n om in acion es «a, b, c, d,
e >/> g »> Que co rrespo nden a las barras de un v isualizad or de 7 segm entos rep resen­
tado en la figura 3.66b.
Los estados de las salidas reciben la denom inación «S» (correspondiente a tr a n ­
sistor saturado) o «C» (correspondiente a transistor cortado). El circuito posee una
entrada de prueba L T (Lam p Test) activa con un cero lógico que cuando se en-
LT
RBI
D c
s
A
a
b
c
d
e
f
9
RBO
1
1
1
0 0 0 0
s
s
s
s
S s
c
1
X
0 0 0
1
c
s
s
c
c
c
c
1
1
X
0 0 1 0
s
s
c
s
s
c
s
1
1
X
0 0 1 1
s
s
s
s
c
c
s
1
1
X
0
1 0 0
c
s
s
c
c
s
s
1
1
X
0
1 0
1
s
c
s
s
c
s
s
1
X
0
1 1 0
c
c
s
s
s
s
s
1
X
0
1 1 1
s
s
s
c
c
c
c
1
1
X
1 0 0 0
s
s
s
s
s
s
s
1
1
1
X
1 0 0
1
s
s
s
c
c
s
s
1
1
0
0 0 0 0
c
c
c c
c
c
c
0
0
X
X
s
s
s
s
s
s
s
1
X X X
T a b l a 3.2 1
SISTEMAS COMBINACIONALES
!“ >
105
(b)
F i g u r a 3.66.— Visu aliz azor de siete se gm entos: a) m o n t a j e de diodos emisores de luz (L E D ) con á n od o
c o m ú n ; b) realización fisica.
cuentra en este estado satura todos los transistores y por ello se indica con el sím­
bolo V (correspondiente a la relación de dependencia 0 estudiada en el apartado
A l . 4.3.2 del apéndice 1). Adem ás tiene una entrada de inhibición o de pro p a g a ­
ción de cero R B I (Ripple Blanking Input) que cuand o está en nivel cero inhibe la
visualización si el núm ero a visualizar es el cero en binario. La entrada R B I está
ligada con la salida de propagación de ceros [ / ? 5 0 (Ripple Blanking Output)], que
está siempre en uno excepto en la situación que se acaba de describir. P a ra ello
se genera la variable 7 (figu ra 3.65) que constituye una función N O -Y del inverso
de las entradas A, B, C y D y el inverso de RBI. Cada salida que se aplica al visualizador incorpora una letra de la «o» a la «g» [correspondiente al segm ento de! visualizador sobre el que actúa (figura 3.66 y tabla 3.21)] seguida de la letra 7 . Ello
significa que para que esta salida se active [transistor saturado (S)] ha de aplicarse
a las entradas A, B, C y D una com b in ación binaria para la cual se deba encender la
barra c orrespondiente y sim u ltán eam ente ha de estar 7 en nivel uno. Por ello la
relación entre el terminal 7 y los term inales de salida de los segmentos es la re la ­
ción Y.
A demás todas las salidas que se aplican al visualizador deben activarse si se
pone a cero el terminal LT. Por ello cada terminal incorpora el número 3. La «,» e n ­
tre 7 y 3 indica que 7 y V3 actúan sim ultáneamente.
Este d e co dific a do r perm ite visualizar núm eros representados en BCD natural
mediante visualizadores realizados con diodos em isores de luz conectados en un
montaje de ánodo com ún (figura 3.66o), realizando el circuito de la figura 3.67
en el que las resistencias R limitan la corriente a través de los diodos. La utilidad
de la entrada R B I y la salida R B O se c om p rue ba con el montaje de la figura 3.68
que representa un visualizador de tres dígitos, en el que no se visualizan los ceros
no significativos.
E n efecto, la conexión en serie (ripple) de las entradas R B I y salidas R B O hace
que un determinado dígito solamente se active si el núm ero presente a la entrada
de su visualizador es distinto de cero o bien si siendo igual a cero, es distinto de
cero alguno de los que le preceden.
106
SISTEMAS ELECTRONICOS DIGITALES
F i g u r a 3 . 6 7 . — E s q u e m a de un v isu a liza d o r de un dígito BC D n a t u r a l realizado con el v isua liza d or de la
f ig u ra 3.66.
b) Demultiplexores.
El circuito decodificador puede ser utilizado como demultiplexor. Un circuito demultiplexor es un sistema combinacional con una entrada de información D y m sali­
das, que posee además n entradas de selección tal que 2" ^ m. La información D se
puede hacer aparecer en cualquiera de las salidas aplicando a las entradas de selec­
ción la combinación binaria adecuada.
En la figura 3.69 se representa una aplicación del decodificador decimal como
demultiplexor de ocho canales. La combinación binaria presente en las entradas 0, 1 y
2 (equivalentes a 1, 2 y 4 respectivamente de la figura 3.52 b) hace que la información
aplicada en la entrada 3 (equivalente a 8 en la figura 3.52b) aparezca en una de las sa­
lidas 0 a 7. Dicha combinación realiza, por lo tanto, la función Y (G ) con las salidas 0 a
7 y, p o r ello, se le asigna el indicativo G 0/7. Por otra parte, las salidas 8 y 9 son el in-
107
SISTEMAS COMBINACION ALES
u
u
l_ l
I
u
I
I
RBO
I
RBO
RBO
D E C O D IF IC A D O R
D E C O D IF IC A D O R
D E C O D IF IC A D O R
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E X C IT A D O R
E X C IT A D O R
RBI
RBI
-0
4
Información
1
a visualizar
F i g ur a 3 . 6 8 . — E s q u e m a d e t r e s v i s u a l i z a d o r e s d e s i e t e s e g m e n t o s c o n i n h i b i c i ó n d e la v i s u a l i z a c i ó n d e
los ceros no sig n ifica tiv o s.
verso de la 0 y de la 1 respectivamente. En la figura 3.69 se ha cambiado también la
denominación (D M U X en lugar de B CD /D E C) del símbolo y la de los terminales de
salida para adaptarlos a la nueva función del circuito.
DM UX
0
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1
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Selección
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F ig u r a 3 . 6 9 . — D e c o d i f i c a d o r d e c i m a l u t i l i z a d o c o m o d e m u l t i p l e x o r .
SISTEMAS ELECTRONICOS DIGITALES
108
DM UX
0
s.
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1
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info rm ació n
E n tra d a
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d e sin h ib ic ió n
EN ,
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12
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15
F igur a 3 . 7 0 . — D e c o d i f i c a d o r h e x a d e c i m a l u t i l i z a d o c o m o d e m u l t i p l e x o r .
El decodificador hexadecimal puede también ser utilizado como demultiplexor.
En la figura 3.70 se representa el símbolo normalizado. Las entradas 1, 2, 4 y 8 de la
figura 3.54 pasan a llamarse 0, i, 2 y 3 respectivamente, y se les asignan los símbolos
G 0/15 que indican que se realiza la función Y (G) de cada combinación con la entrada
de información para obtener las salidas 0 a 15. Una de las entradas de desinhibición
(en la figura 3.70 la E N X) es la entrada de información y la otra (en la figura 3.70 la
E N 2) es la de desinhibición propiamente dicha.
En la figura 3.71 se presenta una aplicación del dem ultiplexor de la figura 3.70.
Las salidas del multiplexor se conectan a sendos contadores C0 a C15 que reciben
los impulsos de una entrada com ún a todos ellos. Cada uno posee una entrada de
inhibición G 1 que según se encuentre en cero o uno perm ite o no que se realice el
contaje de los impulsos. C ad a en trada de inhibición se conecta a una salida del
demultiplexor. Las entradas de selección G 0/15 de éste, seleccionan el canal de
salida 0 a 15 en el que aparece el estado de la entrada de inform ación. De esta form a
se logra que el contador correspondiente realice o no el contaje de los impulsos
según la entrada de inform ación E N t se encuentre en nivel cero o uno res­
pectivamente (siempre y cuando E N 2 se encuentre en nivel cero).
3 .7 .2 Codificadores
Los circuitos codificadores son sistemas combinacionales de 2n entradas y
n salidas realizados de tal forma que, cuando una sola de las entradas a do pta un
estado lógico determinado cero o uno, a la salida aparece la combinación binaria
SISTEMAS COMBINACIONALES
109
F i g u r a 3 . 7 1 . — Ejem plo de aplicación del decodificador hexadecimal como demultiplexor.
correspondiente al núm ero decimal asignado a dicha entrada. Realizan por tanto
la función inversa de los decodifícadores.
Los circuitos codificadores pueden ser diseñados con prioridad o sin ella. En los
codificadores sin prioridad, cuando más de una entrada toma el estado activo uno
o cero, la combinación de salida posee tantos unos como hay en las correspondien­
tes a la excitación de cada una de las entradas independientemente; por lo que en
este codificador solamente debe de ser activa una entrada en cada instante.
Los codificadores con prioridad codifican la entrada activa de m ayor valor de­
cimal sin tener en cuenta las demás. Su tabla de verdad se representa en la tabla
3.22 para el caso en que n = 3 y las entradas son activas con un cero lógico.
En la tabla 3.22 se observa que, debido a que las tres variables binarias Q 2,
Qi Y Qo solamente tienen ocho combinaciones diferentes, no es posible discernir
entre la situación en que ninguna de las entradas está activada y aquella en que
es activa la de m ayor peso. P a r a lograrlo se puede añadir al circuito una nueva
salida que detecte alguna de ellas. A dem ás, se puede disponer una entrada de inhi­
bición que fuerce a todas las salidas a un estado determ inado, independientemente
del estado de las restantes entradas.
La tabla 3.23 representa la tabla de verdad de un co dificado r con prioridad de
n = 3 que posee todas las salidas y entradas descritas. Cuando la entrada / de
1 10
SISTEM AS EL EC TR O N IC O S D IG ITA LES
a„ a, a, a3 a , as as a ,
1
1
X
X
X
X
Qi Q, Q»
1
1
1
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X
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1
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1
1
T abla 3.2 2
/
A„ A, A. Ai Ai As As A ,
Qa Qi Qo P 0 P,
1
X
X
X
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X
X
X
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1
1
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1
1
1
1
1
1
1
1
1
0
1
X Las entradas c o rre sp o n d ie n te s pueden to m a r los valo re s 0 o 1 lógicos.
T a b la
3.23
inhibición to m a el valor lógico uno, todas las salidas ad o p ta n dicho estado. C u a n ­
do I es cero y todas las demás entradas están en uno, sólo P , adop ta el estado
cero.
C uando , estando / en cero, cualquiera de las restantes entradas se encuentra
en dicho estado, la salida P0 adopta el estado cero y en las salidas Q2, <2, y Q0
aparece la combinación binaria equivalente al com plem ento a siete de la entrada
de m ayor peso que se encuentra en estado cero.
En la figura 3.72 se representa el sím bolo lógico de este circuito en sus versio­
nes no normalizada (a) y norm alizada (b ). Este circuito constituye un ejemplo de
cóm o Los símbolos normalizados permiten prescindir de las tablas de verdad. En
primer lugar, el indicativo H P R I /B I N indica que se trata de un codificador con
111
SISTEM AS CO M BIN A CIO N ALES
HPRI / B 1N
O------ Q¡)
Ao'
0/Z10
Ocx
A, .
)/Z 11
1 c«r 3 ------------------ Q,
A, .
27ZI2
2 c < 3 ---------------- Q 2
3/Z13
Í/ZU
5/Z1S
10
A6 .
6/Z16
A, .
7 / Z 17
121314151617-
ENoc/Vie
la )
-
30
ti ■
18
P|
o< 3----------
Po
Ib )
F i g u r a 3 . 7 2 . — S í m b o l o s l ó g i c o s d e u n c o d i f i c a d o r c o n p r i o r i d a d : ti) n o n o r m a l i z a d o ; b) n o r m a l i z a d o .
prioridad con salida en binario natural. Las salidas codificadas Q0, Q, y Q 2 reci­
ben internamente las denominaciones Oa, l a y 2a. Los núm eros 0, 1 y 2 indican
el peso de cada bit y el símbolo a establece que la salida correspondiente se pone
a cero si E N a está en nivel cero. (El terminal externo se pone a uno debido a la
existencia de una inversión).
Las entradas que se codifican se identifican con ios núm eros 0 a 7 correspondien­
tes a su peso en decimal. A dem ás, cada una de ellas posee el símbolo Z seguido
de un núm ero que indica que está unida a la correspondiente entrada de la puerta
O que genera P, y P 0; por ejemplo, la en trada Z14 del circuito se une a la entra­
da 14 de la puerta O.
La entrada de inhibición se denomina_ENa/V18 y posee un símbolo de inversión.
Al mismo tiempo P, lleva el símbolo 18 y P 0 el símbolo a y está seguido de una
inversión. T o d o ello indica que P, y P 0 responden a las ecuaciones:
Pi
= A 0 + A¡ + A 2 + A ¡ + A 4 + A ¡ + A b + A 7 + I
P(i = ( A 0 I A ,
I A 2 + A¡ + A 4 + A¡ + A 6 + A-¡) 7
La salida P 0 (18) permite la realización con gran facilidad de un codificador
de mayor número de entradas, p orqu e ado pta el estado cero cuando cualquiera de
las entradas A ga A 7 es activa [ver M anual de prácticas de electrónica digital (di­
seño 4.6) de Editorial M arcombo],
Se sugiere al lector que realice el diseño de ese circuito con puertas como
práctica.
En la figura 3.73 se representa el sím bolo lógico normalizado de un codificador
con prioridad de decim al a decim al cod ificado en binario natural (B CD natural).
Se sugiere al lector que a partir de este símbolo deduzca la tabla de verdad de la
tabla 3.24.
112
SISTEMAS ELECTRONICOS DIGITALES
T0------------------0 0
HPRI/BCD
h ------------------0
*2------------------ C 2
I 3------------------c 3
1
U ------------------ 0
2
5
‘6------------------d 6
I 5 ------------------0
u
*7------------------0 7
8
I 8------------------C 8
*9------------------ c 9
F ig u r a
3.73.— Sím bolo lógico norm alizado de un cod ificador con prioridad de decim al a decim al codi­
ficado en binario natural (BCD natural).
I0 Ii 12 Is la
h le U
A2
A 1 Aq
1
1
0
0
o
o
o
0
1
1
1
o
T a b l a 3.24.— Tabla de verdad de un cod ificador decim al con prioridad.
3 .7 .3 M u l t i p l e x o r e s
Los multiplexores son circuitos combinacionales que poseen n canales de entra­
da, uno de salida y m entradas de selección, siendo n = 2 "' que permiten elegir
cuál es el canal de entrada cuya inform ación aparece en el de salida.
Existen diversas formas de realizar los multiplexores, que se estudian en a p a rta ­
dos sucesivos.
3.7.3.1
M ultiplexores realizad os con puertas Y y puertas O. U na de las fo r­
mas de realizar un multiplexor es mediante un núm ero n de puertas Y conectadas
a una única puerta O, que poseen m entradas de selección E (tal que 2"' = «).
Cad a com binación binaria presente en las entradas de selección produce la aper-
SISTEMAS COMBINACIONALES
F i g u r a 3 . 7 4 . — E sq u e m a de u n c u á d r u p le m u ltip lex o r de d os ca n a les.
SISTEMAS ELECTRONICOS DIGITALES
114
tura de una puerta Y únicamente, de tal fo rm a que la información presente
en la entrada D correspondiente puede pasar a la salida Z de la puerta O. Por
ello, las entradas de selección reciben en la nueva simbología la denominación
G
— . Eligiendo adecuadam ente la combinación binaria presente en ellas,
"' — 1
se logra que en la salida Z aparezca la inform ación presente en cualquiera de las en­
tradas D y el circuito actúa entonces como un c on m uta do r electrónico.
Existen circuitos integrados que contienen cuatro multiplexores de dos canales,
dos multiplexores de cuatro canales, un mulíiplexor de ocho canales y un multiplexor de dieciséis canales.
En la figura 3.74 se representa el esq uem a lógico de un cuád ruple m uitiplexor
de dos canales que posee una entrada de selección E ( G l ) com ún a todos ellos.
Este circuito posee además una entrada de inhibición/desinhibición I (EN') que
cuando se encuentra en nivel uno pone a cero todas las salidas de las puertas Y
y fuerza las salidas Z al estado lógico cero, independientem ente de la inform ación
aplicada en la entrada de selección £ y en las entradas de inform ación D. En la
figura 3.75 se representa el sím bolo lógico no no rm alizado (a) y n orm alizado (b)
de este muitiplexor. Las entradas E N y G l del sím bolo norm alizad o se colocan en
la parte superior porque son comunes a los cuatro multiplexores. E n los canales
de entrada se colocan los símbolos I y 1 que indican que la información del
primero aparece en la salida si G l está en nivel cero y por el contrario es la del
segundo la que aparece si G l está en nivel uno.
2
I(EN)
EN
Gl
i
-|
Di-,
D0
MU X
r
Do -2
□l~2
D 0- 3
D| -3
Do-¿
D] - <
EN ------------ C
ib!
ía l
F i g u r a 3 . 7 5 . — S í m b o l o s l ó g i c o s d e l c u á d r u p l e m u i t i p l e x o r d e d o s c a n a l e s d e la f i g u r a 3 . 7 4 : a ) n o n o r m a ­
l i z a d o ; b) n o r m a l i z a d o .
SISTEMAS COMBINACION ALES
F ig u r a 3 . 7 6 . — E s q u e m a l ó g i c o d e u n d o b l e m u l t i p i e x o r d e c u a t r o c a n a l e s .
1 15
116
SISTEMAS ELECTRONICOS DIGITALES
En la figura 3.76 se representa el esquem a lógico de un doble m u ltiplexor de
cuatro canales con entradas de selección E 0 y £ , (G 0/3) com unes a todos y e n­
tradas de inhibición /, e f 7 ( EN) independientes. En la figura 3.77 se representan
los símbolos lógicos no normalizado y normalizado. En este último, en la parte
superior se colocan solamente las entradas de selección £ j (G 0/3 ) porque cada
multiplexor posee una entrada de desinhibición (E N ) independiente.
En la figura 3.78 se representa el esquem a de un m ultiplexor de ocho canales
con tres variables de_selección E 0, £ j y E 2 ( G 0/7) y una variable de inhibi­
ción/desinhibición / (EN), que si se encuentra en nivel uno pone a nivel cero la sali­
da. En la figura 3.79 se representan los símbolos lógicos no normalizado (a) y nor­
malizado (b) correspondientes a este multiplexor. En el caso de que la entrada E N
ponga en tercer estado las salidas, se coloca el símbolo v en éstas (figura 3.80).
La figura 3.81 representa un multiplexor de dieciséis canales con cuatro variables de selección E 0, E¡, E 2 y E } (G 0/15) que posee una entrada de inhibición
I (EN) que si está en estado uno, pone a cero la salida. En la figura 3.82 se represen­
tan los símbolos lógicos correspondientes.
En la figura 3.83 se representa el sím bolo de un séxtuple m ultiplexor de dos
canales de entrada A y B que puede presentar en su salida uno u otro o el producto
de am bos en form a directa o inversa. Este circuito constituye un ejem plo claro de
las ventajas de utilización de los sím bolos normalizados. Las variables de selección
de entrada E 0 y £ , pueden encontrarse en los cuatro estados posibles, 0, 1, 2 y 3.
11 (EN)
i 2(e ñ )
(bI
F i g u r a 3.77.—Símbolos lógicos del doble m ultiplexor de cuatro canales de la figura 3.76: a) no norm ali­
zado; b) norm alizado.
F ig u r a 3 .7 8 .— E s q u e m a ló g ic o d e u n m u lt i p le x o r d e o c h o c a n a l e s .
SISTEMAS ELECTRONICOS DIGITALES
118
(o)
Ibi
F i g u r a 3 . 7 9 . — Símbolos lógicos del m ultipiexor de ocho canales de la figura 3.78: a) no norm alizado; b)
norm alizado.
F i g u r a 3 . 8 0 . — Sím bolo
lógico norm alizado de un m ultipiexor de ocho canales con salidas de tres
estados.
Estas variables actúan mediante la relación de dependencia Y (G) con las entradas
del multipiexor A y B y su producto. La asignación del 0 a la entrada A indica
que este canal se selecciona cuando E 0 y E , se encuentran am bas en estado cero.
La com binación
E 0 = 11 (3) no selecciona ningún canal de entrada y hace
que la salida se ponga a nivel cero.
La salida está afectada además sim ultáneamente po r la en trada N 4 y la variable
interna E N 5 . C uando la variable N 4 se encuentra en nivel uno la salida se invierte
siempre y cuando E 0 y £ , se encuentren en 00, 01, 10.
La variable E N 5 es igual a: E N 5 = CO M P -E¡-E 0. P o r lo tanto, si E l E 0 = 11
(3) y C O M P (N 4 ) se encuentra en nivel uno, resulta E N 5 = 0 y la salida se pone
en tercer estado.
F igura 3 . 8 1 . — E s q u e m a l ó g i c o d e u n m u l t i p l e x o r d e d i e c i s é i s c a n a l e s .
120
SISTEMAS ELECTRONICOS DIGITALES
I (EN)
(b)
F i g u r a 3 . 8 2 . — Símbolos lógicos del m ultiplexor de dieciséis canales de la figura 3.81: o ) no norm alizado;
b) norm alizado.
El lector puede deducir la tabla de verdad de este multiplexor, que es la indi­
cada en la tabla 3.25 y c o m pro bar que la info rm ación contenida en ella se deduce
d irectam ente del sím bolo no rm alizad o de la figura 3.83, lo que la hace superflua.
Como ejemplo, en la tabla 3.26 se representa tam bién la tabla de verdad del m ul­
tiplexor de ocho canales de entrada de las figuras 3.78 y 3.79. El lector puede com-
E]
E0
Salida
0
0
0
A
0
0
1
B
O
AB
O
COMP
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1
1
0
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0
0
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0
1
B
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AB
1
1
1
Tercer estado
T a b l a 3 .2 5
SISTEMAS COMBINACIONALES
EO El COMP -
A■
1
1Jr GT
NA
n
n
&
IB ■
121
EN 5
K1UX
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>
L
A,5V
i
F igu r a 3.83.— S ím b o lo d e un s éx tu p le m u ltip le x o r d e d os ca n a le s con fu n ción Y in co r p o r a d a .
probar que esta tabla se deduce directam ente del símbolo lógico normalizado de la
figura 3.796.
3 .7 .3 .2
M ultiplexores realizad o s con puertas de tres estados. Las puertas
de tres estados son aquellas cuya salida no solamente puede encontrarse en estado
cero o uno sino que puede estarlo tam bién en un tercer estado en el que la impe-
122
SISTEM AS ELECTRO N ICO S D IG ITA LES
EN
X
0 7
-r
Z-
z
X
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1
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k
£2
£,
£0
Do D , D , d 3 d 4 D s De D ,
1
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X
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1
1
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1
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1
1
1
X
X
X
X
X
X
X
1
1
0
Las e n t r a d a s c o r r e s p o n d i e n t e s p u e d e n t o m a r los v a l o r e s 0 o 1 lóg ic os .
T a b l a 3 . 2 6 . — T a b la d e v e r d a d d e l m u l t i p l e x o r d e o c h o c a n a l e s .
dancia entre ella y los dos terminales de la tensión de alimentación es muy elevada
(de varios megohmios).
En el capítulo 5 se estudia la realización de las puertas de tres estados en diver­
sas tecnologías.
Las puertas de tres estados más sencillas son las seguidoras que se representan
en la figura 3.84. Estas puertas poseen una entrada de inform ación D, una entra­
da de desinhibición (E N ) del tercer estado de ¡a salida y una salida. C uando E N
se encuentra en nivel uno, la salida sigue a la en trad a D . P o r el contrario cuando
E N se encuentra en nivel cero, la salida se pone en el tercer estado de alta impedancia.
1
V
EN
F ig u r a 3 . 8 4 . — S í m b o l o l ó g i c o d e u n a p u e r t a s e g u i d o r a d e t r e s e s t a d o s .
SISTEM AS CO M BIN A CIO N A LES
123
(a)
F i g u r a 3 . 8 5 . — M uitiplexor de cuatro canales sin entrada de desinhibición realizado con puertas de tres
estados: a) Esquem a lógico; b) Símbolo lógico norm alizado.
En la figura 3.85a se representa un m uitip lexor de cuatro canales realizado con
otras tantas puertas seguidoras de tres estados, cuyas salidas se conectan entre sí
para obtener la salida del muitiplexor. Las entradas de selección £ 0 y £ „ se co­
nectan a las entradas de un decodificador de u no entre cuatro, cuyas cuatro salidas
se conectan a su vez a las cuatro entradas de desinhibición (E N ) de las cuatro puer­
tas seguidoras. Se logra de esta form a que en cada instante sólo aparezca en la salida
Z la inform ación presente en la en trada D de la puerta cuya entrada E N está en nivel
uno. En la figura 3.85b se representa el sím bolo normalizado.
Dotando al d eco dificado r de una entrada de desinhibición (EN) que ponga a
cero todas las salidas cuando se encuentra en nivel cero, se obtiene un muitiplexor
con salida de tres estados. En la figura 3.86a y b se representan el esquem a y el
símbolo normalizado de un muitiplexor realizado con puertas de tres estados y un
decodificador que posee dos entradas de desinhibición 7¡ e 72 cuyo producto lógi-
124
SISTEM AS EL EC TR O N IC O S D IGITALES
(a)
3.86.— M ultiplexor de cuatro canales con en trad as de inhibición que controlan el tercer estado de
la salida, realizado con puertas de tres estados: a) E squem a lógico; b) Símbolo lógico norm alizado.
F ig u r a
co genera EN. Para que el m ultiplex or esté desinhibido es necesario que sim ultá­
neam ente /, esté en uno e I2 en cero. M ediante dos m u ltiplexores com o el de la
figura 3.86 es posible realizar el multiplexor de ocho canales representado en la figu­
ra 3.87 que el lector puede com prend er fácilm ente analizándola con detenimiento.
3 .7 .3 .3
M ultiplexores realizad o s con interruptores. O tra form a de realizar
los multiplexores es m ediante la conexión de interruptores electrónicos. U n inte­
rru p to r electrónico es un circuito que posee una entrada, una salida y una variable
de control. C ua n do la variable de control está en un cierto estado lógico, la resis­
tencia entre el terminal de entrada y el de salida es muy baja (del orden de algunos
ohmios) y cuando está en el estado contrario es muy alta (aproximadamente de algu­
nos megohmios).
Existen diversas formas de representar los interruptores electrónicos de las que
SISTEMAS COMBINACIONALES
125
V a ria b le s
de ,
selección
En tra d a
de
inform ación
F i g u r a 3 . 8 7 . — M ultiplexor de ocho canales realizado con dos m ultiplexores como el de la figura 3.86.
se indican tres en la figu ra 3.88. En pa rticular es necesario destacar la represen ta­
da en la figura 3.88c que c o rresp on de a la versión norm alizad a p o r la C om isión
Electrotécnica Internacional. La variable de control recibe la denominación de X
que indica precisamente que controla la impedancia entre los otros dos terminales.
P ara indicar la relación existente se coloca en ambos terminales el dígito 1 y el sím­
bolo X está seguido tam bién de dicho dígito.
En la figura 3.89a se representa el esquem a de un m ultiplexor de dos canales
de entrada realizado con dos interruptores electrónicos. Los dos term inales de la
derecha de cada interruptor se unen entre sí y constituyen la variable de salida del
multiplexor. Los dos terminales de la izquierda constituyen las dos variables de en­
trada del multiplexor. La variable de selección se conecta de form a directa a la en-
SISTEMAS ELECTRONICOS DIGITALES
126
■T e rm in a l 2
T e r m in a l 1
V a r ia b le
de
c o n tro l
(a )
T e r m in a l
- T e rm in a l
1
V a r ia b le
2
de c o n tro l
Ib )
íc J
F igur a 3 . 8 8 , — S í m b o l o s l ó g i c o s d e un i n t e r r u p t o r e l e c t r ó n i c o b i d i r e c c i o n a l .
trada X \ del in terruptor inferior e invertida a la del superior. En la figura 3.89¿>
se representa el símbolo norm alizado en el que la entrada de selección se denomina
X — y los terminales de entrada 0 y 1. Ello indica que cuand o X — se pone
1
1
a nivel cero se conecta el terminal de salida al de e ntrada 0 y po r el contrario cuando
se pone a u no se conecta al de entrada 1 .
La figura 3.90a representa un d em ultiplexor de dos canales, cuyo funciona­
miento se recom ienda que analice el lector. En la fig u ra 3 .90 b se representa el
sím bolo norm alizado.
Precisamente el hecho de que los dos terminales de cada interrup to r sean idén­
ticos hace que los dos esquem as de las figuras 3,89o y 3 .9 0 h lo sean tam bién y
que, por lo tanto, constituyan un único circuito que puede ser m ultip lexo r o d e­
m u ltiplexor según por donde se apliquen las señales de entrada y se obtengan las
de salida. Se puede, por lo tanto, utilizar un único sím bolo lógico para representar
a am bos sustituyendo los indicativos M U X y D M U X por el de M D X (figura
3.91).
La principal característica de los circuitos que se acaban de describir es precisa­
mente la de la reversibilidad unida a la de que los interruptores pueden dejar o
impedir el paso tanto de señales digitales como analógicas. P o r ello, estos circuitos
se denom inan multiplexores/demultiplexores analógicos.
127
SISTEM AS COMBINACIONALES
Variable
V a ria b le s
de
<
e n tra d a
de
s a lid a
de
selección
(a )
(b )
F ig u r a 3.8 9 .— M u lt ip le x o r de d o s c a n a le s r e a liza d o con s e n d o s in te r r u p to r e s ele c tr ó n ic o s: a ) es q u e m a
lógico; b ) s ím b o lo n o r m a li z a d o .
Los multiplexores/demultiplexores analógicos pueden poseer un número cual­
quiera de canales, en general potencia de dos, y estar dotados de una o más en tra­
das de desinhibición que im pidan el cierre del interruptor seleccionado mediante
las variables de selección.
En la figura 3.92o se representa el esquem a de un m ultiplexor/dem ultiplexor
de cuatro canales. La selección de las variables de control de los interruptores se
realiza m ediante un decodificador que en este caso es de uno entre cuatro, cuya
form a de funcionam iento se analizó en el a pa rtad o 3.7.1.
El de c od ifica d or de la figura 3.92a está dotado de una entrada de desinhibi­
ción (EN) que, si se encuentra en estado cero, inhibe la activación de la salida co­
rrespondiente a la com binación presente en las variables de selección.
En la figura 3.92b se representa el sím bolo lógico norm alizado, en el que se
128
SISTEMAS ELECTRONICOS DIGITALES
de
selección
(a)
(b )
F i g u r a 3.90.— Dem ultiplexor de dos canales realizado con sendos in terru p to res electrónicos: a) esquema
lógico; b) símbolo lógico norm alizado.
debe observar que la variable de desinhibición recibe la denom inación G4 y las de
selección 4 X — . Los dígitos ■ ■ indican que las dos entradas de selección per3
3
miten elegir el canal de entrad a /sa lid a entre el 0, el 1, el 2 y el 3. El dígito 4 indica
MDX
x—
0
1
F igura 3 . 9 1 . — S í m b o l o l ó g i c o n o r m a l i z a d o d e u n m u l t i p l e x o r / d e m u l t i p l e x o r d e d o s c a n a l e s .
SISTEMAS COMBINACIONALES
129
V a ria b le s
de
entrada/salida
(a )
V ariab les
de
e n tra d a /sa lid a
(b )
F i g u r a 3 . 9 2 . — M u i t i p l e x o r d e c u a t r o c a n a l e s c o n e n t r a d a d e d e s i n h i b i c i ó n : a ) e s q u e m a ló g i c o ;
b) sím b o lo lógico n o rm alizad o.
que la entrada G4 inhibe la acción realizada m ediante las variables de selección.
En la práctica, la m ejor m anera de realizar los interruptores electrónicos es me­
diante transistores MOS y, por ello, los multiplexores/demultiplexores se realizan
en tecnología C M O S estudiada en el a p a rta d o 5.4.4.4.2.3.
SISTEMAS ELECTRONICOS DIGITALES
130
3 .7 .3 .4
Aplicaciones de los m ultiplexores. U n a de las aplicaciones más
usuales de los circuitos multiplexores es la de enviar a un solo canal la inform ación
procedente de varios canales, seleccionando en cada instante el canal mediante la
com binación binaria aplicada a las entradas E .
En la figura 3.93 se representa el esquem a de un m ultiplexor de ocho canales
con tres variables de selección E 0, £j y E }. La variable de inhibición I pone a
cero la salida cuand o se encuentra en nivel uno (E N = 0).
La conexión en paralelo de multiplexores con salida de tres estados p erm ite o b ­
tener un m ultiplexor de m ayor núm ero de canales. En la figura 3.94 se muestra
el circuito correspondiente a un m ultiplexor de dieciséis canales realizado con dos
multiplexores de ocho canales. Para seleccionar los dieciséis canales se necesitan
cuatro variables de selección E 0 a E 3. Las tres prim eras E 0 a £ 2 son com unes a
los dos m ultiplexores (figura 3.94) y la cuarta ¿T3 se conecta de form a directa a
uno de ellos e invertida al otro. Si E ¡ se encuentra en nivel cero se pone en tercer
estado la salida del multiplexor superior y si se encuentra en nivel uno le sucede
lo propio al multiplexor inferior.
O tra aplicación muy interesante de los multiplexores es la generación de funcio­
nes lógicas.
Mediante un multiplexor de n variables de selección (2" canales) se puede ge­
nerar cualquier función de n + 1 variables. Esta afirm ación se dem uestra con un
ejemplo.
En la figura 3.95 se indica la realización de la función de la tabla 3.27 con un
multiplexor de dos variables de selección.
Si las variables a y b se conectan a las entradas de selección, cada combinación
de ellas hará que a la salida del multiplexor aparezca la inform ación presente en
la entrada D correspondiente. P o r ta nto, ha de seleccionarse la inform ación que
debe aparecer en las entradas D del multiplexor, p ara lo cual se puede hacer uso
de la representación tabular de Karnaugh.
MUX
i
EN
Eo
E,
E2
°]
. 1
1 >G
2J
Canal
de In f. 1 -
0
Canal
de In f. 2 -
1
Canal
de In f. 3 -
2
Canal
de Inf. U ~
3
Canal
de In f. 5 -
U
C anal
de Inf. 6 -
5
Canal
de In f. 7 -
7
0
7
C a n a l de
s a lid a
F ig u r a 3 .93 .— S ím b o lo ló g ic o d e un m u lt ip le x o r d e o c h o c a n a le s c o n e n t r a d a d e d e s in h ib ic i ó n {EN).
SISTEMAS COMBINACIONALES
131
MUX
EN
El .
D,5D |tD ,j-
D)2-
D11 D jo D¡¡ D«-
MUX
EN
D7 0 6.
Ds .
Di ■
Figu ra 3 . 9 4 . — M u l t i p l e x o r d e d i e c i s é i s c a n a i e s r e a l i z a d o c o n d o s m u l t i p l e x o r e s d e o c h o c a n a l e s c o n
s a l i d a d e t r e s e s t a d o s y e n t r a d a d e d e s i n h i b i c i ó n (E N ).
En la figura 3.95o se indica para cada com binación de las variables a y b la
entrada D cuya inform ación aparece a la salida Z. En la figura 3.956 se indica
el valor que debe tom ar / para cada com binación de entrada. Si una determ inada
columna coincide con la variable c, ésta ha de ser conectada a la entrada D c o rre s­
pondiente. Si, por el contrario, en una colum na la función / toma los valores inver­
sos de c, ha de ser la variable c la que se conecte a la entrada correspondiente. Final­
mente si una colum na es igual a cero o uno, deberá hacerse que la entrada D c o­
rrespondiente sea igual a cero o uno respectivam ente. En la figura 3.95c se indi­
can los valores que deben to m a r las D y el esquem a lógico de realización de la fun­
ción / con el multiplexor de cuatro canales.
SISTEMAS ELECTRONICOS DIGITALES
132
0
0
1
1
1
1
0
0
1
0
(a)
(c )
F i g u r a 3 . 9 5 . — G eneración de una función lógica con un multipiexor.
c
b
1
1
0
0
1
1
0
1
1
1
1
T abla 3.2 7
P o r ejemplo, cuando a y b to m a n respectivamente los valores uno y cero lógi­
cos, la función / debe tom ar el valor lógico u n o si la variable c se encuentra en
estado cero y el valor lógico cero en caso contrario. P o r tanto, a la entrada D,
del multipiexor se debe conectar la variable c.
F sg u r a 3 .9 6 .— E s q u e m a l ó g i c o d e u n c o m p a r a d o r b i n a r i o d e c u a t r o b it s .
134
SISTEM AS EL EC TR O N IC O S D IGITALES
Con un multiplexor de ocho canales se puede generar cualquier función de cua­
tro variables; con uno de dieciséis cualquier función de cinco variables y mediante
combinaciones de todos los tipos de multiplexores descritos se pueden generar to ­
das las funciones lógicas de cualquier núm ero de variables.
3 .7 .4 C om paradores binarios
Los circuitos com paradores son sistemas combinacionales que detectan si dos
combinaciones binarias de » bits en el sistema binario natural son iguales o no y
en este último caso cuál de ellas es m ayor. Esta función lógica se utiliza con fre­
cuencia en el diseño de sistemas digitales y, p or ta nto, su disponibilidad como un
bloque funcional permite simplificar en gran m edida la com plejidad de realización
de aquéllos.
En escala de integración media (MSI) se han realizado diversos bloques funcio­
nales com paradores.
En la figura 3.96 se representa el esquema de un comparador binario de 4 bits
cuya tabla de verdad se indica en la tabla 3.28.
En la figura 3.97 se representan los sím bolos no n orm alizados y norm alizados
X
>
X
X
X
X
P = Q
1
0
P = Q
0
1
P = Q
0
0
P<Q
P>Q
P < Q
X
1
0
0
X
0
0
0
0
1
0
0
0
0
1
0
1
0
0
1
o
<
II
=
PQ
P>Q
Las e n tra d a s co rrespo ndientes pueden tom ar el v a lo r cero o uno lógicos
T abla 3.28
COM P
0'
1
2
>P
3,
P< Q
0
2
>Q
P>Q
3
<
>
(a )
Ib )
F i g u r a 3 . 9 7 . — S í m b o l o l ó g i c o d e l c o m p a r a d o r d e la f i g u r a 3 . 9 6 : a ) n o n o r m a l i z a d o ; b ) n o r m a l i z a d o .
SISTEMAS COMBINACIONALES
F ig u r a
135
3,98.— C om parador de ocho bits realizado con el com parador de cuatro cuyo símbolo lógico se
representa en la figura 3.97.
0
i
P > Q
0
0
P < Q
0
0
X
1
0
O
II
n
O
Datos P y Q C
'O
de este com parado r que posee tres entradas < , = y > , que perm iten realizar la
com paración de com binaciones binarias de un núm ero cualquiera de bits. En
la tabla 3.28 se observa que, en el caso de que P y Q sean iguales, el resultado de
la comparación depende del valor lógico de < , = y > y, por tanto, conectando
estas entradas respectivamente a las salidas P < Q , P = Q y P > Q de otro co m pa­
rador y así sucesivamente, se amplía la capacidad de comparación.
En la figura 3.98 se indica el esquem a de un com parador de ocho bits realiza­
do con estos circuitos. Prim eram ente se com paran los cuatro bits menos significa­
tivos de cada número y el resultado de esta com paración se conecta a las entradas
< , = y > de un nuevo com p ara d o r a cuyas entradas P0 a P 2 y Q0 a Q} se co­
nectan los cuatro bits más significativos.
En la figura 3.99 se representa el sím bolo lógico no rm alizado de un co m p ara ­
dor de 8 bits que posee una entrada de control G. La tabla de verdad es la re­
presentada en la tabla 3.29. La entrada G se comporta como una inhibición/
desinhibición que cuando se encuentra en nivel uno fija la salida al nivel cero inde­
pendientemente de las com binacio nes presentes en las entradas P y Q, Por ello en
el símjrolo no rm alizado de la figura 3.99 se le asigna el dígito uno tanto a la en ­
trada G ( G l ) com o a la salida (1 P = Q). De esta forma se hace superflua la tabla
de verdad.
A continuación se analiza un ejemplo de utilización de los circuitos com para­
dores en com binación con los multiplexores.
T a b l a 3 . 2 9 . — T a b la d e v e r d a d d e l c o m p a r a d o r b i n a r i o d e 8 b i t s d e la f i g u r a 3 . 9 9 .
136
SISTEMAS ELECTRONICOS DIGITALES
COMP
G1
0
2
3
U
>P
5
6
7/
1P=Q
0
?
3
U
>Q
5
6
K
F i g u r a 3 . 9 9 . — S í m b o l o l ó g i c o n o rm a liz a d o d e u n c o m p a r a d o r d e o c h o b i t s c o n e n t r a d a d e i n h i b i c i ó n
/desinhibición (G l).
Ejem plo 3.9: Diseñar un sistema com binacional a cuya entrada se aplican dos
combinaciones binarias de cuatro bits y a cuya salida debe aparecer la m ayor de
am bas y en caso de igualdad, la com binación lógica cero.
En la figura 3.100 se índica la realización práctica de este sistema. Los cuatro
bits de ambos números se aplican a las entradas de un com parador de cuatro bits
a cuyas salidas se obtiene una indicación de su igualdad o desigualdad y, en este
último caso, de cuál es el m ayor de am bos. Al m ism o tiem po, los bits de igual peso
de cada núm ero se llevan a cada uno de los canales de un muitiplexor de dos cana­
les. Se necesita, por ta nto, un cuádruple muitiplexor de dos canales. La decisión
del núm ero que aparece a la salida del muitiplexor se realiza m ediante las entradas
de inhibición (E N ) y de selección (G l). L a e n trad a de inhibición E N del multiplexor se conecta a la salida P = Q del com parad or; c ua nd o am bos números son
iguales, esta salida to m a el valor uno e inhibe al m uitiplexor cuyas salidas adoptan
todas el estado lógico cero. La salida P < Q del c o m p a ra d o r se conecta a la entra­
da G l de selección del muitiplexor. C ua n do el núm ero P es m enor que el Q, esta
salida a do pta el valor lógico uno y a las salidas del muitiplexor aparece el número
Q. P o r el contrario, cuando P es m ayor que Q esta salida to m a el valor lógico cero
y, po r ta n to , a la salida del muitiplexor se presenta el núm ero P.
3 .7 .5 D e te cto re s/g e n e ra d o re s d e p a rid a d
Este sistema combinacional realiza en esencia ia función O-exclusiva de un nú­
mero de n variables y, en consecuencia, su salida a d o p ta el estado lógico uno si
137
SISTEMAS COMBINACIONALES
EN
Gi
*0
i
X|
x2
X3
MUX
Y0
Y,
y2
y3
G
1
0
F i g u r a 3 . 1 0 0 . — Sistema com binacional que p r o p o r c i o n a a su salida el mayor de dos núm eros de cuatro
bits, y un cero si son iguales.
el número de unos aplicados a sus entradas es impar y un cero lógico si dicho n ú­
mero es par. P o r ta nto, este circuito permite detectar la p aridad de u n a com bina­
ción binaria y, si se añ ade el bit obtenido a la combinación de n bits, se logra una
combinación de n + 1 bits cuya paridad es constante.
La aplicación más im portan te de este circuito es la detección de errores en códi­
gos detectores y correctores de error, así como la generación de estos códigos.
En la figura 3.101 se representa el esquem a de un detector/generador de pari­
dad de 9 bits realizado en escala de integración media cuya tabla de verdad se indica
en la tabla 3.30.
El lector puede com prob ar que la ecuación lógica de las salidas P I (paridad im­
par) y P P (paridad par) es:
P I = A © £ ® C ® D © E ® F ® G ® fí© /
P P = P~I
P I ado p ta el estado lógico u no si se encuentra en dicho estado un núm ero im­
par de las variables A a I.
En la figura 3.102 se representa el símbolo lógico norm alizado de este circuito.
Mediante el acoplamiento en serie de dos circuitos de este tipo se consigue un
detector/generador de paridad de 17 bits cuyo esquem a se representa en la fig u ­
ra 3.103.
F ig u r a 3 . 1 0 1 . — E s q u e m a l ó g ic o d e u n d e t e c t o r / g e n e r a d o r d e p a r i d a d d e n u e v e b its .
SISTEMAS COMBINACIONALES
1H G F E D C B A
139
P 1
p p
Todas las enlradas en estado cero
0
1
Una entrada cualquiera en estado uno
1
0
Dos entradas cualesquiera en estado uno
0
1
Tres entradas cualesquiera en estado uno
1
0
Cuatro entradas cualesquiera en estado uno
0
]
Cinco entradas cualesquiera en estado uno
1
0
Seis entradas cualesquiera en estado uno
0
1
Siete entradas cualesquiera en estado uno
1
0
Ocho entradas cualesquiera en estado uno
0
1
Nueve entradas cualesquiera en estado uno
1
0
T a b l a 3.30
F i g u r a 3 , 1 0 2 . — S í m b o l o l ó g i c o d e l d e t e c t o r / g e n e r a d o r d e p a r i d a d d e la f i g u r a 3 . 1 0 1 .
3.8 SISTEMAS COMBINACIONALES PROGRAMABLES
Se pueden definir los sistemas combinacionales program ables com o aquellos
cuya tabla de verdad puede ser cam biada sin necesidad de modificar el cableado
entre los elementos que los constituyen.
El progreso de las técnicas de integración ha permitido la realización física de
sistemas combinacionales program ables de elevado núm ero de variables de entrada
y salida en escala de integración media (MSI) y gran escala de integración (LSI).
Los sistemas combinacionales programables se pueden clasificar en dos grandes
tipos según se indica en la tabla 3.31:
a) Sistemas combinacionales programables no universales que realizan funciones
específicas de aplicación general.
SISTEMAS ELECTRONICOS DIGITALES
140
2K
Com binación
b in a ria
2K
V a ria b le s
de
s a lid a
F i g u r a 3 . 1 0 3 . — D e t e c t o r / g e n e r a d o r d e p a r i d a d d e 17 b it s r e a l i z a d o c o n el d e t e c t o r / g e n e r a d o r d e p a r i d a d
c u y o s í m b o l o l ó g i c o s e r e p r e s e n t a en la f i g u r a 3 . 1 0 2 .
b) Sistemas combinacionales programables universales con los que se puede reali­
zar cualquier función lógica.
La program ación consiste en la supresión de determ inadas conexiones realiza­
das mediante un diodo o un transistor. Inicialmente se utilizaron diodos y la p ro ­
gram ación consistía en hacer pasar a través de ellos una corriente superior a la de
funcionam iento no rm al que los fundía. El desarrollo de los transistores MOS ha
hecho que se realicen sistemas combinacionales programables cuyas conexiones es­
tán constituidas por transistores M O S de puerta flotante que se hacen conducir o
no mediante la aplicación de una tensión superior a la de funcionam iento normal
que inyecta portadores de carga a la puerta du ra n te el proceso de program ación.
E n el a p a rta d o 7.3.2.2 se describen las mem orias pasivas que utilizan estas técni­
cas. Al lector que desee estudiarlas en m ayor pro fu n d id a d se le remite a la bibliogra­
fía [INTE 89] [P H IL 89] [CYPR 89].
En sucesivos apartados se estudian los diferentes tipos de sistemas com binacio­
nales programables.
SISTEMAS COMBINACIONALES
141
Moldees progromobles de puertos Y
(Progrommoble gole arroy [PGA])
No Universales
Detectores de identidad o compara­
dores programables
(Identity comparalors)
Memorias de acceso aleatorio activas (RAM)
S IS T E M A S
C O M B IN A C IO N A L E S
P R O G R A M A B LE S
Completos
Memorias de acceso aleatorio pasivas.
(ROM, PROM, RPROM)
Motrices lógicas programables
(Progrommoble Logic Array [PLA])
Incompletos
M atrices lógicas Y-programobles
(Progrommoble A rray Logic [PAL])
Matrices lógicos de
puertas universales
T a b l a 3.31
3.8.1 Sistem as com binacionales p ro gram ab les no universales
Existen algunas funciones lógicas que, a un qu e no son universales, se utilizan
en numerosas aplicaciones y presentan variantes cuya program ación resulta intere­
sante desde un p unto de vista práctico.
A continuación se estudian dos sistemas combinacionales programables que
realizan funciones de ese tipo.
3.8.1.1 M atrices program ables de puertas Y o decodificadores program ables [Program m able gate a rra y s (PGA)]. Su esquema se representa en la figu­
ra 3.104a en la que se observa que están form adas por un cierto núm ero n* de
puertas Y conectadas a un núm ero n de variables de entrada y sus inversas. El n ú ­
mero n ’ de puertas es m enor que 2 " y m ediante la supresión de las conexiones
adecuadas se logra que la salida de cada un a de ellas constituya un producto canó­
nico entre los 2" posibles. De lo expuesto se deduce que este circuito constituye,
un d eco dificado r program able. El esquem a de la figu ra 3.1 04 a se puede represen­
tar de form a sim p lificada tal com o se indica en la figura 3.104Ú en la que todas
las conexiones de cada puerta Y se indican en una sola linea. En la figura 3.105
se representa este circuito m ediante sím bolos norm alizados.
3 .8 .1 .2 Detectores de identidad (Identity com parators). Su e squem a básico
se representa en la figura 3.10 6a y están constituidos por un com parador, una de
cuyas com binaciones de entrada es program able, es decir, sus bits se pue d e n colo­
car en cero o en uno m ediante la supresión de la conexión adecuada. En efecto,
cada uno de los bits de la com binación Q de la figura 3 .106a está a cero si el
142
SISTEMAS ELECTRONICOS DIGITALES
(Ql
Ib)
F i g u r a 3 . 1 0 4 . — E s q u e m a lógico de u n a m a t r i z p r o g r a m a b l e d e p u e r t a s Y [ P r o g r a m m a b l e gate a r r a y ( P G A ) |:
a ) no sim p lificad o ; b ) sim p lificad o .
143
SISTEMAS COMBINACIONALES
>
&
n
1
1
n
------7*---
1
1
|
1
|
n
1
F i g u r a 3.105.— Esquem a de una m atriz program able de puertas Y realizado con símbolos lógicos norm a­
lizados.
elemento (diodo, transistor, etc.) representado m ediante el símbolo X conduce y
está a uno si por el contrario está cortado. La salida P = Q se pone a nivel uno
cuando la combinación presente en la entrada P coincide con la prog ram ada en
la entrada Q. Este circuito, por lo tanto, identifica la combinación presente en Q
y tiene como principal aplicación la selección de unidades de entrada o salida m o ­
dulares de un procesador digital [M AN D 92],
P=Q
(a)
Po
P|
Pj
P3
P«
Ps
Ps
p?
[ b)
F i g u r a 3 . 1 0 6 . — D e t e c t o r d e i d e n t i d a d ( t d e n t i t y c o m p a r a t o r ) : a) e s q u e m a b á s i c o ; b) s í m b o l o l ó g i c o .
144
SIST EM A S ELECTRO N ICO S D IG IT A LE S
En la figura 3.1066 se representa el símbolo lógico de este bloque funcional una
vez programado. La entrada Pi cuya homologa Qi ha sido program ada en uno no
lleva el sím bolo de inversión de entrada y, p or el contrario, sí lo lleva aquella que
ha sido p rog ram ad a en cero.
El circuito de la figura 3.1066 detecta, por lo tanto, la combinación 10101100.
La fo rm a de program ación depende de la tecnología y la realización física utili­
zada por el fabricante de circuitos integrados.
El lector debe po r ello estudiar los manuales de datos [TE X A 85] p ara diseñar
sistemas con estos componentes.
3 .8 .2 Sistem as com binacionales u n iversales p ro gram ab les
Estos sistemas se pueden a su vez clasificar en completos o incompletos, según
sea o no posible prog ram ar el valor de las variables de salida p ara cada com bina­
ción de las variables de entrada de fo rm a independiente. A continuación se estudia
cada uno de estos tipos.
3.8.2.1
Sistemas combinacionales universales program ables completos. Me­
m orias de acceso aleatorio. Se definen com o sistemas combinacionales completos
aquellos en los que es posible program ar de forma independiente el valor de las
variables de salida correspondiente a cada una de las combinaciones de las variables
de entrada. Las memorias de acceso aleatorio [en inglés «Random Access
M em ories» (RAM)] en sus diferentes versiones constituyen dispositivos lógicos
programables combinacionales universales completos. D ebido a que las mem orias
de acceso aleatorio forman parte de la práctica totalidad de los procesadores digita­
les secuenciales, a su estudio se dedica el capítulo 7 de este libro. N o obstante, a con­
tinuación se realiza una breve introducción a este tipo mem orias y para un estudio
más profundo se remite al lector al citado capítulo.
U n a m em oria de acceso aleatorio (RAM) está constituida por un cierto número
N de células capaces de almacenar una inform ación binaria (0 o 1) agrupadas en
posiciones de m células de m anera que el núm ero total N ' de posiciones cumple
la ecuación N = N '- m . La m emoria posee en el caso más general m terminales de
e ntrada cuya inform ación puede ser introducida en las m células de cualquier posi­
ción en un a operación de escritura y m terminales de salida en los que puede apare­
cer la inform ación de las m células de cualquier posición en una operación de lec­
tura. A m bos grupos de terminales se pueden confundir en uno solo, utilizado
indistintam ente para introducir inform ación en la m em oria o leer la que contiene
ésta. En la figura 3.107 se representan los símbolos lógicos no norm alizado (a ) y
norm alizado ( 6 ) de una m em oria de acceso aleatorio (RAM).
P a ra poder seleccionar cuál de las N ' posiciones se lee o escribe, la memoria
posee n terminales de dirección tales que 2" = N ’. C a d a u n a de las 2" combinacio­
nes posibles de las n variables de dirección selecciona una de las N ’ posiciones de
la m emoria.
El lector puede com prender fácilmente que una m em o ria de acceso aleatorio
constituye un sistema combinacional program able. E n efecto, una m emoria de ac-
SISTEMAS COMBINACIONALES
T e rm in a le s
de
e n tra d a
'm
M E M O R IA
V a ria b le s
de
direcció n
n
DE
A CCESO
m
Term in a les
de
s a lid a
A L EA T O R IO
Control
e scritura /le c tu ra
la )
(b )
F i g u r a 3 . 1 0 7 . — M em oria de acceso aleatorio: a) símbolo lógico no norm alizado; b) símbolo lógic
norm alizado.
SISTEMAS ELECTRONICOS DIGITALES
146
E n tra d a s
de
p ro g ra m a c ió n
T erm inales
de
e n tra d a
V a ria b le s
de
entrada
V a ria b le s
de
M EM O R IA
DE
d ir e c c ió n
T e rm in a le s
de
s a l id a
V a r ia b le s
A CCESO
de
s a lid a
A L E A T O R IO
Control
de
e s c ritu ra / le c tu ra
(a )
V a r.
de
d ir e c c ió n
V a ria b le s
de
s a lid a
( bl
F igura 3 . 1 0 8 . — M e m o r i a d e a c c e s o a l e a t o r i o u t i l i z a d a c o m o c i r c u i t o c o m b i n a c i o n a l p r o g r a m a b l e
com pleto.
147
SISTEMAS COMBINACIONALES
ceso aleatorio se co m p o rta com o un sistema combinacional durante la operación
de lectura, porque p ara cada com binación binaria aplicada a sus n entradas de di­
rección aparece una inform ación de salida igual a la contenida en la posición selec­
cionada, que es independiente de la secuencia de combinaciones de las variables
de entrada. Las entradas de dirección de la m em oria constituyen las variables de
entrada del sistema combinacional y las salidas de información constituyen las va­
riables de salida, tal com o se indica en la figura 3.108. Pero además este sistema
combinacional es program able, porque mediante operaciones de escritura se puede
modificar la in form ación contenida en cada posición introduciendo en ella la in­
formación colocada en los terminales de entrada, que constituyen las entradas de
programación del circuito (fig. 3.108). La señal de «control de la escritura/lectu­
ra» permite seleccionar m ediante su nivel lógico la operación de escritura o lectura.
P o r lo tanto, una m em oria de acceso aleatorio se com po rta durante la op era­
ción de lectura com o un sistema combinacional, tal com o se indica de forma g rá fi­
ca en la figura 3.109 en la cual se prescinde de la señal de «control de escritura/lec­
tura» que se supone conectada rígidamente al nivel lógico correspondiente a la
operación de lectura. Los terminales de entrada se utilizan exclusivamente para
realizar la p rogram ación mediante operaciones de escritura en las diferentes posi­
ciones de la memoria.
V a ria b le s
de
so lid a
I
l
Term inales
de
s a lid a
Figura 3 . 1 0 9 . — M e m o r i a d e a c c e s o a l e a t o r i o u t i l i z a d a c o m o c i r c u i t o c o m b i n a c i o n a l .
1 48
SISTEMAS ELECTRONICOS DIGITALES
M ediante un ejemplo se aclara todo lo que se acaba de exponer.
Ejemplo 3.10: Realizar mediante una memoria de acceso aleatorio el sistema
combinacional cuya tabla se representa en la tabla 3.32.
Es necesario deducir la organización de la m em oria, es decir el núm ero de posi­
ciones y el núm ero de bits de cada posición y el tipo de m em oria de acceso alea­
torio.
El núm ero de posiciones ha de ser igual al de combinaciones de las variables
de entrada, es decir, 2 4 = 16. C ada posición h a de tener dos bits correspondien­
tes a las dos variables de salida / , y / 2. P o r ello, la m em o ria ha de poseer cuatro
entradas de dirección y dos variables de salida y su sím bolo lógico se representa
en la figura 3.110. Las variables de entrada a, b, c y d se conectan respectivamente
a las entradas de dirección A 0, A ¡, A 2 y A 3 y los terminales de salida S, y S 2 coin­
ciden con las variables de salida / , y f 2 respectivamente.
En cada una de las posiciones de la m em oria se ha de colocar la información
d e / i y f i correspondiente a cada co m binación de las variables de entrada indica­
da en la tabla 3.32.
En el capítulo 7 se estudian los diferentes tipos de m em orias de acceso aleatorio
(RA M ) y se dem uestra que las más adecuadas para la realización de sistem as c o m ­
binacionales son las pasivas en sus diferentes versiones debido a su característica
de no perder la inform ación al suprimir la tensión de alimentación.
En este ejemplo se ha elegido una m emoria pasiva programable (PROM) (figu­
ra 3.110).
d e b a
f. u
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1 0
1
1
0
0
1 1
1
1
0
1 0
0
1
0
0
1 0
1
1
0
0
1
1
0
1
1
0
1
1
1
1
0
1 0
0
0
0
1
1 0
0
1
0
0
1 0
1 0
0
1
1 0
1 1
0
0
1
1
0
0
0
0
1
1
0
1
0
0
1
1
1
0
0
1
1
1
1
1
0
0
T a b l a 3 .3 2
SISTEMAS COMBINACIONALES
149
PROM
Ao
M EM O R IA
DE
Az
A CCESO
A L E A T O R IO
(16 x 2 )
(o!
Si
S2
i
r
Ib !
F i g u r a 3 . 1 1 0 . —Realización con una m em oria de acceso aleatorio del circuito com binacional cuya tabla
de verdad se representa en la tabla 3 . 3 2 : a) símbolo no norm alizado; b) símbolo norm alizado.
El símbolo lógico n orm alizado asignado a las m em orias pasivas es idéntico al
de las m em orias de acceso aleatorio representado en la figura 3.107. En la figura
3 . 1 1 lo se representa el sím bolo correspondiente a una m em oria totalmente pasiva
(ROM) de 2" po siciones de m bits con salida de tres estados controlada mediante
lo )
Ib !
F ig u r a 3 . 1 1 1 . — S í m b o l o s l ó g i c o s n o r m a l i z a d o s d e u n a m e m o r i a d e a c c e s o a l e a t o r i o t o t a l m e n t e p a s i v a .
SISTEMAS ELECTRONICOS DIGITALES
150
la variable de entrada EN. En la figura 3.11 Ib se representa un símbolo también
norm alizado alternativo.
Las m em orias de acceso aleatorio pasivas pueden tener una organización 2D,
3D o 2'h D (ver apartado 7.2.3.1.2 del capítulo 7). La organización 2D se representa
en la figura 3.112. El d ecodificador selecciona m ediante cada una de sus variables
de salida las distintas posiciones. El d ecodificador se puede realizar m ediante una
matriz de puertas Y adecuadam ente conectadas a las variables de entrada de tal m a­
nera que cada puerta Y decodifica un producto canónico. Se tiene así una matriz de
n 2" conexiones fijas (figura 3.113).
Las salidas de las puertas Y constituyen las colum nas de otra matriz cuyas filas
se conectan a un núm ero m de puertas O. Las puertas O se conectan a las salidas
de todas las puertas Y (figura 3.113). La com plejidad de la figura 3.113 lleva a
la representación sim plificada de la figura 3.114 de la que se deduce que una m e­
moria pasiva (ROM , PRO M o R PR O M ) está constituida po r una matriz fija de
puertas Y y una m atriz programable de puertas O.
En la figura 3.115 se representa la realización de las funciones f y f 2 de la ta­
bla 3.32 m ediante una m em oria pasiva. En la matriz de p uertas O se eliminan
las conexiones correspondientes a los productos canónicos que no form an parte de
cada una de las funciones.
CONJUNTO
DE
CELU LA S
P O SIC IO N
BU
B it
1
2
<
B it
P O S IC IO N
o
V o ria ble
de ----
l
B it
1
B it
P O S IC IO N
B it
1
B it
2
2 n»
B it
2
Term inales
de
e n trad a o solid a
de info rm ació n
BU
ni
Control de
e s c r i t u r a / lector a
F i g u r a 3.1 1 2 .— Organización 2D de una m em oria de acceso aleatorio.
1
SISTEMAS COMBINACIONALES
1
od
------------------
oó
1
2
od
2n
3=1
3=1
31
•
Conexión
f ija
X
Conexión
program able
F i g u r a 3.1 13.— Esquem a de una m em oria pasiva (ROM , PROM o RPROM ) realizada m ediante una
m atriz de puertas Y y otra de puertas O.
SISTEMAS ELECTRONICOS DIGITALES
•
Conexión
fija
X
Conexión
program able
F i g u r a 3 . 1 14.— Esquem a sim plificado de la m em oria pasiva de la figura 3.113.
F i g u r a 3 . 1 1 5 . — E s q u e m a d e la p r o g r a m a c i ó n d e u n a m e m o r i a p a s i v a d e c u a t r o v a r i a b l e s d e e n t r a d a p a r a r e a l i z a r l a s f u n c i o n e s / y / d e la t a b l a 3 . 3 2 .
154
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Las memorias pasivas son útiles fundam entalm ente p ara la construcción de ta ­
blas, generadores de caracteres, convertidores de código y, en general, cualquier
aplicación que requiera program ar el valor de las variables de salida p ara todas
y cada una de las combinaciones de entrada. El ejemplo más significativo es la me­
m oria que contiene el prog ram a de un m icroprocesador en aplicaciones de control.
La existencia de muchas aplicaciones en las que no es necesario pro g ra m a r el esta­
do de las salidas p ara todas las combinaciones de entrad a, en especial cuando el
núm ero de entradas es elevado, hace preferible en estos casos la utilización de sis­
temas combinacionales programables incompletos que se estudian en el apartado
siguiente.
E n el capítulo 7 se estudian con m ayor profund id ad las m em orias pasivas y,
en particular, las form as de realizarlas físicamente.
3 .8 .2 .2
Sistem as com binacionales u n iversales program ables incompletos
(SCUPI). En los sistemas com binacionales program ables universales com pletos que
se estudian en el apartado anterior es posible pro g ra m a r de form a independiente el
valor de las variables de salida correspondiente a cada una de las com binaciones
posibles de las variables de entrada. Pero en la práctica se suelen presentar las si­
guientes situaciones:
a) Las funciones lógicas sólo to m an el valor uno p ara un cierto núm ero de las
combinaciones de las variables de entrada inferior-al total 2 ".
b) La expresión canónica de sum a de productos se puede simplificar por los m éto­
dos numérico o tab ular de Karnaugh.
c) La función no está definida para algunas combinaciones de las variables de en­
trada.
Ninguno de estos tres casos se simplifica cuand o la función se realiza mediante
V a r ia b le s
de
en tra d a
n
M A T R IZ
PU ERTAS
Y
'n ‘
C O N JU N T O
PU ERTAS
m
0
F i g u r a 3 . 1 1 6 , —D iagram a de bloques de un sistema com bínacional universal
V a r ia b le s
de
s a lid a
program able incompleto
realizado m ediante una m atriz de p u ertas Y y un conjunto de puertas O.
SISTEM AS CO M BIN A CIO N A LES
1 55
un sistema combinacional universal program able com pleto y de ahí el interés de la
utilización de los sistemas com binacionales universales program ables incom ple­
tos (SCUPI) que están form ados por dos o una matriz de puertas lógicas.
Estos sistemas se pueden realizar de dos formas:
a) M ediante una matriz de puertas Y conectada a un conjunto de puertas O (figura
3.116). Según la form a en que se realiza la conexión de la matriz de puertas Y
con el conjunto de puertas O, se tienen dos tipos diferentes de SCUPI:
— Las matrices lógicas programables [en inglés «Program m able Logic Array»
(PLA)]
— Las matrices lógicas Y-programables [en inglés «Programmable Array Logic»
(PAL)]
b) M ediante una matriz de puertas universales.
En sucesivos apartados se estudian los diferentes tipos de SCUPI.
3.8 .2.2.1
M atrices lógicas program ables [Program m able logic a rra y
(PLA)]. Las matrices lógicas programables están constituidas p o r una matriz p ro ­
gramable de ri (n' < 2", siendo n el núm ero de variables de entrada) puertas Y
y una matriz programable de m puertas O (OR). Las puertas Y poseen n entradas
que se unen a cada variable de entrada a través de una conexión que puede ser
eliminada (figura 3.117).
El núm ero n' es m enor que 2" precisamente porque en la práctica nunca es
necesario realizar todos los productos canónicos posibles.
P a ra prog ram ar la matriz lógica program able es necesario realizar las siguientes
acciones:
— Suprimir las conexiones adecuadas de la matriz de puertas Y para que la salida
de cada un a de ellas represente un determ inado producto lógico.
— Suprimir las conexiones adecuadas de la matriz de puertas O para que cada va­
riable de salida sea la sum a lógica de las salidas de las puertas Y convenientes.
El esquema de la figura 3.117 se puede representar de forma simplificada tal
como se indica en la figura 3.118.
Para simplificar el esquem a de un sistema digital que posea una matriz lógica
programable com o las representadas en las figuras 3.117 y 3.118, se puede utilizar
el diagrama de bloques de la figura 3.119 en el que se indican por separado la m a ­
triz de n ' puertas Y y la matriz de m puertas O.
En este diagrama se utilizan los nuevos símbolos norm alizados colocando deba­
jo de los indicativos de las puertas Y (&) y O ( > 1) la cantidad de ellas que es res­
pectivamente r i y m , y el núm ero de entradas de cada una que es respectivamente
2n y r i .
U n diagrama de bloques aún más sencillo que constituye un símbolo lógico, es
el de la figura 3.120 en el que se utiliza un único símbolo lógico al que se asignan
las siglas P L A ju n to con el núm ero ri de puertas Y que fo rm an parte de la matriz.
A continuación se expone mediante un ejemplo la fo rm a de realizar una fu n ­
ción con un a matriz lógica programable.
156
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
F i g u r a 3 . 1 1 7 . — M a t r i z l ó g i c a p r o g r a m a b l e (PLA) d e » v a r i a b l e s d e e n t r a d a , » p u e r t a s Y y »i v a r i a b l e s d e
salida.
SISTEM AS CO M BIN A CIO N A LES
157
F i g u r a 3 . 1 1 8.—Esquem a sim plificado de la m atriz lógica program able de la figura 3.117.
Ejem plo 3.11: Realizar m ediante una matriz lógica program able las funciones
f Y f-i cuYa tabla de verdad se representa en la tabla 3.32.
El núm ero de variables de entrada es 4 y el de variables de salida 2 y, por lo
tanto, la matriz lógica utilizada ha de tener esta capacidad mínima.
En prim er lugar, a partir de la tabla 3.32 se deducen las expresiones canónicas
de sumas de productos de las dos funciones:
158
SISTEM AS EL EC TR O N IC O S D IG ITA LES
F igura 3 . 1 1 9 . — D i a g r a m a d e b l o q u e s d e u n a m a t r i z l ó g i c a p r o g r a m a b l e .
F igura 3 . 1 2 0 . — S í m b o l o l ó g i c o d e u n a m a t r i z l ó g i c a p r o g r a m a b l e .
/ , = £ (0, 2 , 3 , 4, 5, 6 , 7)
4
f 2 = L (0, 2, 3, 6 , 8 , 10, 14)
4
El nú m ero de productos canónicos diferentes de am bas funciones es 10.
Es posible realizar directamente am bas expresiones con un a matriz lógica p ro ­
gramable.
La matriz ha de tener un número m ínim o de productos igual al de productos
canónicos diferentes de ambas funciones, que es 10. En la figura 3.121 se represen­
ta su esquema sin programar.
P a ra realizar la program ación se deduce la expresión algebraica de cada p ro ­
ducto canónico:
SISTEMAS
COMBINACION ALES
F i g u r a 3 .1 2 1 » — M a t r i z l ó g i c a p r o g r a m a b l e d e 4 v a r i a b l e s d e e n t r a d a , 10 p r o d u c t o s l ó g i c o s y d o s v a r i a b l e s d e s a l i d a , s in p r o g r a m a r .
SISTEMAS
ELECTRONICOS
D IG IT A L E S
F i g u r a 3.122.— M atriz lógica de la figura 3.121 program ada para re aliz a rla s funciones/i yf 2 cuyas tablas de verdad se representan en la tabla 3.32.
SISTEM AS CO M BIN A CIO N ALES
161
Po = a b c d
= a b c d
Ps - a b c d
A = a b c d
Ps = a b c d
A = a b c d
P~1 = a b c d
Ps = a b c d
Pw = a b c d
A 4 = a b c d
Pl
En la figura 3.122 se representa la matriz lógica programable una vez progra­
mada para realizar las funciones f y f 2. Cada puerta Y realiza uno de los pro ­
ductos lógicos que form an parte de una o ambas funciones / , y f 2. P o r ejemplo,
en la puerta Y que realiza el p roducto P } se suprimen las conexiones de sus en­
tradas a las variables a, b, c y d y se mantienen las conexiones a las variables
a, b, c y d. Las entradas de las puertas O correspondientes a los productos que
no form an parte de la función se suprimen tam bién. P o r ejemplo, en la puerta O
que realiza / , se suprimen las uniones de las entradas correspondientes a P s, P w
y PuPero la simplificación de las expresiones canónicas de suma de productos de
/ i y f i permite reducir las dimensiones de la matriz lógica program able necesaria.
Dicha simplificación se puede realizar, considerándolas en conjunto como una
multifunción, po r el m étodo tabular de K arnaugh descrito en el apartado 3.4,
En la figura 3.123 se representan las tablas de K a rnaugh de suma de productos
a partir de las cuales se deducen las expresiones:
f¡ = a d + c d + b c d
f 2 = ac + a b + b c d
P artiendo de estas expresiones se deduce que la matriz lógica program able ne­
cesaria ha de tener solamente cinco puertas Y correspondientes a los cinco produc­
tos diferentes existentes en las expresiones de / , y f 2. El lector puede obtener fá­
cilmente la matriz p rogram ad a rep resentada en la figura 3.124. En las puertas Y
que realizan un producto lógico en el cual falta alguna variable, se suprimen las
uniones co rrespondientes a dicha variable y su inversa.
Las matrices lógicas programables son los SC U PI más flexibles, porque en
ellos es posible prog ram ar la conexión de cada producto a todas y cada una de
las puertas O de salida, pero en contrap artid a presentan la característica de que
es necesario prog ram ar dos matrices.
3 .8 .2 .2 .2
Matrices lógicas Y-program ables (PAL). El diagram a de bloques de
las m atrices lógicas Y-programables tam b ién coincide con el de la figura 3.115
pero se diferencian de las m atrices lógicas p rog ram ables en que las entradas de
las puertas O están c on ectad as ríg id am ente a un d eterm inad o núm ero de puertas
Y. En general, si la PAL posee n ’ productos y m salidas, cada puerta O se conecta
a n '/m prod uctos diferentes. En la figura 3.125 se representa com o ejem plo una
SIST E M A S E L E C T R O N IC O S D IG IT A L E S
162
ab
ab
11
10
00
01
11
10
00
00
00
01
11
(1
1
.
10
N
1
8
10
11
9
12
1a
15
13
a
6
7
5
F i g u r a 3 . 123.-— T a b la s d e K a r n a u g h d e la s f u n c i o n e s / i y f 2 c u y a s t a b la s d e v e r d a d s e r e p r e s e n t a n en la
t a b la 3 .3 2 .
PAL de doce p ro d u cto s lógicos y tres p u e rta s O, co n e c ta d as a c u atro p ro ductos
cada uno.
El nom bre de PAL fue registrado por el prim er fabricante que se decidió a inte­
grarlas en un único circu ito integrado (la em presa ya desaparecida «M onolithic
M em ories»), Su elección fue debida a que al estar registrado el nom bre de PLA , al
citado fabricante no se le o currió otra cosa que perm u tar la L por la A. Por ello el
nom bre de PAL es un ejem plo, cada vez m ás frecuente en m icro electró n ica, de la
im portancia de la im agen de m arca en las denom inaciones de los circuitos.
Las PAL son m enos flexibles que las PLA , y necesitan m ás puertas Y que éstas
porque si un producto lógico ha de form ar parte de dos salidas, ha de ser program ado
dos veces. En com pensación, las PAL poseen un m enor tiem po de propagación, m e­
nor disipación y, lo que es más im portante, ocupan una m enor su perficie de silicio, y
su program ación es evidentem ente m ás sencilla.
En la figura 3.126 se representa el diagram a de bloques de una m atriz lógica Y-
SISTEM AS CO M BIN A CIO N ALES
16 3
F ig u r a 3 .1 2 4 .— M a t r iz ló g ic a p r o g r a m a b le p r o g r a m a d a p a r a r e a liz a r la s e x p r e s io n e s m ín im a s d e s u m a
d e p r o d u c to s d e /¡ y f .
program able (PAL) de n ’ productos y m puertas O con n 7m entradas cada una y en la
figura 3.127 el diagram a de bloques sim p lificado que constituye un sím bolo lógico.
A con tin u ació n se expone m ediante un ejem plo la form a de realizar una función
lógica con una m atriz lógica Y -program able.
Ejem plo 3.12: R ealizar m ediante una m atriz lógica Y -program able las m ism as
funciones realizadas en el ejem plo 3.11 con una m atriz lógica program able (PLA ).
D ichas funciones tienen las expresiones canónicas:
SISTEMAS ELECTRONICOS
D IG IT A L E S
F i g u r a 3.125.— M a triz lógica Y -p ro g ram ab ie (PA L) de n v ariab les de e n tr a d a , 12 p ro d u c to s y 3 v a ria b le s de sa lid a .
SISTEM AS CO M BIN A CIO N A LES
165
F i g u r a 3.126.— D ia g ra m a de bloques de u n a m a triz lógica Y -program able (PAL).
F i g u r a 3.127.— S ím bolo lógico de u n a m a triz lógica Y -p ro g ram ab le (PAL).
f = 2 (0 ,2 ,3 ,4 ,5 , 6 ,7)
f 2 = 2 (0 ,2 ,3 ,6 ,8 ,1 0 ,1 4 )
D ado que cada expresión tiene 7 p ro d u ctos, para realizarlas directam ente con
una PAL, ésta ha de tener com o m ínim o 14 p uertas Y y 2 puertas O, de acuerdo con
el esquem a represen tad o sin p ro g ram ar en la figura 3.128.
En la figura 3.129 se representa la PAL una vez program ada para realizar las
fu n c io n e s/j y f 2. Se observa que existen dos p uertas Y que realizan el producto P0 y
otro tanto sucede con P2, P3 y P 6 .
La sim p lificació n de las ex presiones canónicas de sum a de productos perm ite
tam bién red u cir la com p lejid ad de la PAL m ínim a necesaria.
Las expresiones m ínim as de p roductos de sum as de f y f 2, obtenidas a p artir de
las tablas de K arnaugh de la fig u ra 3.123, son:
f = a d + c d + bcd
f 2 d e f Tib + b c d
O
o\N
SISTEMAS
ELECTRONICOS
D IG IT A L E S
F ig u r a 3 .1 2 8 .— M a t r i z ló g ic a Y - p r o g r a m a b le m ín im a n e c e s a r ia p a r a r e a liz a r la s f u n c i o n e s / ; y f 2 (t a b la 3 .3 2 ) s in p r o g r a m a r .
SISTEMAS
CO M BIN A CIO N A LES
F i g u r a 3 .1 2 9 .— M a t r i z I ó g ic a Y - p r o g r a m a b le d e la f ig u r a 3 .1 2 8 p r o g r a m a d a p a r a r e a liz a r la s f u n c i o n e s / j y f 2.
o\
-o
168
SISTEM AS EL ECTRO N ICO S D IG ITA LES
La m atriz lógica Y -program able m ínim a n ecesaria ha de tener seis puertas Y. En
la figura 3.130 se representa su esquem a con la program ación adecuada cuya com ­
p ro b ació n se recom ienda al lector.
Las m atrices lógicas Y -program ables (PAL) adquieren su verdadero interés
com b in án d o las con registros y con un conjunto de recursos lógicos para obtener los
d enom inados d ispositivos lógicos program ables (D LP) [en inglés «Program m able
L ogic D evices» (PLD )]. Por ello las PAL que poseen solam ente una m atriz de puer­
tas Y y un con ju n to de p u ertas O no se suelen realizar, en general, en la actualidad
en circuitos independientes.
Los D LP p erm iten realizar tanto circuitos com b in acio n ales com o secuenciales
F i g u r a 3 . 130 .— M a t r iz ló g ic a Y - p r o g r a m a b le m ín im a p r o g r a m a d a p a r a r e a l i z a r l a s e x p r e s io n e s
s im p lif i c a d a s d e s u m a d e p r o d u c t o s d e / y f 2.
SISTEM AS CO M BIN A CIO N A LES
169
y por ello su estudio se realiza en el capítulo 6 . Los D LP son adem ás circuitos inte­
grados d igitales m onolíticos co n fig u rab les y por ello se estudian tam bién en el c a ­
pítulo 5, en el ap artad o d edicado a los circuitos integrados digitales m onolíticos
n orm alizados. No obstante, un estudio en p rofundidad de los DLP se sale fuera de
los lím ites de este libro. Al lector interesado se le rem ite a los libros «C ontroladores
lógicos y autóm atas p rogram ables» [M A N D 92] y «Sistem as digitales configurables y sus aplicaciones. Tom o I: D ispositivos lógicos program ables» desarrollados
por varios profesores del D ep artam en to de T ecnología E lectrónica que, a su vez,
son m iem bros del Instituto de E lectró n ica A plicada Pedro B arrié de la M aza de la
U niversidad de Vigo.
3 .8 .2 .2 .3
Ampliación de la capacidad de las m atrices lógicas program ables
(PLA) y las m atrices lógicas Y-program ables (PAL). Los bloques funcionales p o ­
seen un cierto núm ero n de variables de e n tra d a , r i de puertas Y y ni de puertas
O y variables de salida. En la práctica puede ser necesario realizar una PL A o una
PA L de un núm ero «, de variables de en trad a superior a n, o un núm ero n \ de
productos superior a r i o un núm ero de variables de salida m , superior a m.
A unque la elevación de la capacidad de integración hace que los m étodos de
am pliación tengan cada vez m enor im portancia en la utilización de circuitos co­
m erciales, es interesante conocerlos p orque son útiles en las técnicas de diseño microelectrónico.
A continuación se analiza la am pliación de cada uno de los factores.
a) Elevación del núm ero de p roductos.
Si el núm ero ri de pro d u cto s lógicos de un bloque funcional no es suficiente,
se puede hacer igual a un m últiplo de r i , conectando las variables de entrada a
varios m ódulos y uniendo entre sí las salidas correspondientes a las funciones que
utilicen p roductos de varios m ódulos (fig. 3.131). Para que esta unión sea posible
es necesario que las p uertas O del bloque funcional tengan una de las siguientes
características:
a) Poseer com o carga del tran sisto r de salida una resistencia, tal com o se describe
en el a p artad o 5 .4.4.3.2.
b) Poseer tres estados para lo cual el bloque funcional ha de tener una entrada
de d esinhibición/inhibición (E N ) que cuando adopte un cierto estado lógico
(por ejem plo el cero lógico), provoque el tercer estado de la salida y en caso con­
trario aparezca en ella el estado lógico pro d ucido por el circuito.
En la figura 3.132 se realiza el acoplam iento de dos m atrices de « 'p ro d u c to s
para obtener una m atriz de 2r i productos. Las entradas E N se conectan entre sí
a través de un inversor. La variable X„+[ co nectada a ellas ha de aparecer en fo r­
ma directa en los productos de la m atriz sup erior y en form a inversa en los de la
m atriz inferior. L a variable que se conecte a la en trad a E N debe ser, en general,
aquella que haga que los núm eros de p ro d u ctos de am bas m atrices sean lo más
próxim os posibles. U n ejem plo aclarará lo que se acaba de exponer.
Ejem plo 3.13: Sea la función / =
S (0, 1, 2, 4, 6) (tabla 3.33) que se desea
170
SISTEMAS ELECTRONICOS DIGITALES
F i g u r a 3.131.— E levación del n ú m ero de p ro d u c to s de u n a P L A o u n a PAL.
realizar en fo rm a canónica m ediante uña m atriz lógica p rogram able de dos varia­
bles de e n tra d a y tres productos canónicos, que posee una salida de tres estados
y una e n tra d a de desinhibición (E N ) que se supone que produce la salida de tres
estados cuando se encuentra en nivel cero.
Las expresiones algebraicas de los p roductos canónicos de / son:
P0 = a b c
P, - a b e
P2 = a b e
P4 = a b c
P6 = a b c
O bservando estos productos se com prueba que la variable b está en form a di­
recta en dos de ellos y en form a inversa en tres, al igual que la variable c. C ual­
quiera de ellas puede ser utilizada p a ra g o b ern ar la e n tra d a de inhibición. P o r el
c o n tra rio , la variable a no puede ser utilizada porque se encuentra en form a inver-
SISTEMAS COMBINACIONALES
F i g u r a 3.132.— E levación del n ú m ero de p ro d u cto s de u n a P L A o u n a PAL que posee sa lid a de
estados.
1
1
0
0
1
1
T abla 3 .3 3
172
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
sa en c u atro p roductos canónicos y se necesitaría una m atriz lógica program able
de esta capacidad.
E n la fig u ra 3.133 se indica el diag ram a de bloques de la solución en la
que se con tro la la entrada de inh ib ició n con la variable b. La entrada de d e sin h i­
bición E N de la m atriz lógica program able M se une a la variable b y en ella se
realizan los p roductos canónicos P 2 y P 6 y la e n tra d a de desinhibición de la m a­
triz lógica p ro g ram ad a A/2 se conecta a la variable b y en ella se realizan los p ro ­
ductos canónicos P 0, P¡ y P 4,
b) Elevación del núm ero de variables de salida.
Si el núm ero m de variables de salida de un bloque funcional no es suficiente,
se eleva el núm ero de salidas acoplando las variables de e n tra d a a los m ódulos ne-
F i g u r a 3 .1 3 3 . — Realización de la función/i (tabla 3 .3 3 ) m ediante dos m atrices lógicas program ables
de dos variables de entrada y salida de tres estados con entrada de desinhibición (EN).
SISTEMAS COMBINACIONALES
173
F i g u r a 3.134.— E levación del n ú m ero de v ariab les de sa lid a de u n a PLA o PAL
cesarios. En la fig u ra 3.134 se supone que el núm ero de variables de salida está
com p ren d id o entre m y 2 m.
c) Elevación del núm ero de variables de en trad a.
Si el núm ero n de variables de en trad a de un m ódulo funcional es insuficiente,
se puede elevar m ediante la en trad a de inhibición. En el a p a rta d o a) se vio la for­
m a de elevar el núm ero de prod u cto s m ediante dicha entrada y se observó que el
núm ero de variables de en trad a posibles se eleva en una u nidad. La utilización de
un decodificador en com binación con las m atrices lógicas program ables (PLA o
PAL) tal com o se indica en la fig u ra 3.135 p erm ite elevar el núm ero de variables
de entrada. El lector no debe tener ningún problem a para com prender su funciona­
m iento.
174
SISTEMAS ELECTRONICOS DIGITALES
F i g u r a 3.135.— E levación del n ú m ero de v ariab les de e n tr a d a de u n a PLA o PAL.
3 .8 .2 .2 .4
Matrices lógicas de puertas universales. Las pu ertas N O -Y (N A N D )
y N O -O (Ñ O R ) son p u ertas u n iversales p orque m ed ian te una com binación de
c u alq u iera de am bas se puede re alizar cu alq u ier fun ción lógica, tal com o se indica
en el ap artad o 3.5.1. Por ello, co m b in án d o las con una m atriz de conexiones prog ram ab les se obtiene un sistem a co m b in acio nal universal program able incom pleto
(SC U PI).
En la fig u ra 3.136 se representa el esquem a básico de un SC U PI form ado por un
conjunto de p uertas N O -Y y una m atriz de conexiones program ables a cuyas filas
SISTEM AS C O M BIN A CIO N A LES
175
F i g u r a 3.136.— M atriz lógica program able de puertas NO-Y (NAND) realim entadas.
F ig u r a 3 .1 3 7 .— G e n e r a c ió n d e la f u n c i ó n / =
b e + a b + a c d c o n u n a m a t r iz ló g ic a p r o g r a m a b le d e p u e r t a s
NO-Y (NAND) r e a lim e n t a d a s .
-o
On
X,
X,
SISTEMAS
ELECTRONICOS
D IG IT A L E S
Variables
de
Salida
F ig u ra 3.138.—Esquem a de una m atriz lógica con puertas NO-Y (NAiND) realim entadas que posee una m atriz de puertas de salida.
SISTEM AS CO M BIN A CIO N A LES
1 77
se conectan las variables de entrada (directas o invertidas) y las salidas de las p u er­
tas NO-Y.
M ediante la su presión de las conexiones adecuadas se puede obtener cualquier
función lógica. En la figura 3.137 se representa una m atriz de puertas N O -Y realim entadas que realiza la función / = bc + ab+ acd, que transform ada adecuadam ente
se convierte en:
/ = be ab a c d
Para ello la m atriz ha de ten er com o m ínim o cuatro puertas NO-Y, una para rea­
lizar cada uno de los tres prod u cto s y la cuarta para g e n e ra r/ a p a rtir de las otras.
En la figura 3.137 las p u ertas N I a N3 generan los tres productos invertidos y
N4 genera la función f.
En el ejem plo de la figura 3.137 se observa que la salida de N 4 no se conecta a
la entrada de ninguna puerta una vez realizada la program ación. Por ello, para no
com plicar innecesariam en te la m atriz de conexión, el esquem a real de una m atriz
lógica de p uertas N O -Y es el rep resen tad o en la figura 3.138 en la que hay dos con­
ju n to s de p uertas NO-Y:
— Un con ju n to de /», p u ertas realim entadas.
— Un con ju n to de m 2 p u ertas no realim entadas.
Las m atrices lógicas program ab les realizadas con puertas N O -Y y NO -O , al
igual que las PLA y las PAL se com binan con registros y otros recursos lógicos para
obtener dispositivos lógicos p rogram ables. Para profundizar en su estudio se rem ite
al lecto r a la m ism a b ibliografía indicada anteriorm ente.
BIBLIOGRAFIA
[INTE 89] Progranimable logic handbook. Intel Corporation. 1989.
[MAND 92] E. Mandado, J. Marcos, S.A. Pérez. Controladores lógicos y autómatas programables
Capítulo I : Modularidad de entradas y salidas. 2a edición. Editorial Marcombo. 1992.
[PH IL 89] Semi-custom Program m able Logic Devices. Philips. 1989.
[TEXA 85] The TTL data book. Volume 2. Fuse-program m able identity com parators. SN74ALS526.
Texas Instrum ents. 1984.
[CYPR 89] CMOS, BICMOS D ata book. Cypress Sem iconductor 1989.
PROBLEMAS
1.
En un registro de cuatro bits cuyas salidas están disponibles al exterior se almacena información en
el código BCD Aiken.
a) Realizar la tabla de verdad de un circuito que detecte que el núm ero contenido en el registro es
superior a 7 o inferior a 3.
b) Minimizar la expresión algebraica de este circuito por el método de Karnaugh o numérico.
c) Realizar la expresión mínima con puertas NO-Y y NO-O.
d) Realizar este circuito con un multiplexor de ocho canales.
e) Realizar este circuito con una m em oria pasiva.
f ) Realizar este circuito con una matriz lógica programable (PLA) y una matriz lógica Yprogramable (PAL).
SISTEM A S E L EC TR O N IC O S D IG IT A L ES
17 8
2. Generar la función:
/ = n (1, 3, 7, 8, 10) n (0, 5, 6, 14, 15)
4
8
con un decodificador y las puertas NO-O necesarias,
3. a) O btener la expresión algebraica mínima de una función lógica de cuatro variables que tom a el
valor lógico uno cuando el núm ero de variables que están en estado uno es superior al de las
que se encuentran en estado cero. Nunca pueden estar m ás de tres variables en estado uno.
b) Realizar la expresión obtenida con puertas NO-O y NO-Y.
c) O btener la expresión mínima de esta función con la función O-exclusiva.
4. a) Realizar la tabla de verdad de un convertidor del código BCD natural al BCD exceso tres.
b) M inimizar las expresiones algebraicas por el m étodo tabular de Karnaugh y elm étodo numérico.
c) Realizar este convertidor con puertas NO-Y y NO-O.
d) Realizar este convertidor con circuitos m ultiplexores.
e) Realizar este convertidor con una m atriz lógica Y -program able (PA L).
5. Realizar un codificador con prioridad de 16 variables de entrada mediante el codificador de la figura
3.72 cuya tabla de verdad se representa en la tabla 3.23. Utilícense las puertas NO-Y que sean nece­
sarias.
6. Realizar un decodificador del código ASCII de 6 bits (tabla 1.8) utilizando al máximo los circuitos
decodificadores de escala de integración media.
7. En un registro de 6 bits cuyas salidas están disponibles en paralelo se alm acena inform ación en el
código A SCII. Diseñar funciones lógicas que adopten el estado lógico uno, cuando la inform ación
contenida en dicho registro corresponda:
a) A un carácter num érico (0 al 9).
b) A un carácter alfabético.
c) A un carácter especial.
Realizar la síntesis de estas funciones en prim er lugar con puertas NO-Y o NO-O y después con cir­
cuitos multiplexores.
8. a) Realizar por el m étodo num érico la síntesis de la m ultifunción:
/ , (a, b, c, d) = n (1, 2, 3, 4, 5, 12, 13, 14)
4
f 2 (a, b, c, d) = n (1, 2, 3, 7, 8, 9, 12, 13, 14)
4
/ 3 (a, b, c, d) = n (0, 3, 8, 9)
4
b) Realizar el circuito con puertas NO-Y y NO-O.
c) Realizar el circuito utilizando el m ontaje «Y por conexión».
d) Realizar el circuito con una m atriz lógica program adle (PLA)
9. Diseñar un convertidor del código decimal (uno entre diez) al BCD natural con puertas NO-Y. Se
supone que las entradas decimales son activas con un cero lógico.
Capítulo
4
A ritm ética
en los códigos b in a rio s
4.1 GENERALIDADES
En la m ayoría de los sistem as digitales, desde el circuito de control más sencillo
hasta el com putador más com plejo, se realizan operaciones aritm éticas. En este capí­
tulo se estudian las operaciones aritm éticas en los diferentes códigos binarios ex­
puestos en el capítulo 1 y se diseñan circuitos aritm éticos con circuitos integrados
de escala de integración pequeña (SSI) y escala de integración m edia (M SI).
4.2 OPERACIONES EN EL SISTEMA BINARIO NATURAL
Las leyes que rigen las operaciones en el sistem a de base dos son paralelas a
las del sistem a de base diez. E n sucesivos ap artad o s se analiza cada una de las ope­
raciones elem entales.
4.2.1
Suma aritm ética b inaria
La sum a aritm ética de dos bits resulta m uy sencilla porque éstos sólo pueden
to m ar el valor cero y uno. La tabla de la sum a en el sistem a de base dos es:
Sum andos
Sum a
b in a ria
A ca rre o
b
a
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
SISTEM AS EL EC TR O N IC O S D IG ITA LES
180
La sum a binaria tom a el valor uno cuando uno solo de los sum andos tiene
dicho valor. C u an d o am bos sum andos tienen el valor uno, la sum a es cero y se
produce un acarreo.
D e lo dicho se deduce que la sum a aritm ética de dos bits es una m ultifunción
form ad a por dos funciones de dos variables de en trada y dos variables de salida,
que son la sum a binaria S y el acarreo C. La ta b la de verdad de esta función se
representa en la tabla 4.1.
bo Oq
s c
0 0
0
1
1
o
0 o
1
o
'1 o
1
1
0
1
T a b l a 4 . 1 . — Tabla de verdad del semisumador.
D e dicha tabla se deducen las expresiones algebraicas de S y C:
S
a0bfí + í/q b(, — cío b0 + a0b0 —
© b0
C = a0b0 = a0b0 = a 0 + b0
En las ecuaciones algebraicas de S y C se observa que la sum a binaria S es equi­
valente a la función O-exclusiva y el acarreo C al pro d u cto lógico. Al circuito lógi­
co que realiza am bas funciones se le denom ina sem isum ador porque sólo perm ite
la sum a de dos bits.
El circuito sem isum ador se puede realizar físicam ente con diferentes funciones
básicas. La form a más sencilla se representa en la figura 4.1 y está constituida por
una p uerta O-exclusiva que realiza la sum a binaria y una puerta N O -O que realiza
el acarreo (se supone que las variables a0 y b0 se tienen tanto en form a directa como
inversa).
F i g u r a 4.1.—Circuito semisumador.
En la figura 4.2 se representa la realización con puertas N O -O que se obtiene
m ediante transform ación de las ecuaciones de S1 y C p o r los m étodos estudiados en
en el cap ítu lo 3:
A R IT M E T IC A EN LO S C O D IG O S B IN A R IO S
181
F ig u r a 4 .2 .— C ir c u ito se m is u m a d o r .
S = a0 b0 + a 0b0 ~ (ci0 + b0) (a0 + b0) = (ct0 + b0) (a0 + b0) =
- a0 + b0 + a0 + b0
C = a0 + b0
C uando se desean su m ar dos bits que form an parte de un núm ero binario, es
necesario sum ar a am bos el acarreo procedente de la sum a de los bits de peso
inm ediato inferior. El sem isum ador no perm ite realizar esta sum a y para ello ha de
diseñarse un nuevo sistem a com binacional llam ado sum ador total, cuya tabla de
verdad se indica en la tabla 4.2. Cn representa el acarreo procedente de la etapa
Cn b
o
s
0
0
0
0
0
o
o
1
0
0
1
0
1
0
c„„
0
1
1
0
1
1
0
0
1
0
1
1
0
1
0
1
1
0
0
1
1
1
1
1
1
T a b l a 4 . 2 . — T a b la d e v er d a d d e l su m a d o r to t a l.
anterior y C„T, el acarreo generado m ediante la sum a de los bits a y b y el acarreo
C„. De dicha tabla se deducen las expresiones de sum as canónicas de C„ +1 y £
S = abC„ 4- abC„ + abC„ + abC„
C„ +, = abC„ + abCn + ábC„ + abC„
La expresión de S es equivalente a la función O-exclusiva de tres variables:
S = a® b® C „
182
SISTEM AS EL EC TR O N IC O S D IG ITA LES
\a b
C„\
0
00
01
11
10
---- ---- ---1
Figura 4 .3
La expresión de C „ +1 se puede sim plificar al m áxim o m ediante el m étodo nu­
m érico o la tabla de K arnaugh indicada en la figura 4.3.
C „ +1 = ab + aC„ + bC„
El circuito su m ad o r total puede realizarse con las puertas N O -Y , N O -O u
O-exclusiva por los procedim ientos indicados en el a p a rta d o 3.5 del capitulo 3. En
la figura 4.4 se indica una realización posible de las expresiones algebraicas de S
y Cn+] tran sfo rm ad as:
S = a@ b® C „
O i i — ab + aC„ i bCn — ab f Cn( a + b) — ab -f- C n ( a -(- b) —
= ab
Cn(a + b) = ab
C„ a b
El su m ad o r to ta l es un circuito com binacional de aplicación general y por ello
ha sido realizado en algunas tecnologías de circuitos integrados form ando parte de
la escala de integración m edia. E sto perm ite su utilización com o bloque funcional
y sim plificar de esta fo rm a el diseño de los sistem as digitales. En el a p a rta d o 4.2.2
F i g u r a 4 ,4 .— C i r c u i t o d e l s u m a d o r t o t a l .
A R IT M E T IC A EN LOS CO D IG O S BINARIOS
M
M
"0
S
183
ci
co
SU M AD O R
b
to tA l
C n *1
Cr
a )
b)
F i g u r a 4 .5 .— E sq u em a d e b lo q u e s d el su m a d o r to ta l.
se estudian diversos circuitos sum adores de escala de integración m edia, sus carac­
terísticas y aplicaciones.
En la figura 4,5a se indica el sím bolo gráfico utilizado inicialm ente para repre­
sentar el circuito su m ad o r y en la figura 4.56 el ado p tad o en el nuevo sistem a de
representación in ternacional.
En general ha de realizarse siem pre la sum a de núm eros binarios de longitud
superior a un bit. D icha sum a se puede realizar en serie o en paralelo.
El su m ad o r serie realiza sim ultáneam ente la sum a de dos bits, uno de cada n ú ­
m ero y el acarreo procedente de la sum a de los dos anteriores. P o r ta n to , está fo r­
m ado básicam ente por un solo su m ad o r to tal y ha de poseer un elem ento que mem orice el acarreo. A este circu ito básico hay que añadirle registros para alm acenar
los operandos y el resultado, y una unidad de control que secuencia las sum as de
dos bits. Se obtiene así un p ro cesad o r digital secuencial síncrono a cuyo estudio
se dedica el tom o II de este libro.
El sum ador paralelo realiza sim ultáneam ente la sum a de dos núm eros de n bits
y p ara ello utiliza n su m ad o res totales. La sum a en paralelo puede realizarse
m ediante dos procedim ientos:
a)
Generación del acarreo en serie. En este m ontaje cada sum ador realiza la
suma de dos bits y el acarreo procedente del sum ador de los bits de peso inm edia­
tam ente inferior.
En la figura 4.6 se representa el esquem a de bloques de un sum ador de n bits
de este tipo. En él se observa que el acarreo se propaga en serie de un sum ador al
siguiente y, por tan to , el tiem po necesario para que se realice la sum a es igual a
n veces el tiem po que tard a en generarse el acarreo en un sum ador.
So
F ig u r a
S-j
Sn^2
Sfi-1
4.6.—Esquema de bloques de un sum ador paralelo de n bits con generación del acarreo en
serie.
SISTEM AS ELECTR O N IC O S D IG IT A L ES
184
Este m ontaje es adecuado para la realización de sum adores en los que el tiem po
de operación no tiene que ser reducido al m ínim o. Este sum ador se puede realizar
m ediante circuitos de escala de integración media (M SI) tai com o se indica en el
ap artad o 4.2.2.
b)
Generación del acarreo en paralelo. En este m ontaje los acarreos de todas las
etapas son generados sim ultáneam ente.
La expresión de! a carreo de la etap a n en función del acarreo de la etap a
an terio r (n — 1 ) se dedujo en párrafos anteriores:
C„ =
+ (n„_, + ó„_,) C„_,
De esta ecuación se deduce que C„ puede tom ar el valor uno si los dos bits de la
etapa
y ó„_, tom an el valor uno sim ultáneam ente o bien si cualquiera de ellos es
uno y, a su vez, lo es tam bién el acarreo de la etapa anterior. El térm ino a„-] ó„_, ge­
nera un acarreo en la propia etapa y se denom ina generador G„ fC a n y Generator
(CG)]. El térm ino
+ ó„_,) perm ite la propagación del acarreo de la etapa ante­
rior y se llam a propagador P [Curry Propagator {CP)].
Por lo tanto, C„ se puede indicar:
C„ = G„_, + q _ | C„_,
Seguidam ente se deduce la ecuación del acarreo en p aralelo de n etapas de un
sum ador de n bits. Si se denom ina C 0 al acarreo que se aplica a la prim era etapa,
resulta:
Ci = G 0 + P aCe
En la segunda etapa:
C2 = G¡ + q c , = G i + P iG0 + P¡P0Ce
En la tercera etapa:
3 = G2 +P2C2 — G2 -I P 2 (G| -i- P¡ G0 + P¡ P0Ce) =
= G2 + P 2G l + P2 P ,G 0 + q q q q
En la cuarta etapa:
q = q +q q = q +q (q +q q + q q q +qq qq ) =
= q +p 3g 2 + p j \ g , +q q q q +q q q q q
En la etapa enésim a se tiene, por tanto:
q = G„_, +q _,q _2 +q_!q„2G„_3 +... +p ^ p „-2 ... q g 0 + q_,q „2... P,qq
P
2
2
Q
CP
CI
CG
F ig u r a 4 . 7 . — S í m b o lo l ó g ic o d e l s u m a d o r t o t a l c o n s a lid a s d e p r o p a g a c i ó n y g e n e r a c ió n d e l a c a r r e o .
A R IT M E T IC A EN LO S C O D IG O S BINARIOS
185
La utilización de los térm inos de generación del acarreo G (CG ) y propagación
del acarreo P (CP), hace interesante representar el sum ador m ediante el sím bolo
indicado en la figura 4.7, y utilizarlo com o bloque funcional para obtener el dia­
gram a de bloques de un su m ad o r de cuatro bits con generación del acarreo en p a­
ralelo que se representa en la figura 4.8.
En escala de integración m edia se han realizado los cuatro bloques C PG de la
figura 4.8 en un solo circuito integrado, constituyendo un bloque funcional deno­
m inado generador de acarreos que reduce la com plejidad de los sum adores. En la
Resullado
de la
suma
So
Uq -
b0 "
CP
CG
G0
2
a2
Q
CP
b2 ■
CI
CG
CP
CP
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Q
S3
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c
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CGP
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CGO
CP1
CG1
CP2
CG2
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-u
- cg8
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CGP
: po
CGO
CG
3—
■
p
CO
C3
m
il
CI
F i g u r a 4 .8 .— S u m a d o r e n p a r a l e l o c o n g e n e r a c ió n d e l a c a r r e o e n p a r a le lo .
F i g u r a 4 .9 .— D i a g r a m a d e b l o q u e s d e u n g e n e r a d o r d e a c a r r e o s .
o
-C¿
18 6
SISTEM AS ELECTR O N IC O S D IG ITA LES
F ig u r a 4 .1 0 .— S u m a d o r e n p a r a le lo c o n g e n e r a c ió n d e l a c a r r e o e n p a r a le lo .
figura 4.9 se representa el d iagram a de bloques de este circuito. E n la figura 4.10
se representa el esquem a del sum ador con generación del acarreo en paralelo reali­
zado con este bloque funcional.
A su vez el sistem a de la figura 4.10 constituye un bloque funcional, que se
representa en la figura 4.11 [el indicativo (CPG ) deb ajo del sím bolo E , indica que
se tra ta de un sum ador con generación del acarreo en paralelo].
P a ra o btener un sum ador de m ayor capacidad es posible conectar entre sí b lo ­
ques com o el de la figura 4.11 en un m ontaje de p ro pagación en serie tal com o
se indica en la figura 4.12, que representa un su m ad o r de 16 bits.
A R IT M E T IC A EN LOS CO DIG O S BINARIOS
z
(C PG !
u
0
1
1 P
1
z
3,
2
3
°1
1
187
J 0
51
52
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Q
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3
Cl
CO
F ig u r a 4 . 1 1 . — S ím b o lo ló g ic o d e u n s u m a d o r d e c u a t r o b its e n p a r a le lo c o n g e n e r a c ió n d e l a c a r r e o en
p a r a le lo .
uo
a!
0
- (CPG) „
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• S12
' S13
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Su
S15
bi3 '
bu ■
bis-
' s8
CO
F i g u r a 4 . 1 2 . — S u m a d o r d e d ie c is é is b its r e a liz a d o c o n c u a t r o b lo q u e s id é n t ic o s al d e la f ig u r a 4.1 1 ,
c o n e c t a d o s c o n p r o p a g a c ió n d e l a c a r r e o e n s e r ie .
SISTEM AS E LE C T R O N IC O S D IG IT A L E S
188
P ero es posible o b ten er un su m ad o r más ráp id o si se utiliza un generador de
acarreo en paralelo.
E n efecto, el acarreo C 4 del circuito de la figura 4.9 tiene, de acuerdo con la
expresión de C„ o b ten id a anterio rm en te, la ecuación:
Ci =
G } +
PiG 2 + / V V g
+
P J }iP \ G a +
PiP 2P íP QCe
En esta ex p resió n se puede lla m a r G (CG) a la expresión G 3 + P¡G 2 +
+ P iP 2G i + P i P2P \G 0. Ig u alm en te se puede llam ar P (CP) a P 3P 2P tP 0. Se o b tie ­
ne a s í:
C4 = G + P Ce
Es posible p o r ello realizar un g enerador de acarreo que, en lugar de C4, dé a
su salida G y P , tal com o se representa en la figura 4.13. El lector puede deducir
el esquem a de un su m ad o r de cu atro bits que utilice este circuito sin m ás que susti­
tu ir el C P G de la figura 4.10 por el que se acaba de desarrollar. E n la figura 4.14
se representa el sím bolo lógico de un su m ad o r de c u atro bits realizado con el CPG
de la figura 4.13. A p a rtir de él se puede obtener el su m ad o r de 16 bits de la figura
4.15 que com bina el su m ad o r de la figura 4.14 con el generador de acarreos de
F i g u r a 4 . 1 3 . — S ím b o lo ló g i c o d e u n c ir c u it o g e n e r a d o r d e a c a r r e o d e c u a t r o b it s c o n s a lid a s
d e p r o p a g a c ió n y g e n e r a c ió n d e a c a r r e o s .
2
0
1
?
{CPG}
P
jj
o1
2
2
ü
So
1 -------- Si
2 ------- s 2
3
S3
■0
3,
CP
C¡
CG
F i g u r a 4 . 1 4 . — S ím b o lo ló g i c o d e u n s u m a d o r d e c u a t r o b its c o n g e n e r a c ió n d e l a c a r r e o en p a r a le lo
r e a liz a d o c o n el c ir c u it o d e la f ig u r a 4 .1 3 .
A R IT M E T IC A EN LOS CO DIG O S BIN ARIOS
F ig u r a
189
4,15.—Sum ador de dieciséis bits realizado con el sum ador de la figura 4.14 y el c irc u ito
generador de acarreo de la figura 4.13.
SISTEM A S EL EC TR O N IC O S DIGITALES
i90
la figura 4.13. C o m p arán d o lo con el de la figura 4.12, el lector puede deducir que
su velocidad es indudablem ente m ayor.
A su vez existen soluciones que rep resentan un térm ino m edio entre la genera­
ción del acarreo en serie y en paralelo , que aunque hayan perdido interés práctico
debido al progreso de la m icroelectrónica, es interesante que el lector analice para
com prender las num erosas alternativas que surgen en la realización de los circuitos
digitales cuando se eleva su com plejidad.
En la fig u ra 4.16 se representa un sum ador de 12 bits realizado m ediante tres
sum adores con prop ag ació n del acarreo en serie de cuatro bits (se indica dicha cir­
cunstancia colocando el apelativo serie debajo del sím bolo 2 ).
La propagación del acarreo se realiza en serie en el interior del cuádruple su m a­
do r, y cada cu atro bits se genera o p ro p aga el acarreo exteriorm ente. El circuito
g enerador de acarreo recibe directam ente los núm eros a sum ar y genera el acarreo
y su inverso.
S É R IE
°1
°5
°6
0
P
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1
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2
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C P G
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•
c ¡
F i g u r a 4 . 1 6 .— Sum ador d e 12 b it s r e a liz a d o c o n t r e s s u m a d o r e s d e c u a t r o b it s c o n p r o p a g a c ió n d e l
a c a r r e o e n s e r i e , c o n e c t a d o s c o n p r o p a g a c ió n d e l a c a r r e o e n p a r a le lo .
191
A R IT M E T IC A EN LOS C O D IG O S B IN A R IO S
A continuación se realiza su diseño. La expresión algebraica de C 4 es:
C 4 = G 3 + P ,% + f \ P 2G, + PiP2P l G0 + P y P tP fo C ,
Invirtiendo los dos m iem bros de la igualdad resulta:
C¡ = G}
w
~P¡G2 P f i G i
w
:
q = g } (Py + g 2) ( p , + p 2 + 6 ’,) ( p 3 + p 2 + p ; + gó) í F 3 + p ; + p¡ + ñ + q
C4 = G jP, + G}G2P 2 + G 3 G 2 G jP, + G 3 G 2 G ,G 0 P 0 + G 3 G 2 G ,G 0 Ce
R ecordando que:
G, = a ó,
P¡ ~ a¡ \- b¡
y que:
G,P¡ = a, a,
a, + ó, = (a, + b¡)
= <J,a, = a, + b,
Sustituyendo estas expresiones en la ecuación de C4 resulta:
G4 = o 3 + h 2 + a2b2 a 2 + b2 + a¡b}
+ a2b2 a 2b2
a2b2 a¡ + b¡ +
a tbi a0 + b() + a }b2 a 2b2 £7,0,
a0b0Ce
A plicando una doble inversión al. segundo m iem bro de esta expresión resulta:
C4 — £73 + by +
a2 +
Clyby
b2 + a }by
a ] + ¿>,1 +
a 2b 2
l-i
ii
-—
i i------------------------------------------------------------------------------------+
r/ 2 (?2
ciyby
n,ój
£7„ +
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a 2b {
“
¿73 Ó3
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b2
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C4
a tb¡
a 2b 2
ci0b 0C e
£7i 1 V ¡
-»-----a¡b i
a ob(¡Ce
E n la figura 4.17 se represen ta el esquem a de este circuito.
4 .2 .2
El circuito sum ador total como bloque funcional
El desarrollo de la m icroelectrónica p ropició la integración de los sum adores
totales en circuitos de escala de integración m edia (M SI), lo cual perm itió su utili­
zación com o bloque funcional y sim plificó, de esta form a, el diseño de los sistemas
digitales.
El desarrollo de los circu ito s de gran escala de integración (LSI) hizo que los
sum adores se integrasen ju n to con conjuntos de registros (ver apartado 6 , 3 . 5 .6 .2 )
para co n stitu ir la unidad operativa de un p ro cesad o r digital secuencial.
SISTEMAS ELECTRONICOS DIGITALES
192
3 “
V
q3 -
bj -
-Ct
° 2 ~
b2 -
-c¿
oí bi
-
Q0 b0 -
q2 b2 •
51
51
brjC„F ig u r a 4 . 1 7 . — E s q u e m a d e l c ir c u it o g e n e r a d o r d e a c a r r e o d e la f ig u r a 4 .1 6 .
La fabricación de los circuitos integrados sem im edída (Sem icustom ) y totalm ente
a m edida, que dan al diseñador de sistem as digitales la posibilidad de diseñar sus
p ropios circuitos integrados, hace interesante el estudio de los circuitos sum adores
y sus diferentes form as de realización.
E n escala de integración m edia (M SI) existen circuitos que contienen uno o más
sum adores totales y en el segundo caso se pueden clasificar en dos categorías:
a) Los sum adores totales contenidos en el circuito integrado son totalm ente inde­
pendientes y todas sus en trad as y salidas son accesibles al exterior.
b) Los sum adores totales contenidos en el circuito integrado están conectados en­
tre sí de fo rm a que la salida de acarreo de uno se conecta a la e n tra d a corres­
pondiente del o tro . Solam ente son accesibles al exterior la en trad a de acarreo
del prim er su m ad o r y la salida de acarreo del últim o, adem ás de los bits que
se desean sum ar en cada su m ad o r. E stos circuitos constituyen un sum ador de
tan to s bits com o sum adores totales contienen, con p ropagación del acarreo en
serie.
La utilización de sum adores totales independientes perm ite la realización de la
sum a de núm eros binarios de n bits con acarreo anticipado, tal com o se ha explica­
do en el a p a rta d o an terio r.
E n la figura 4.18 se representa un su m ad o r de 2 bits con propagación del
acarreo en serie ju n to a sus sím bolos lógicos no no rm alizado y norm alizado.
A R IT M E T IC A EN LOS CO DIGO S BIN ARIO S
193
]
>1
Si
Bi
Co
Q)
b)
c)
F i g u r a 4 . 1 8 . — S u m a d o r d e d o s b it s c o n p r o p a g a c ió n d e l a c a r r e o e n s e r ie : a ) e s q u e m a d e l c ir c u ito ; b )
s ím b o lo ló g i c o n o n o r m a liz a d o ; c ) s ím b o lo ló g i c o n o r m a liz a d o .
194
SISTEM AS ELECTR O N IC O S D IGITALES
F i g u r a 4 . 1 9 . — S u m a d o r t o t a l d e c u a tr o b its c o n p r o p a g a c ió n d e l a c a r r e o e n s e r ie : n) e s q u e m a
d e l c ir c u it o ; b ) s ím b o lo ló g i c o n o n o r m a liz a d o ; c ) s ím b o lo ló g ic o n o r m a liz a d o .
A R IT M E T IC A EN LOS CO D IG O S BIN ARIO S
195
E n la figura 4.19 se representa un su m ador de núm eros binarios de 4 bits con
propagación del acarreo en serie, ju n to a sus sím bolos lógicos no norm alizado y
norm alizado.
B
Co
a)
a) e s q u e m a d e l c i r c u i t o ; b) s í m b o l o s l ó g i c o s n o
c) s í m b o l o s l ó g i c o s n o r m a l i z a d o s .
F Ig u r A 4 . 2 0 . — D o b l e s u m a d o r d e u n b it:
n o r m a liz a d o s ;
196
SISTEM AS EL EC TR O N IC O S D IG ITA LES
50
51
52
53
C4
°5
«6
Q?
b4
b5
bf,
b7
F igura 4 .2 1 .— S u m ad o r de o ch o b its realizad o con d o s su m a d o re s de c u a tro b its co n p ro p ag ació n del
a c arreo en serie.
En la figura 4.20 se representa un circuito que contiene dos sum adores totales
independientes.
En la fig u ra 4.21 se representa el esquem a de un sum ador de núm eros binarios
de 8 b its realizad o m ediante dos cuádruples sum adores com o el de la figura 4.19.
E stos circuitos sum adores tienen num erosas aplicaciones adem ás de la realiza­
ción de operaciones aritm éticas com o son, entre o tras, la conversión de códigos,
co m paración b in aria y generación de p a rid a d , de las cuales se exponen seguida­
m ente algunos ejem plos.
En la fig u ra 4.22 se indica la form a de realizar un convertidor de BCD natural a
B C D exceso tres, u tilizando el cuád ru p le sum ador total. El núm ero a convertir se
aplica a las entradas A del sum ador y las entradas B se aplica el núm ero 0011. Las
salidas del sum ador son el equivalente en B C D exceso tres del núm ero B C D natural
aplicado a las entradas A , a A 4. E sta conversión se realiza en algunos m icro p ro cesa­
dores y procesad o res d igitales de señales para re alizar operaciones con núm eros
co d ificad o s en B CD natural m ediante un su m ad o r binario natural.
En la figura 4.23 se representa el esquem a de un co m p arad o r binario de núm e­
ros de cuatro bits realizado con el cuádruple su m ad o r to ta l. L a com paración se
realiza sum ando a un núm ero el inverso del o tro . L a salida del su m ad o r es 1111
solam ente cu an d o am bos húm eros son iguales.
C u an d o la com binación de salida del su m ad o r es distinta del 1111, el valor ló ­
gico del acarreo C 4 indica cuál de los dos núm eros de en trad a es m ayor. Si el n ú ­
m ero que no se invierte es m ayor que el o tro , el acarreo es igual a un o y, en caso
c o n trario , es igual a cero.
A R IT M E T IC A EN LOS CO DIG O S BINARIOS
197
C o m b in a ció n
b in a ria
Com bi na ci ó n
BCD
b inaria
n a tu ra l
BCD e x c e s o tres
F ig u r a
4 .2 2 .— C o n v e rtid o r de B C D n a tu ra l a BC D exceso tres realizado con un su m a d o r de cuatro
bits.
F i g u r a 4 . 2 3 . — C o m p a r a d o r d e c u a t r o b its r e a liz a d o c o n u n s u m a d o r d e c u a tr o b its y u n a p u e rta
NO-Y (N A N D ).
2
>1
-P
2
-Q
CI
^
B it
de paridad
im p a r
CO
F i g u r a 4.24.— C irc u ito g e n e ra d o r de p a rid a d im p a r de un nú m ero de tre s bits realizad o con el doble
su m a d o r de un bit de la fig u ra 4.20.
198
SISTEM AS EL EC TR O N IC O S D IG ITA LES
En la figura 4.24 se representa un generador de parid ad para un núm ero de
tres bits realizado con el doble su m ad o r de 1 bit de la figura 4.20. P a ra generar
el bit de p arid ad se sum an to d o s los bits del núm ero binario (sin tener en cuenta
el acarreo) y el resultado se agrega al m ism o com o un bit m ás. El circuito diseñado
en la figura 4.24 genera un bit de p arid ad im par, es decir, cu an d o el núm ero bina­
rio tenga un núm ero p a r de un o s, el bit de parid ad generado es un uno.
4 .2 .3 Resta b inaria
La resta de dos núm eros binarios es equivalente a una sum a algebraica. Por
ejemplo, restar el núm ero positivo b del núm ero positivo a es equivalente a sum ar
al núm ero a el núm ero —b. P o r tan to , si los núm eros negativos se representan
adecuadam ente, la resta puede ser convertida en una sum a y realizada m ediante un
circuito sum ador.
A ntes de estudiar la resta b in aria se analiza a continuación la representación
de los núm eros negativos.
4 .2.3.1
Representación de los números negativos. U n convenio que ha sido
utilizado en todos los sistem as de num eración p a ra la representación de los núm e­
ros negativos es el de em plear u n a cifra en el extrem o izquierdo del núm ero corres­
pondiente p a ra representar el signo. En el sistem a binario ob jeto de nuestro
estudio dicha cifra, llam ad a b it de signo, es 0 si el núm ero es positivo y 1 si es
negativo. En este sistem a deno m in ad o de valor absoluto y signo po rq u e los núm e­
ros negativos se representan m ediante su valor absoluto y el signo, se utilizan n
bits p ara indicar los núm eros b inarios de n — 1 bits. Este m étodo de representa­
ción de los núm eros negativos im plica que, p a ra la realización de la resta es necesa­
rio utilizar u n circuito restad o r d istin to del circuito sum ador estudiado en el a p a r­
ta d o 4.2 y, p o r ta n to , u n a m ayor com plejidad del circuito lógico capaz de realizar
am bas operaciones. P o r esto, el convenio de disponer de un bit de signo se com bi­
na con el de representar un núm ero negativo de n bits (n — 1 bits de inform ación
m ás u n bit de signo) m ediante el com plem ento a la base dos y com plem ento a la
base m enos u n o (uno). M ediante la ad opción de estos dos convenios, tal com o ve­
rem os en sucesivos ap a rta d o s, la operación de la resta se convierte en sum a y, por
ta n to , m ediante u n único circuito su m ad o r se realizan am bas operaciones, lo cual
sim plifica enorm em ente la realización física de la unidad aritm ética.
El com plem ento a dos de un núm ero a de n bits se obtiene restan d o el núm ero
de 2 " (en b in ario , 1 seguido de n ceros), lo cual es equivalente a com plem entarlo,
es decir, cam biar, los unos p o r ceros y viceversa, y sum ándole la unidad.
C om o ejem plo se representa el núm ero + 1 9 en el sistem a binario m ediante
cinco bits ( 2 4 < 19 < 2 5) más un bit de signo:
B it de
signo
1910 hs
0 1 0 0 11
El bit de signo se indica m ediante las siglas B.S.
A R IT M E T IC A EN LOS CO D IG O S BINARIOS
199
El núm ero —19 se represen tará m ediante el com plem ento a dos:
-
1 0 0 0 0 0 0
-1 9 m
0
1 0
10
0
1 1
110
1
El lector puede co m p ro b ar que se obtiene el m ism o resultado com plem entando
19 y sum ándole la unidad.
O tro ejemplo:
B it de
signo
+ 21 io =
0 1 1 0 11
B it de
signo
- 2 7 10 =
1 0
0 10 1
El com plem ento a u no de un núm ero de n bits se obtiene restando el núm ero
/I
de 2 " — 1 (en binario 1 ... 1 ) lo cual es equivalente a com plem entarlo, es decir,
cam biar los unos del núm ero p o r ceros y viceversa.
A co ntinuación se rep resen tan en el convenio del com plem ento a un o los núm e­
ros que antes se h an in d icad o m ediante el com plem ento a dos. El lector puede
co m probar los resultados:
Bit de
signo
-1 9 ,o =
1 0 110 0
-2 7 ,o ¡a 1 0 0 1 0 0
4 .2 .3 .2
O peración con núm eros negativos m ediante el convenio del com­
plemento a dos. E studiarem os la resta del núm ero b del núm ero a, am bos de n
bits (« — 1 bits de in form ación y un b it de signo). Los casos que se pueden presen­
ta r son los siguientes:
1)
a y b son am bos positivos.
R epresentando - b p o r su com plem ento a 2", para restar b de a, realizarem os
la o p eración:
(i
b ■• a r (2" -
b ) = 2" + (a - b)
Si a > b se producirá un acarreo que no es tenido en cuenta por ser el resultado
positivo y quedar representado en form a directa.
B.S.
a = 25,o =
0 1 1 0 0 1,
b ■--- 18,o - 0
1 0 0
1 02
— b se representa m ediante el com plem ento a dos:
B.S.
- b = - 1 8 ,o =
1
0
1 1 1 0
200
SISTEM AS EL ECTRO N ICO S D IGITALES
La diferencia 25 — 18 resulta:
B.S.
0 1 1 0 0 1
25
-18
+
7
1
1
0
1 1 1 0
0
0 0 1 1 1
D espreciando el acarreo producido tenem os com o resultado:
B .S.
0
0
0
1
1
P -,: 7i„
Si a < b, no se produce acarreo y, debido a que a — b es negativo, tendrem os:
a + ( 2 " - b) = 2" -
(b - a)
es decir, el resultado vendrá representado m ediante su com plem ento a 2”.
Ejem plo:
B .S.
a = 1810 s
0
1 0 0
1 0 2
b = 25,o = 0 1 1 0 0 12
— b se representa:
B.S.
1 0
0
1 1 1
,
La diferencia 18 — 25 resulta:
18
-2 5
B .S.
0
+ 1
1
0
0
1
0
0 0 1 1 1
- 7
1 110 0 1
El lector puede co m p ro b ar que este resultado es el com plem ento a 2" de
7 10 s 000111*
) a y b son am bos negativos.
La diferencia entre —a y - b resulta
2
( - a ) - ( - b ) = (2" - a) + [2" - ( 2 " - b)] =
= 2" - a + 2 " - 2" + b = 2" + (b - a) =
= 2" - (a - b)
Al igual que en el caso anterior, si el resultado es positivo se produce un acarreo
que no es tenido en cuenta y, si el resu ltad o es negativo, queda rep resen tad o
m ediante su com plem ento a dos.
Ejemplos:
R s
( _ « )
=
(-b) =
~ {~ b) =
_ 2 0 , o =
- 24, 0 =
24,o =
1
0 1
1
0
02
1 0 1 0 0 0,
0
11 0 0 02
A R IT M E T IC A EN LOS C O D IG O S BINARIOS
201
B .S.
- 2 0
-
-2 4
4
+
1
0
0
11 0 0 0
10
1 1 0
0
0 0 1 0 0
D espreciando el acarreo resulta
4jo =
B .S.
0
0
0
1
0
02
Si se tiene
(-a) =
(_ 6) =
-(-b) =
-
B.S.
- 2 4 10e= 1
- 2 0 lo =
1
0 1 0 0 0,
0 1
1 0 02
20,o
1 0
1 0 02
=
0
-2 4
B.S.
1 0 1 0 0 0
- 2 0
+ 0
-4
1 0
1 0
0
1 1 1 1 0 0
El lector puede co m p ro b ar que este resultado es el com plem ento a 2" de 4 1 0
= 000100.
3) a es positivo y b negativo.
La diferencia a — ( —b) da com o resultado un núm ero positivo y no se produce
acarreo.
En efecto:
a - ( _ b) = a + 2" - (2" - b) = a + b
Ejemplo:
a =
b =
b =
-
B .S.
14,o s 0 0 1 1 1 0 2
17,o = 0 1 0 0 0 12
-1 7 ,o 1 0 1 1 1 1 ,
14
-17
B.S.
0 0 1 1 1 0
+ 0 1 0 0 0 1
31
0 1 1 1 1 1
4) a es negativo y b positivo.
La diferencia —a —b da com o resultado un núm ero negativo que queda repre­
sentado m ediante su com plem ento a 2". A dem ás se produce un acarreo que no es
tenido en cuenta.
En efecto:
- a - b = (2" -
a) + {2" - b) = 2" + [2n - (a + b)}
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
202
Ejemplo:
a =
1 2 10 =
b =
17,0 *
a = — 1 2 10 ^
b = -1 7 ,o =
B .S.
- 1 2
1
17
-2 9
1
1 0
1 0
B .S.
0
0
1
1
0
0
1
0
0
0
u
1
1
0
1
0
02
1
■0
1
1
1
1
0 2
.
0
+ 1 0
1111
1
0 0 0 1 1
D espreciando el acarreo resulta:
—29 io =
B.S.
1 0 0 0 1 1
P o r ta n to queda dem ostrado qu e, m ediante el convenio del com plem ento a
", la resta se reduce a una sum a.
Seguidam ente se diseña un su m ad o r-restad o r de 7 bits y signo. Se supone que
los núm eros negativos se presen tan a su e n tra d a representados en el convenio del
com plem ento a 2 ".
E n la figura 4.25 se representa el circuito del sum ad o r-restad o r cuya parte a rit­
m ética está co n stituida p o r ocho sum adores totales con pro p ag ació n en serie del
acarreo. P a ra su realización se utilizan dos circuitos integrados com o el indicado
en la figura 4.19. Si la o peración a realizar es la sum a, se han de presen tar en las
entradas de to d o s los sum adores am bos núm eros a y b. Si se desea realizar la resta
de b del núm ero a , se ha de o b ten er el com plem ento a 2" de aquél p a ra lo cual se
ha de co m plem entar y su m ar uno al b it m enos significativo. P a ra ello se aplica el
núm ero b a las en trad as del su m a d o r a través de pu ertas O -exclusiva de dos
entradas co ntroladas por la señal S/R. Si el estado de S/R es un cero lógico, a la
salida de las puertas O -exclusiva aparece el núm ero b sin com plem entar y el bit de
acarreo de entrada del p rim er sum ador es un cero lógico, con lo cual se realiza la
o peración a + b. Si, por el contrario , el estado á e S /R es un uno lógico, a las salidas
de las p uertas O -exclusiva aparece el inverso del núm ero ó y el bit de acarreo de
entrada del p rim er sum ador es un uno lógico, lo cual im plica que se realice la
o peración a — b.
Si el valor abso lu to del resultado es igual o superior a 2 7 = 12810, se produce
un rebasam iento de la m áxim a capacidad del sum ador. Este rebasam iento es sólo
posible si los núm eros que se p resentan a las entrad as de am bos sum adores en la
operación de la resta o de la sum a son am bos positivos o negativos. P a ra detectar­
lo se utilizan los bits de signo de am bos núm eros y el acarreo que se sum a a am bos
o el bit de signo final. C om o en el circuito de la figura 4.25 no está disponible
al exterior el acarreo que se su m a a los bits de signo, se utiliza el bit de signo del
resultado.
Se produce un rebasam iento en las siguientes situaciones:
2
a) Si am bos operandos (aplicados a am bos sum adores) son positivos, lo cual se
203
A R IT M E T IC A EN LOS CO D IG O S BINARIOS
S/R
*
fn
3J
2 r
Q2
2
3
2
°3
b3"
*
J? i q
■s0
51
52
■S3
3)
co
a
be­
s:
?]
2 r
be
2
04 ■
=1
°5 ■
Q6 ■
S6
BS
2
3J
CI
B S a-
BSb-
0
CO
BS
DETECTOR
_§Sil DE
BS2 REBASAMIENTO
F ig u r a 4 . 2 5 . — C ir c u it o s u m a d o r - r e s t a d o r d e n ú m e r o s d e s ie t e b its y s ig n o r e p r e s e n t a d o s en el c o n v e ­
n io d e l c o m p le m e n t o a d o s .
detecta porque sus bits de signo son cero, y el bit de signo del resultado es un uno
lógico.
b)
Si am bos o p erandos son negativos, lo cual se detecta porque sus bits de signo
son uno lógico, y el bit de signo del resultado es cero.
La ecuación lógica de la función R que tom a el valor uno cuando se produce
un rebasam iento es:
R = BS1
BS2
BS + BSt
BS¡
BS
BS,
BS
que adecuadam ente tran sfo rm ad a resulta:
R
= BSi
BS,¿
B S + BS,
BS,
BS = BS,
B S,
B S,
BS
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
204
F igura 4.26.— E sq u em a del d etecto r d e re b a sa m ie n to de la fig u ra 4.25
E n la figura 4.26 se representa el circuito detector de rebasam iento realizado
con p uertas NO -Y .
4.2.3.3
Operación con números negativos mediante el convenio de! com­
plemento a uno. A l igual que en el convenio del com plem ento a 2", se estudia a
co ntinuación la resta del nú m ero b del n ú m ero a, am bos de n bits (n — 1 bits de
in fo rm ació n y un bit de signo). Los casos que se pueden presentar son los m ism os
y seguidam ente realizarem os su análisis:
\ ) a y b son am bos positivos.
R epresentando —ó p o r su com plem ento a 2" — 1, p a ra restar b de a realizare­
mos la o p e ra c ió n :
a - b
=
a + 2n - l - b
=
2n - l
+
a -
b
Si a > b el resultado será positivo y adem ás se produce un acarreo.
Se tiene:
a — b =
2" +
( a — b — 1)
El resultado o btenido es igual a la diferencia m enos una unidad, lo cual se
corrige sum an d o el acarreo obtenido.
Ejemplo:
B.S.
= 2510 =
b = 1810 =
a
0
0
1 1 0 0 1*
1 0
0
1 0 *
— b se representa:
B.S.
1
0
1 1 0
1
*
La diferencia 25 — 18 resulta:
25
-1 8
B.S.
0
+
1
0
1 1 0 0 1
0
1 1 0
0
0
1
1
1
1
A R IT M E T IC A EN LOS CO D IG O S BIN ARIO S
205
Sum ando el acarreo al resultado obtenido se tiene:
B.S.
0 0 0 111
7 =
Si a < b, el resultado será negativo y queda expresado correctam ente m ediante
el com plem ento a 2" - 1 .
a -
b = o +
2
" -
1
—
=
6
2
" — 1 — (b - a)
Ejemplo:
B .S .
0 10 0 10
a = 1810 =
—b se representa:
B.S.
b = 2510 = 0
110 0 1
B .S.
1
0
0
1 1 0
La diferencia 1 8 — 25 resulta:
B .S.
18
-2 5
0
1
+1
-7
0
0
1 0
0 0 1 1 0
1 1 1 0 0 0
El lector puede co m p ro b a r que el resultado es el com plem ento a 2" - - 1 de
7I0 e 0001112.
2) a y b son am bos negativos.
La diferencia entre —a y —b resulta:
( - « } - ( ~ 6 ) = (2 " = 2" - 1 - a + 2" -
1
1
- a) + [2 " - 1 - (2" - 1 - 6 )] =
- 2" + 1 + b = 2" - 1 - (a - b)
Al igual que en el caso an terio r, si el resultado es positivo, se produce un acarreo
que debe de sum arse al bit m enos significativo y, si el resultado es negativo, queda
representado m ediante su com plem ento a 2" - 1 .
Ejemplos:
B.S.
- a
=
- 2 0 , o
10 1 0
-2 0
-2 4
24,o
1 1
10 0 1 1 1
B .S.
= _ 2 4 ,„ =
=
-
=
=
0
1 1 0
0
0
B .S.
10 1 0 1 1
+0 1 1 0 0 0
1 0
0
0
0
1
+ 1
1
>1
0
0
0
1 0
0
SISTEM AS ELECTR O N IC O S D IG ITA LES
206
Resulta:
4i0 =
B.S.
0 0 0 1 0 0,
Si se tiene:
B.S.
= - 2 4 ,o = 1 0 0 1 1 1
= - 2 0 ,o = 1 0 1 0 1 1
B .S.
- ( - b ) = 2 0 ,o = 0
1 0
1 0
0
-a
-b
-
B .S.
1 0 0 1 1 1
+0
10 10 0
-2 4
-20
-
4
1 1 1 0
11
El re su lta d o o b te n id o es el c o m p le m e n to con resp ecto a 2"—1 de 4 l 0 = 000100.
3) a es positivo y b negativo.
La diferencia a — ( —6 ) da com o resultado un núm ero positivo y no se produce
acarreo.
En efecto:
a —( —b) = a +
2" — 1 — (2" — 1 — b) = a + b
Ejemplo:
g
a =
14,o =
- b - -1 7 ,o =
( - b) =
17,„
0
0
1
1
1
0
1
0
1
1
1
0
0
1
0
0
0
1
14
-1 7
0
0
1
1
1
0
+ 0
1
0
0
0
1
31
0
1
1
1
1
1
4) a es negativo y b positivo.
La diferencia —a —b da com o resultado un núm ero negativo al cual ha de
sum ársele el acarreo producido p ara que quede expresado correctam ente, tal com o
se indica seguidam ente:
— a — b = ( 2 " — 1 — a) + 2" — 1 — b
= 2" + 2" - 2 - {a + b)
Ejemplo:
a =
b =
-a =
-b =
B .S.
,o = 0 0 1 1 0 0
17,o = 0 1 0 0 0 1
- 1 2 ,o = 1 1 0 0 1 1
- 1 7 ,o = 1 0 1 1 1 0
12
ARITMETICA EN LOS CODIGOS BINARIOS
- 12
1
17
+ 1 0
-29
2" -
1 0
0
207
11
1 1 1 0
11
+ 1
0 0 0 0 1
>-1
1
0 0 0 10
Queda también dem ostrado que, mediante el convenio del com plem ento a
1, la resta se reduce a una suma.
o
M
S/R
2
° i
2
Q3
b3 ■
?1
QU -
=1
B S b-
Q
Q5 ■
QS
B S n.
' S2
■S3
l
[3
3J
co
Cl
b6 '
■s0
-Si
'0
2 r
3J
=1
°]
T
CI
2
1
2
3
J 5
■s6
-B S
CO
11 DETECTOR
BS-,
_BS¿J
F ig u r a
DE
REBASAMIENTO
4 .2 7 .— Circuito sum ador-restador de números de siete bits y signo representados en el conve­
nio del com plem ento a uno.
SISTEM AS ELECTR O N IC O S D IG ITA LES
208
A continuación se diseña u n su m ad o r-restad o r de 7 bits y signo. Se supone que
los núm eros negativos se presentan a su en trad a representados en el convenio del
com plem ento a 2"— 1. P a ra su realización se utilizan dos cuádruples sum adores
com o el representado en la figura 4.19.
La única d iferencia entre este su m ad o r-restad o r y el estudiado en el apartado
an terio r (fig u ra 4.25) es que la entrada de acarreo del prim er sum ador debe conec­
tarse a la salida de acarreo para que se realice su sum a con los núm eros a y b.
En la figura 4.27 se representa el esquem a com pleto del su m ad o r-restad o r en
el convenio del com plem ento a 2 "— 1 .
4 .2 .4 Unidades aritm éticas y lógicas
Tal com o se estudia en el tom o II, en n um erosos sistem as dig itales es necesario
realizar d iferen tes o p eracio n es aritm éticas y lógicas con núm eros binarios. Esta
necesidad in d u jo a los fabricantes de circuitos integrados a realizar en escala de
integración m edia bloques funcionales de cu atro bits que, m ediante unas entradas
de selección, perm itiesen realizar varias operaciones aritm éticas y lógicas con n ú ­
m eros de la citada dim ensión. E stos circuitos reciben el n om bre de unidades arit­
m éticas y lógicas (U A L) [A rithm etic Logic U n it (ALU)] y existen en diferentes ver­
siones.
En la figura 4.28 se representa el sím bolo lógico de una U A L típica, que se ca­
racteriza por:
a) Poseer u n a tab la de verdad que depende del juego de operaciones aritm éticas
y lógicas que realice. La rep resentada en la figura 4.28 opera en paralelo con
com binaciones de cu atro bits y posee cinco term inales de m odo de operación
O p e ra n d o s
0'
'T
*
Cn~
Entradas
de
s .
.i 0
4,
4,
31
4.
B
A= B
A R ITM ETIC A
M
Y
K
Resultado
CQ
P=Q ¿
n
r
9
Qo
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LO GICA
F
CP
CG
---- Q Cl
U N ID A D
S
ALU
Qi
G
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I)
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P3
03
Cn* 4
P
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F i g u r a 4 . 2 8 . — U n id a d a r itm é tic a y ló g ic a d e c u a t r o b its : a ) s ím b o lo l ó g i c o n o n o r m a liz a d o ; b ) s ím b o ­
lo ló g i c o n o r m a li z a d o .
A R ITM ETIC A EN LOS C O D IG O S BIN ARIO S
209
que perm iten seleccionar un total de 32 operaciones diferentes de las que dieci­
séis son aritm éticas y o tra s tantas son lógicas. La distinción entre uno y otro
grupo se realiza m ediante el nivel cero o uno de la variable 4 en la figura 4.286
(M en la 4.28»),
En la tabla 4.3 se indican las operaciones aritm éticas y lógicas que suelen
realizar una u n id ad aritm ética y lógica.
O p e ra cio n e s
O p e ra c io n e s
aritm éticas
ló g ic a s
R = A
R = A
R = A + B
R = A + B
R = AB
R = ÁB
R = -1
R = 0
R = A M A S AB
R = AB
R = (A + B) M A S AB
R = B
R = A M EN O S B M EN O S 1
R = A © B
R = AB M EN O S 1
R = AB
R = A M AS AB
R = A + B
R = A M AS B
R = A © B
R = (A + B) M A S AB
R = B
R = AB M EN O S 1
R = AB
R = A M A S A desplaz.
R = 1
R = (A + B) M A S A
R = A + B
R = (A + B) M A S A
R = A + B
R = A M EN O S 1
R = A
T a b l a 4.3
b)
R ealizar la generación del acarreo en paralelo para lograr la m áxim a velocidad
de operación. En su interio r existe un circuito generador de acarreos com o los
representados en las figuras 4.9 y 4.13. La U A L (A LU ) de la figura 4.286 gene­
ra CO y adem ás CG y CP.
Las operaciones lógicas se realizan entre los bits del m ism o peso. P o r ejem ­
plo, si la operación seleccionada es R = A + B y A = 0101 y B = 0110,
los bits del resultado se obtienen realizando la sum a lógica de los bits del mismo
peso de A y B e invirtiendo el resultado:
0
1
0
1
de donde resulta:
+
+
+
+
0
1
1
0
=
=
=
=
1
0
0
0
R = 1000
c) G enerar una salida de igualdad A - B (P = Q en la figura 4.286) de colector
abierto.
210
♦V
SISTEMAS
ELECTRONICOS
D IG ITA LES
R e su ltad o
F ig u r a 4 . 2 9 . — E s q u e m a d e u n a u n id a d a r itm é tic a y ló g ic a d e d ie c is é is b its r e a liz a d a c o n c u a t r o b lo q u e s f u n c io n a le s c o m o el d e la f ig u r a 4 .2 8 , c o n e c t a d o s
c o n p r o p a g a c ió n d el a c a r r e o en s e r ie .
A R IT M E T IC A EN LOS CO DIG O S BIN ARIO S
211
M ediante la utilización de la salida de acarreo CO se realiza el acoplam iento
de las U A L (A LU ) con p ro p ag ació n del acarreo en serie. E n la figura 4.29 se re­
presenta el esquem a de u n a unid ad aritm ética y lógica de dieciséis bits realizada
con cu atro bloques funcionales de c u atro bits cada u no, conectando la salida del
acarreo de cada bloque C O a la en trad a del siguiente. Las entradas de m odo de
operación de todos los bloques se conectan entre sí. Las salidas P y G no se uti­
lizan.
La salida de co m paración del co n ju n to se obtiene uniendo to d o s los term inales
P = Q entre sí, y a través de u n a resistencia al term inal positivo de la alim entación
(uno en lógica positiva). Sólo si se produce la igualdad de todos los bits correspon­
dientes de las com binaciones A y B , todas las salidas A = B ad o p tan el nivel uno
lógico y la salida com ún se en cu en tra en este nivel. Si alguna de las salidas A =
= B se encuentra en estado cero debido a que no son iguales las com binaciones
a y b presentes en sus en trad as, la salida a = b ad o p ta el nivel cero.
M ediante la utilización de los term inales de salida CG y C P, y un circuito gene­
rad o r de acarreos se realiza el acoplam iento de las U A L (A LU ) con propagación
del acarreo en paralelo. E n la figura 4.30 se representa el esquem a de una unidad
aritm ética y lógica de dieciséis bits con generación del acarreo en paralelo realizada
con cu atro bloques funcionales y un generador de acarreos com o el representado
en la figura 4.9. Las salidas P y G de cada unidad aritm ética y lógica de cuatro
bits se co nectan al g en erad o r de acarreo s y éste genera en paralelo los bits de aca­
rreo que se conectan a la entrad a de cada una de ellas. Las salidas CO no se utilizan.
En el circuito de la figura 4.30, se obtiene la salida de com paración igual que
en el de la figura 4.29.
4 .2 .5 Multiplicación b inaria
La m u ltip lic a c ió n de d o s n ú m e ro s b in a rio s de un bit a 0 y b0 cum ple la
ta b la de v e rd a d in d ic a d a en la ta b la 4.4 q ue co in cid e con el p ro d u c to lógico,
es d ecir:
P = a 0 b0
tal com o se representa gráficam ente en la figura 4.31.
El a lg o ritm o de m u ltip lic a c ió n u tiliz a d o en el sistem a b in a rio n a tu ra l
co in cid e co n el del sistem a d ecim al. Se m u ltip lic a el m u ltip lic a n d o p o r el bit
feo
00
p
0
0
1
1
0
1
0
1
0
0
0
1
T a b l a 4 .4
212
CPG
CI
COO
CPO
C f iíl
COI
CP1
CG1
C02
rp ?
CG 2
CP
CP3
CG
CG3
SISTEMAS
A LUCP
ALU CP
M U Cp
M i CG
MÍ CG
31 CO
íl <4
CO
[
Q0~a 3,
n
CI
II
a ¿ -Q 7
00-011
b^-b.
b8 -bu
—
1
co
P=Qi
CG
CO
¡AOl
r
bi2 -bis
-
1
,’U
,'U
fn- ri
ALU c p
M-S.
- 1. 31
D IG ITA LES
P=Qi
P=Q&
0
CG
ELECTRONICOS
lU E
r¿-r7
r8 " r l1
r12 ” r15
a =b
R e s u lt a d o
F ig u r a 4 . 3 0 . — E s q u e m a d e u n a u n id a d a r itm é tic a y ló g ic a d e d ie c is é is b its r e a liz a d a c o n c u a t r o b lo q u e s f u n c io n a le s c o m o el d e la f ig u r a 4 .2 8 y u n c ir c u i­
t o g e n e r a d o r d e a c a r r e o s e n p a r a le lo .
ARITMETICA EN LOS CODIGOS BINARIOS
213
Q0
S PP„
Q0 b2 -
b0
F ig u r a
4 .3 1 .— M u ltip licad o r de un b it.
F ig u r a 4 .3 2 .— G e n e r a d o r d e l p r o d u c t o p a r c ia l PP„.
> PP.
F ig u r a 4 .3 3 .— G e n e r a d o r d e lo s p r o d u c t o s p a r c ia le s PP0 y PP¡.
214
SISTEM AS EL EC TR O N IC O S D IG ITA LES
m en o s sig n ificativ o del m u ltip lic a d o r. A l re s u lta d o o b te n id o se le su m a a r it­
m é tic a m e n te el p ro d u c to , d e sp la z a d o u n a p o sic ió n del se g u n d o bit del m u lti­
p lic a d o r p o r el m u ltip lic a n d o , y así su cesiv am en te.
T ra ta re m o s de re a liz a r este a lg o ritm o de fo rm a ite ra tiv a u tiliz a n d o p u e r­
ta s Y p a ra re a liz a r c a d a u n o de los p ro d u c to s p a rc ia le s y s u m a d o re s to tales
p a ra re a liz a r las su m a s p arciales.
F i g u r a 4 . 3 4 . — M u ltip licad o r d e n ú m ero s de c u a tro bits.
A c la ra re m o s lo e x p u e sto co n n ú m e ro s de 4 b its:
B = b3 b2
A = a 3 a2
bi
a,
b0 M ultiplicando
a0 M ultiplicador
La m u ltip licació n de a0 p o r B se realiza m ediante cuatro puertas Y, tal com o
se indica en la fig u ra 4.32, obteniéndose el prim er producto p arcial P P 0. Este pro­
ducto P P 0 hay que sum arlo con el segundo p roducto parciai a, X B desplazado un
bit. Para ello se pueden u tilizar cuatro su m adores totales y otras cuatro puertas Y,
A R ITM ETIC A EN LOS C O D IG O S BIN ARIO S
215
tal com o se indica en la figura 4.33. U tilizando este procedim iento de form a itera­
tiva se obtiene el esquem a de la figura 4.34
Si, después de las c u a tro puertas Y que realizan el prim er pro d u cto parcial, se
añaden cu atro sum adores totales cuyas entradas se unen a las salidas de las puertas
Y y al nivel lógico cero, se obtiene el esquem a del m ultiplicador de la figura 4.35
en el cual se o bserva que el bloque form ado por una pu erta Y y un sum ador total
(fig . 4.36) se utiliza com o elem en to b ásico para realizar el m ultiplicador.
F igura 4.35.— M ultiplicador de núm eros de cuatro bits.
El lector puede observar que en la figura 4.35 se realiza la sum a con p ro p ag a­
ción del acarreo en serie. Se p odría tam bién realizar con propagación anticipada,
lo cual com plicaría el esquem a.
P o r ser la m u ltip lic a c ió n u n a o p e ra c ió n que se realiza con frecuencia en
m ú ltip les siste m a s d ig itales, h a n sid o re a liz a d o s b lo q u es fu n c io n a le s m u ltip li­
c a d o re s de n ú m e ro s p o sitiv o s o n e g a tiv o s q u e, a c o p la d o s a d e c u a d a m e n te ,
p e rm ite n la re a liz a c ió n de u n m u ltip lic a d o r de c u a lq u ie r n ú m e ro de bits.
216
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
p
Q
ri
X
X
CO
Cn+1
F ig u r a 4.36.—Elem ento básico de un m ultiplicador.
La m u ltip licació n se puede realizar tam bién m ediante un único sum ador y un
conjunto de registros, controlados por un sistem a secuencial síncrono. El sistem a
así obten id o constituye un p ro cesad o r digital secuencial síncrono cuyo estudio se
realiza en el tom o II.
4.3 OPERACIONES ARITMETICAS EN LOS CO DIGO S DECIMALES
CODIFICADOS EN BINARIO (BCD}
C om o se indicó en el capítulo 1, los códigos decim ales codificados en binario
[Binary C oded D ecim al (BCD)] han sido m uy utilizados en el diseño d e pequeños
sistem as digitales antes de que el progreso de la m icroelectrónica perm itiese la in te­
gración de los m icroprocesadores. La utilización de técnicas de diseño de circuitos
integrados dig itales totalm ente a m edida (full custom ) y sem im edida (sem icustom )
vuelve a hacer interesante su u tilizació n en aquellos casos en que el núm ero de cir­
cuitos a fab ricar lo perm ite.
Por todo ello en sucesivos apartados se estudia el diseño de los circuitos sum a­
dor y restad o r en el código B C D natural. El sum ador y el restad o r en códigos autoco m p lem en tario s com o el BCD exceso tres ha p erd id o interés porque su única
ventaja es que su circuito es un poco m ás sencillo que el BCD natural, y por ello no
se incluye su estudio.
4.3.1
O peraciones en el código decim al codificado en b inario natural
(BCD natural)
4.3.1.1
Suma en el código decimal codificado en binario natural (BCD natu­
ral). E studiarem os el circuito su m ad o r de dos dígitos y el acarreo procedente de
una etapa an terio r. M ediante acoplam iento de este circuito con otro s idénticos se
puede realizar la sum a de núm eros en BCD n atu ral de cualquier longitud.
P a ra realizar este diseño utilizarem os el circuito cuádruple sum ador to tal con
p ropagación del acarreo en serie.
Si utilizam os un cuádruple sum ador total para realizar la sum a de dos décadas
y el acarreo procedente de una etapa anterior, se pueden obtener los resultados
decim ales y binarios indicados en las dos prim eras colum nas de la tabla 4.5. De
estos resultados, los com prendidos del cero al nueve no necesitan corrección pues
son equivalentes a las com binaciones del código B C D natural indicado en la tercera
colum na.
P or el co n trario , los resultados del 10 al 19 no son correctos y se observa que,
217
A R ITM ETIC A EN LOS CO DIG O S BIN ARIO S
añadiendo el núm ero 6 10 ( 0 1 1 0 2) al resultado de la segunda colum na, se obtiene el
de la tercera. En la tercera colum na se representa el bit de acarreo que se sum ará
a la etapa siguiente. D icho bit de acarreo debe de to m ar el valor uno para los
resultados decim ales 1 0 a 19.
U n ejem plo aclarará lo que acabam os de explicar. Por ejemplo, la sum a de los
núm eros decim ales 2410 y 1710 representados en B C D natural será:
24
17
41
C orrección
y el resultado obtenido es:
0100
0001 = 41,
Sumo
0
A ca rre o
D e cim a l
Sum a
D e cim a l
Cd
^D8 *>D4 ^D2 ^D1
R e su lta d o
Su m a de
dos d íg ito s
A c a rre o
c4
s 4 s 3 s 2 S,
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
1
2
0
c o rre g ir
0
0
1
0
0
0
3
0
0
0
1
1
0
0
0
1
1
4
0
0
1
0
0
0
0
1
0
0
5
0
0
1
0
1
0
0
1
0
1
1
0
0
0
1
1
0
1
1
0
0
1
1
1
6
0
0
1
7
0
0
1
8
0
1
0
0
0
0
1
0
0
0
9
0
1
0
0
1
0
1
0
0
1
10
0
1
0
1
0
1
0
0
0
0
1
1
1
0
0
0
1
0
1
12
0
1
1
0
0
1
0
0
1
0
13
0
1
1
0
1
1
0
0
1
1
14
0
1
1
1
0
1
0
1
0
0
15
0
1
1
1
1
1
0
1
0
1
0
1
1
0
11
0
16
1
0
0
0
0
1
17
1
0
0
0
1
1
0
1
1
1
18
1
0
0
1
0
1
1
0
0
0
19
1
0
0
1
1
1
1
0
0
1
T a b l a 4 .5
SISTEM AS EL EC TR O N IC O S D IG ITA LES
218
a )
Con
Q1 -
a 2 -
04 00 -
SUMADOR
ht o ­-
NATURAL
BC D
ba­
ba"
■Sdi
■S D 2
- S d4
■
Sos
C Dn»1
c!
b)
F ig u r a 4 . 3 7 . — S u m a d o r d e d o s d íg it o s e n ei c ó d ig o B C D n a tu r a ): a) e s q u e m a d e l c ir c u it o ;
ló g i c o u o n o r m a liz a d o ; c ) s ím b o lo ló g i c o n o r m a liz a d o .
b) s ím b o lo
En la figura 4.37a se representa el circuito com pleto de un su m ad o r de dos dígi­
tos en el código BCD n a tu ra l. El prim er su m ad o r to ta l obtiene los resultados de
la segunda colum na de la tabla 4.5.
El acarreo que hay que aplicar a la etapa siguiente debe de ser un u n o lógico
si lo es la salida de acarreo del prim er su m ad o r, o bien, si el resultado obtenido
en éste está co m prendido entre 10 y 15. R ealizando la ta b la de K arnaugh de p ro ­
ductos canónicos del acarreo rep resen tada en la figura 4,38 y ag ru p an d o los unos
al m áxim o se obtiene la expresión m ínim a del acarreo decim al C D que es:
c d — S%SA +
que, realizada con puertas N O -Y , resulta:
S3S4 t q
A R IT M E T IC A EN LO S CO D IG O S BIN ARIOS
(-,j — S2S4
S.¡
219
C4
La corrección de la sum a se realiza m ediante un segundo cuádruple sum ador
total a cuyas entradas A x a A 4 se conectan las salidas correspondientes del prim er
sum ador. Sus en trad as B¡ y ¿ ? 4 se conectan a un nivel de cero lógico y las entradas
B2 y B3 a la señal de acarreo CDn,, . De esta form a se sum a 0lo(0000) al resultado del
prim er su m ad o r si está com prendido entre 0 y 9, y 6 10 (0 110) si está com prendido
entre 10 y 19.
vSt S2
\
s3sX
00
01
11
10
00
01
11
1
e
í
1
17 I
1
K)
«
1
1
\
11
S!
9
1
O
10
F igura 4.38
En la figura 4.376 y c se representa el sím bolo lógico del sum ador de dos dígi­
tos en BCD n atu ral, en sus versiones no norm alizada y norm alizada, respectiva­
m ente.
M ediante la conexión de n bloques com o el que acabam os de describir, se reali­
za la sum a de un núm ero BCD n a tu ra l de n dígitos.
E n la figura 4.39 se representa el esquem a correspondiente.
4.3.1.2
Resta en el código decimal codificado en binario natural (BCD natu­
ral). La resta en el sistem a decim al se puede realizar de u n a form a sim ilar al siste­
ma de base dos, sum ando al m inuendo el com plem ento a 1 0 " (com plem ento a 1 0 ) o
el com plem ento a 10" — 1 (com plem ento a nueve) del sustraendo. E n los siste­
mas BCD se utiliza corrientem ente el convenio del com plem ento a nueve porque
perm ite reducir la com plejidad del sistem a.
La operación de la resta del núm ero b del a se representa por:
a — b = a +
10
" — 1 — b =
10
" — 1 + (a — b) =
10
" + (a — b —
1
)
De esta ecuación se deduce que, si el resultado es negativo, no se produce
acarreo y el núm ero obtenido queda representado m ediante su com plem ento a
nueve. Si el resultado es positivo, se produce un acarreo que ha de sum arse a aquél
para obtener la sum a correcta.
220
SISTEM AS E LE C T R O N IC O S D IG IT A LE S
D ígito 1
D íg ito i
D ígito
n
F i g u r a 4.39.—Sum ador de núm eros de n dígitos en BCD natural realizado con e l bloque funcional de
la figura 4.37.
U n ejem plo aclarará lo que acabam os de expresar. Sean los núm eros decimales
24 y 17. Su representación en BCD natural es:
2410 = (0010
17,0 = (0001
0100) B C D natural
0111) B C D natural
Los núm eros negativos correspondientes se representarán en el convenio del
com plem ento a nueve:
-2 4 ,„ = 99 - 24 = 75
- 1 7 lfl = 99 - 17 = 82
La representación en BCD natural será:
A R ITM ETIC A EN LOS CO D IG O S BINARIOS
- 2 4 10 =
- 1 7 10 =
- 0 0 1 0 0100 = 1001 1 0 0 1 - 0 0 0 1 0111 = 1001 1001 - 2 4 l0 = (0111 0101)
-1 7 ,o = (1000 0010)
0010 0100 =
0001 0111 =
BCD natural
BCD natural
221
0111
1000
0101
0010
para lo cual hemos restado cada dígito en BCD natural de
1001
9,o
Com o ejemplo realizaremos la resta 24 — 17. Primeramente en el sistema
decimal.
24
-1 7
24
+ 82
7
1 06
+ U i
7
En el código BCD natural tendremos:
24
-1 7
0010
+ 1000
0100
0010
7
1010
+ 0110
0110
Corrección
1 0000
0110
+ '------------ ----- *-1
0000
0111 = 7,„
Realicemos ahora la resta 17 — 24
17
-2 4
-7
17
+ 75
92 = Complemento a nueve de 7.
En el código BC D natural tendremos:
i
ooo A
17
-2 4
-7
0111
0101
0111
+
1001
1001
\
'\
1100
0110
1 0010
Corrección
SISTEM AS ELECTR O N IC O S D IG ITA LES
222
El resultado obtenido 1001 0010 es el com plem ento a 1001
1001 de
0000 0111 s 7J0,
En la figura 4.40 se representa el esquema de bloques de un restador en el códi­
go BCD natural de n dígitos. El circuito sumador en BCD natural ha sido diseñado
en el apartado 4.3.1.1 y representado en la figura 4.37. Debemos diseñar el circuito
generador del com plemento a nueve. Su tabla de verdad se representa en la tabla
4.6 en la que observamos que se trata de una m ultifunción que puede ser sintetiza­
da mediante los m étodos estudiados en el capítulo 3. Pero, por otra parte, el com ­
plemento a nueve de un dígito a se puede calcular invirtiendo el número y sumán­
dole 1010 = 1010. En efecto:
del
s k
s u stra e n d o |
-b 0.
GENERAD
DE
°1
(B C D )
Í0
COMPIEM.
A
NUEVE
3]
Í
0
re s u lt a d o
Q 0-1“
QQ-2 -
D íg ito
del
X
1
“ l
Q
3 j
aO - 4 -
O
O
0
O
D íg ito
Q0 - 8 -
D íg ito
i
r ^¡-1
I b i -2
del
su stra e n d o i b ¡-*
I b i_g
GENERAD.
DE
COMPLEM.
A
NUEVE
Dígito
del
i
m in uen d o
(B C D )
“ 1
0
P
D íg ito
3,
, a ¡ -1
0
a i -2
ai-4
• Q i- 8
3
3
1”
bn-2
b„.4
L.
GENERAD
DE
COMPLEM.
A
NUEVE
D íg ito n
d el
m in u en d o
°1
3J
re s u lta d o
c o
C
( bn-1
i
del
X
(B C D !
í °
r
D íg it o
n
del
z
3
re s u lt a d o
U1
r
3j
C!
F ig u r a 4 .4 0 .— R esíad or de
núm eros de n
dígitos en
BCD n a t u r a l
co m p lem en to a nueve.
CO
r e p r e s e n t a d o s e n el c o n v e n i o d e l
223
A R ITM ETIC A EN LOS C O D IG O S BINARIOS
C om plem ento
a nueve
O, a3 a2 O,
dj d3 d , d ,
0
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
0
0
1
0
0
1
1
1
0
0
1
1
0
1
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
0
0
0
1
1
0
1
1
1
0
0
1
0
1
0
0
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
1
0
X X X X
1
0
1
1
X X X
1
1
0
0
X X X X
1
1
0
1
X X X X
1
1
1
0
X X X X
1
1
1
1
X X X X
X
T a b l a 4.6. — T a b l a d e v e r d a d d e l g e n e r a d o r d e l c o m p l e m e n t o a n u e v e e n el c ó d i g o
BCD n a t u r a l .
9 — n = 24 — 1 — <3+10 = 2" + 9 — a
produciéndose un acarreo que no es tenido en cuenta.
En la figura 4.41 a se representa el circuito que realiza el complemento a nue­
ve.
Los cuatro inversoresno son necesarios si están disponibles los bits a¡ aat .
En la figura 4.416 seindica el símbolo
lógico del generador del complemento a
nueve.
Para operar simultáneamente con números positivos y negativos es conveniente
utilizar el convenio del complemento a nueve junto con un bit de signo, que puede
ser uno si el número es negativo y cero si es positivo.
Realizaremos seguidamente algunos ejemplos de operación con números nega­
tivos utilizando ambos convenios.
Sean los números:
3310 =
42,o m
B.S.
0
0
0011 0011
0100 0010
Los mismos números negativos serán:
- 3 3 ,o - 4 2 ,0 =
B.S.
1
1
0110
0101
0110
0111
224
SISTEM AS ELECTR O N IC O S D IG ITA LES
a)
b)
F ig u r a 4 .4 1 .— G e n e r a d o r d e c o m p l e m e n t o a n u e v e : a ) e s q u e m a d el c ir c u ito ;
b) s í m b o l o l ó g i c o .
La operación 33 — 42 será:
B.S
33
- 42
-9
1
0
+ 1
0 0 1 1\
0011
0101
0111
1
1001
\ 1010
1
1001
10000
+
\ 0110
Corrección
El resultado, por lo tanto, es:
1
1001
0000 s= - 9 10
El bit de signo 1 indica que el resultado es negativo y, por tanto, los dígitos
están representados mediante su complemento a nueve. En efecto, el complemento
a nueve de 1001 0000 es 0000 1001 equivalente ai 9 decimal.
La operación 42 — 33 será:
B.S.
42
33
0
+ 1
0100
0110
0010
0110
9
1
1010
0110
1000
+ 1N\
\
1 0 1 0000
+ 1—
0
0000
1000
------ A
1001
Corrección
A R IT M E T IC A EN LOS C O D IG O S BIN ARIO S
225
E! resultado es:
B.S.
0
0000 1001 = 910
En la figura 4,42 se representa un sistema sumador-restador en el código BCD
natural.
El número a, que es el minuendo en la operación resta, se aplica directamente
a las entradas de los circuitos sumadores en BCD natural. El número b se conecta,
por un lado, a las entradas de un circuito generador del complemento a nueve que
acabamos de estudiar y, además, directamente a las entradas de un cuádruple
multiplexor de dos canales. Asignando a la variable de selección E de los multiple­
xores el estado cero o uno lógicos, se consigue que se presenten a las entradas del
sumador el número b o su complemento a nueve respectivamente, por lo que de
esta forma se selecciona la realización de la operación suma o resta respectivamen­
te. Además, en el caso de la operación resta, se debe de invertir el signo del
número b, lo cual se realiza mediante una puerta O-exclusiva controlada por la
misma variable.
Al igual que en el circuito sumador-restador binario natural en el convenio del
complem ento a uno (figura 4 .2 7 ), el acarreo de la suma de los bits de signo se co­
necta a la entrada de acarreo del primer sumador.
Es interesante también detectar la situación en que el resultado rebase la capa­
cidad máxima del sumador. El rebasamiento se produce en los siguientes casos:
a) Aplicando a los sumadores dos números positivos, es decir, cuyo bit de signo
es cero en ambos, se produce un uno lógico en el acarreo CD„+1 del último sumador.
b) Aplicando a los dos sumadores dos números negativos, es decir, cuyo bit de
signo es uno en ambos, se produce un cero lógico en el acarreo CD„+1 del último
sumador con lo cual el resultado sería positivo, lo cual es erróneo.
Por tanto, denominando BSa y BS0 a los bits de signo de ambos números, la
ecuación lógica de la variable rebasamiento R resulta:
R = BSa
BSf,
CDn+1 + BSa
BSb CDn+i
que adecuadamente transformada queda finalmente:
R — BSa
B S. 5 iyn+1 B Sa BSb LDntl
En la figura 4.43 se representa el esquema del circuito detector de rebasamiento
realizado con puertas NO-Y.
4.4 FORMATOS DE REPRESENTACION DE LOS NUMEROS
FRACCIONARIOS
En los apartados anteriores se estudiaron las operaciones aritméticas con núme­
ros codificados en el sistema binario natural o en los códigos decimales codificados
en binario natural o en exceso tres considerándolos enteros.
226
SISTEM AS ELECTRO N ICO S D IG ITA LES
S /R -
Primer
b 1-1 ■
del
número
b
b i- 4 -
d íg ito
bi~2 "
bl-s '
GENERADOF
DE
COMPLEM.
A
NUEVE
Ü
w
,
(e c o )
p
í°
aj
( i -1« 1- 2-
«1 -4 del
b ¡- i
b ¡—2 ■
b
bi -U
D íg ito i
n ú m e ro
b i-0
GENERADOF
DE
COMPLEM.
A
NUEVE
Gl
t
1
1
0
i
Cpi n
ü
CO
(BCD )
p
3J
a i- e ­
GENERADOR
"mOF
DE
COMPLEM.
A
NUEVE
00
C dí
3.
CI
ü
CO
(B C D )
p
3.
Dígito n
del
número a
Qn-2_
Qn-C
Qn-0-
BSb
Bit de signo
número b
B it de signo
número a
a n -1 -
S.'
3
Qi-1 "
D.gto i
Qj. 2 _
del
\
numero a a ¡-i Dígito n b n-1 '
del
bn-2 ■
número bn-4 ■
b
bn-8
Cd2
Cdí*
u
*
u
[j
.0
3
Con n
CO
p
2:
BSa
CI
Cün+1
Bit de signo
det
resultado
CO
DETECTOR
DE
RE0ASAMIEM
F ig u r a 4 .4 2 .— S u m a d o r-restad o r
de n ú m e r o s de n d íg it o s en B C D n a t u r a l c o n c i r c u i t o d e t e c t o r d e reb asam iento.
A R IT M E T IC A EN LOS CO D IG O S BINARIOS
227
F i g u r a 4 .4 3 .— E sq u em a del circu ito de reb asa m ien to de la figura 4 .42 .
Las operaciones con números fraccionarios introducen un nuevo concepto, que
es el de la coma que separa la parte entera de la parte fraccionaria.
Estudiaremos las formas o sistemas de representar números fraccionarios y la
realización de operaciones en cada uno de ellos.
4.4.1
Representación de los números fraccionarios en coma fija
En esta forma de 'representación se asigna, tal com o su nombre indica, una
posición fija a la coma. Por ejemplo, si se opera con números binariosde ocho bits,
la coma puede situarse de forma arbitraria en cualquiera de las posiciones, pero una
vez elegida no se modifica.
La principal ventaja de este m étodo de representación es que los algoritmos de
realización de las diferentes operaciones son los mismos que los estudiados para los
números enteros en los apartados anteriores.
Por ejem plo, sean los siguientes números de ocho bits con dos decimales:
011011,11 y 100001,01. La suma de ambos números es:
0
1
1 0
1 1, 1 1
1 1 1 1 0
1 , 0 0
+ 1 0 0 0 0 1,0 1
y se observa que la operación se realiza com o si los números fuesen enteros.
El principal inconveniente de la representación en coma fija es que no se
aprovecha la capacidad de los operadores aritméticos. En efecto, si se suponen, al
igual que antes, números de ocho bits con dos fraccionarios, el máximo número
que puede representarse es 111111,11 y el mínimo distinto de cero es 0,01. Pero la
capacidad de los operadores podría permitir operar el número máximo 11111111 y
el mínimo 0,00000001.
4 .4 .2 Representación de los números fraccionarios en coma flotante
Este modo de representación evita el inconveniente antes citado en los números
de coma fija, pero, tal com o se comprueba seguidam ente, los algoritm os de realiza­
ción de las diferentes operaciones son más com plejos.
228
SISTEM AS ELECTRO N ICO S DIGITALES
La representación de los números en coma flotante en un sistem a de numera­
ción de base B se realiza mediante una mantisa m y un exponente e tal que:
n
m Be
m: Número en coma fija que se denomina mantisa.
e: Número entero que se denomina exponente.
B: Base del sistema de numeración.
En el sistema de numeración decimal (B = 10) un ejem plo de número represen­
tado en el formato de coma flotante es el 22,5 ■ 103. Pero este número se puede re­
presentar de muy diversas maneras:
22,5 ■103 = 0,02 25 « 106 = 225.000 • 10“ ' = ...
que se diferencian por la situación de la coma en la mantisa y el valor del expo­
nente.
Pero, en la práctica, es necesario elegir una de todas las formas posibles para rea­
lizar las operaciones en ella. Las dos más utilizadas son:
— Situación de la coma inmediatamente antes de la cifra más significativa dis­
tinta de cero.
En el ejem plo anterior es: 0,225 • 105
— Situación de la coma inmediatamente después de la cifra más significativa
distinta de cero.
En el ejem plo anterior es: 2,25 • 104
De lo expuesto se deduce que el paso de una forma de representación a otra se
realiza desplazando la coma tantos lugares com o sea necesario hacia la izquierda o
hacia la derecha y aumentando o dism inuyendo el valor del exponente en tantas
unidades com o desplazam ientos se hayan efectuado.
En el sistema de numeración binario natural se pueden representar también los
números en coma flotante.
Por ejemplo:
0 , 0 1 1 ■2 00M = 1,1 ■2 0001 = 1 1 0 - 2 “ 000t = . ..
Al igual que en el sistema de numeración decim al, las dos expresiones normali­
zadas más utilizadas son:
0,11 ■2 0010
1,1
■
2 0001
Diversas formas (denominadas formatos) de representación de los números bi­
narios en coma flotante han sido desarrolladas por distintos fabricantes de procesa­
dores digitales.
D ichos formatos definen:
— El número total de bits utilizados.
— La forma de representación de números positivos y negativos de la mantisa.
A R IT M E T IC A EN LOS CO D IG O S BIN ARIO S
S IG N O
M A N T IS A
EXPO N EN TE
229
M A N T IS A
F i g u r a 4.44
— La forma de representación de números positivos y negativos del exponente.
— El número de bits de la mantisa y del exponente.
— El orden correlativo entre la mantisa y el exponente. El más utilizado se in­
dica en la figura 4.44.
Para la mantisa se escoge una de las formas de representación de los números
indicada en el apartado 4.2.3.1: bit de signo y valor absoluto, bit signo y com ple­
mento a uno o bit de signo y com plem ento a dos.
Para escoger la forma de representar los números en el exponente es necesario
tener en cuenta que para realizar una suma en coma flotante es necesario previa­
mente:
— Comparar los exponentes.
— Incrementar el menor en tantas unidades com o lo diferencian del mayor.
Para comparar fácilm ente los exponentes es conveniente que los números ne­
gativos se representen mediante com binaciones binarias menores que las de los
números positivos. Esto se consigue asignando el valor uno al bit de signo de los
exponentes positivos y representando los exponentes negativos mediante el com ­
plem ento a dos de su correspondiente positivo. Por ejem plo suponiendo cuatro bits
para representar el exponente, el exponente + 3 se representa mediante la com bi­
nación 1011 y el exponente —3 mediante su com plem ento a dos, es decir 0101.
Esta forma de representación recibe el nombre de polarizada (en inglés «biased») y el código así obtenido binario natural desplazado (en inglés «binary offset).
En la tabla 4.7 se indica la representación de los exponentes de cuatro bits en bi­
nario natural desplazado junto al binario natural en com plem ento a dos.
De acuerdo con este criterio, si se dedican seis bits a la mantisa codificada en bi­
nario natural y complemento a dos, y cuatro al exponente, el número - 0 ,1 1 X 20010 se
representa por:
SM
1 0
1 0
0 10
0 0 0
El «Institute o f Electrical & Electronic Engineers» (IEEE) aprobó en 1985 el
formato normalizado IEEE 754. Este formato tiene tres versiones de 32, 64 y 128
bits respectivamente, la primera de las cuales se representa en la figura 4.45 y está
formada por el bit de signo de la mantisa, el exponente de 8 bits y la mantisa de 23
bits.
SISTEMAS E L ECTRO N ICO S DIGITALES
230
E xp o n e n le
d e cim a l
C o d ific a ció n d e l ex p o n en le
en b in a rio d e s p la z a d o
B in ario natural
com p lem en to o d o s
0
o
o
O
-7
0
0
]
o
0
1
0
1
-ó
0
1
0
O
O
-5
0
1
1
0
I
-4
1
o
o
1
0
]
o
0
-2
1
1
0
1
1
1
0
-3
1
1
o
0
0
1
-1
1
]
1
0
o
o
0
1
o
1
o
0
2
o
1
1
0
o
o
3
0
1
4
1
o
1
0
5
1
0
1
0
1
]
6
1
1
0
1
0
1
7
1
1
1
1
I
0
1
1
0
1
1
0
]
o
1
0
1
0
1
T abla 4.7
La mantisa es un número representado en valor absoluto cuyo bit de signo es
cero si el número es positivo y uno si es negativo. La elección del valor absoluto en
lugar del com plem ento a dos para representar la mantisa es debido a que así sim pli­
fican la m ultiplicación y la división que son operaciones muy utilizadas en coma
flotante. Además la mantisa está normalizada de tal manera que la coma queda si­
tuada a la derecha de la cifra distinta de cero más significativa. Dado que esta cifra
es un uno, no es necesario incluirla en el campo de la mantisa, que, por lo tanto,
contiene los 23 bits que se encuentran a la derecha de la coma.
El exponente es un número representado en binario natural desplazado que, por
lo tanto, puede variar entre - 128 y + 1 2 7 .
La com plejidad de los algoritm os de operación en coma flotante hace que su
sistem a físico sea asim ism o muy complejo. Por ello, hasta que no se alcanzó el ni­
vel de muy gran escala de integración (VLSI), las operaciones en coma flotante se
realizaron mediante un circuito operador de coma fija y un sistema secuencia! sín-
s
1 bit
E x p o n e n te (E )
8 bits
m í -----------------------------------
M a n t i s a (M )
m^ ---------
23 bits
F ig u r a 4 . 4 5 . — F o r m a t o 1 E E E 7 5 4 - 1 9 8 5 d e 3 2 b i t s .
---------
A R ITM ETIC A EN LOS CO DIG O S BIN ARIO S
231
crono que constituyen conjuntamente un procesador digital secuencial síncrono
que ejecuta las operaciones en coma flotante mediante una secuencia de operacio­
nes básicas. En la actualidad los procesadores digitales suelen tener circuitos ope­
radores en coma flotante que reciben la denom inación de coprocesadores. Su análi­
sis se sale fuera de los límites de este libro.
PROBLEMAS
1. Se tienen tres n ú m ero s de d o s díg ito s (8 bits) en el código B C D exceso tres. D ise ñ a r un
c ircuito q u e realice la sum a de los dos m ayores de los tres, u tilizan d o al m áxim o ios circuitos
de escala de integ ració n m edia.
2. ¿C uál es el n ú m e ro de bits n e c e sa rio s p a ra s u m a r 17 y 19 c o n u n bit d e signo, re p re se n ­
ta n d o esto s n ú m e ro s en el siste m a b in a rio n a tu ra l?
3. R e a liz a r la resta 47 — 39 en el siste m a b in a rio n a tu ra l con un bit de signo:
a) R e p re s e n ta n d o los n ú m e ro s n e g ativ o s m e d ia n te el c o n v e n io de! c o m p le m e n to a uno.
b) R e p re s e n ta n d o los n ú m e ro s n e g ativ o s m e d ia n te el c o n v e n io del c o m p le m e n to a dos.
4. D ise ñ a r un c irc u ito q u e realice la su m a del n ú m e ro A de c u a tro bits (a, a rq) c o n el m a y o r
de los d o s n ú m e ro s B{b, a ¿ q ) y C(c, a c.,). T o d o s los n ú m e ro s e stán c o d ifica d o s e n el
sistem a b in a rio n a tu ra l. Si los n ú m e ro s B y C so n iguales, el re su lta d o ha de ser igual al
n ú m e ro A. U tiliz a r al m áx im o c irc u ito s de escala de in te g ra c ió n m edia.
5. R e aliza r las sig u ien te s o p e ra c io n e s en el c ó d ig o B C D n a tu ra l r e p re s e n ta n d o los n ú m e ro s
neg ativ o s m e d ia n te el c o m p le m e n to a nueve ju n to con un bit de signo. In d iq u ese en c a d a
caso la c a p a c id a d q u e ha de te n e r el s u m a d o r p a ra q u e no se p ro d u z c a re b a sa m ie n to
a)
h)
c)
d)
49 - 36.
54 - f 72.
- 2 8 1 + 514,
- 5 8 - 63.
6. D ise ñ a r un s u m a d o r-re s ta d o r de 8 bits y un bit de sig n o c o n p ro p a g a c ió n del a c a rre o en
p a ralelo . U tilícen se al m áx im o los c irc u ito s de escala de in te g ra c ió n m edia.
Capítulo
5
T ecn o lo g ías de re a liza c ió n
d e los circuitos d ig ita le s
5.1 INTRODUCCION
Los métodos de diseño de sistemas digitales hasta ahora estudiados conducen a
la realización de un circuito de conmutación.
Para ello se han de utilizar dispositivos físicos que posean dos estados bien
diferenciados a los cuales se les podrá asignar los valores cero y uno lógicos.
El primer elemento físico utilizado ha sido el relé con uno o más contactos y en
general se adoptó el convenio de asignar el valor lógico uno al contacto cerrado y
el valor lógico cero al contacto abierto.
Ha sido el desarrollo espectacular de la electrónica en los últimos años lo que
ha permitido la realización de sistemas digitales cada vez más complejos y con un
consumo de potencia cada vez más reducido.
En este estudio de la tecnología de los sistemas digitales se hará referencia ex­
clusivamente a los circuitos electrónicos. Los estados diferenciados de los elemen­
tos electrónicos se identifican mediante dos tensiones distintas. El criterio de asig­
nación de los estados uno y cero lógicos es totalmente arbitrario. Si se asigna el
valor 1 a la tensión más alta y el valor 0 a la tensión más baja, la lógica utilizada
se llama positiva y si, por el contrario, se asigna el valor 0 a la tensión más alta
y el valor 1 a la tensión más baja, la lógica recibe el nombre de negativa.
A lo largo de este capítulo se estudian los distintos dispositivos semiconducto­
res utilizados en la realización de los sistemas digitales y sus características más im ­
portantes.
5.2 CARACTERISTICAS GENERALES DE LOS CIRCUITOS DIGITALES
Las características generales de toda puerta lógica, independientemente de la
función que la misma realice, son las siguientes:
a) Cargabilidad de salida (fan-out). Es el máximo número de puertas básicas
que pueden ser gobernadas por una sola puerta.
b) Cargabilidad de entrada (fan-in). Es el máximo número de entradas que
puede tener una puerta lógica.
234
SISTEM AS EL EC TR O N IC O S D IG ITA LES
c) Tensión de umbral. Se refiere a las puertas lógicas y es por definición la
tensión en que la puerta comienza a cambiar de estado lógico. Existen dos tensiones
de umbral, una correspondiente al estado lógico de entrada cero y otra al estado
lógico de entrada uno. Se definen ambas tensiones en los puntos en que la pendiente
de la curva de transferencia es igual a —1.
La curva de transferencia de una puerta lógica representa gráficamente la
relación entre las tensiones de entrada y salida de ella. En la figura 5.1 se indica la
curva de transferencia de una puerta inversora en la que se pueden observar ambas
tensiones de umbral F„,0 y Vu.i ■
d) Margen de ruido (noise margin). Es, por definición, la variación de tensión
admisible a la entrada de un elemento lógico (de duración superior al tiempo de
propagación medio del elemento considerado) sin que la salida del mismo cambie
de estado.
F ig ur a 5 .1 .— C u rv a de tran sferen cia típica d e u n e le m e n to ló g ic o in versor.
Existen dos márgenes de ruido, uno para el estado lógico de entrada cero y otro
para el estado lógico de entrada uno.
La determinación de los márgenes de ruido se realiza sobre la curva de transfe­
rencia de! elemento lógico correspondiente.
En la figura 5.1 se definen:
Ks, 0mas
Vs lmin
Vu o
VUt i
= máxima tensión que puede aparecer a la salida de una puerta
cuando su estado lógico es cero y está conectada al número má­
ximo de puertas posible
= mínima tensión que puede aparecer a la salida de una puerta
cuando su estado lógico es uno y está conectada al máximo nú­
mero de puertas posible.
= tensión de umbral correspondiente al estado lógico de entrada cero.
= tensión de umbral correspondiente al estado lógico de entrada uno.
TEC N O LO G IA S DE REA LIZACIO N DE LOS CIRCU ITO S DIGITALES
235
Normalmente una puerta se conecta a otra de características eléctricas idénticas
tal com o se indica en la figura 5.1 y, por tanto, la máxima tensión de entrada en
estado cero de una puerta VE, 0 „„,r. es equivalente a la máxima tensión de salida
en estado cero Vs , „
de la puerta que está conectada a ella. Lo mismo se
puede decir de la mínima tensión de entrada en estado uno de una puerta VE, ,
.
Por consiguiente:
V¡:, o i».iv.
■=
V
' E, 1 m m .
L>\ o n u il.
V
r S , l míti.
Se definen los márgenes de ruido de la forma siguiente:
Margen de ruido en estado lógico cero de la entrada: es la diferencia entre L,-i0
y
L / ;, 0 mu i
K, o
V:, n h u í.
“
V(!)0
K . , 0 muv
Margen de ruido en estado lógico uno de la entrada: es la diferencia entre
V e , i mí», y
Vu, i
= VK. I imiVi. '
V,t \ = Ks, I min.' ' Vt., i
Los valores de las cuatro tensiones que se acaban de definir dependen de la
tecnología de la puerta considerada y son especificados por el fabricante de la
misma.
e)
Curva de inmunidad dinámica a ios ruidos. Permite conocer el comporta­
miento de una puerta digital en régimen dinámico. Representa la relación entre la
i
F ig u r a 5 .2 .— C u r v a d e i n m u n i d a d
d in á m ic a al ru id o .
altura de los impulsos aplicados a su entrada y su duración mínima para hacer
cambiar el estado lógico de la salida de la puerta (fíg. 5.2). Existe una curva de este
tipo para el estado uno de la entrada y otra para el estado cero. La tensión A V¡ es
el valor del margen de ruidos correspondiente de la puerta.
f ) Tiempo de propagación medio (tpd). Se define com o la media aritmética
236
SISTEM AS E L EC TR O N IC O S D IG ITA LES
entre los tiempos medios de propagación del cambio de estado de la entrada a la
salida en los casos en que ésta pasa del estado 1 al 0, y viceversa
tpd =
tpdf + tpdr
----
En la figura 5.3 se definen gráficamente los conceptos tpdf y tpdr aplicados al
caso de una puerta que realiza la función lógica inversión.
F i g u r a 5 .3 .— R elación te m p o ra l en tre la señal de e n tra d a y la de salid a de u n inversor.
g) Potencia disipada: Se define para un ciclo de trabajo del 50 % y es la potencia
disipada por una puerta lógica en esas condiciones.
h) Producto potencia disipada-tiempo de propagación: Como su nombre indi­
ca, es el producto de las dos características antes citadas. Constituye un factor de
mérito de una determinada familia o tecnología de realización de los circuitos
lógicos. Cuanto menor es el valor de este parámetro, mejor es la técnica de realiza­
ción de la familia considerada.
5.3 CIRCUITOS DIGITALES CON DIODOS
El diodo semiconductor que presenta los estados de conducción y no conduc­
ción bien diferenciados, según el ánodo sea positivo o negativo, respectivamente,
con respecto al cátodo, es un elem ento idóneo para la realización de circuitos
digitales.
En la figura 5.4 se representa una puerta elemental con diodos. Si cualquiera de
las entradas se conecta al nivel de masa de la fuente que genera + Vc, la salida toma
un nivel de tensión aproximadamente igual al de masa (incrementado en la caída
de tensión directa en el diodo). Solamente si las tres entradas a, b y c están
polarizadas al nivel + Vc , la salida estará también a dicho nivel. El lector puede
deducir que esta puerta realiza la función Y en lógica positiva y la función O en
lógica negativa.
La figura 5.5 representa otra puerta elemental con diodos. Se deja al lector que
T E C N O LO G IA S DE REA LIZACIO N DE L.OS CIRCU ITO S DIGITALES
-M -
237
S = a .b .c {lógica positiva)
-M -
+VC
F ig u r a
5 .4 .— P u e rta elem en tal co n dio d o s q u e realiza la fu n ció n Y en lógica positiva.
F ig u r a
5 .5 .— P u e rta elem ental con d io d o s q u e realiza la fu n ció n O en lógica positiva.
analice su comportamiento eléctrico y deduzca que esta puerta realiza la función O
en lógica positiva y la función Y en lógica negativa.
Por ser el diodo un elemento pasivo en la práctica resulta imposible la conexión
de puertas Y y puertas O realizadas con diodos. En efecto, analizando la figura 5,6,
se deduce que la resistencia R2 deberá ser muy elevada con respecto a la resisten­
cia i?, de la puerta E, a fin de que cuando a„ b¡ y c, están al nivel + K, el nivel de
5, sea aproximadamente igual a + V. Pero, por otra parte, R,¿ deberá ser mucho
menor que la resistencia Rl de la puerta Y2 para que el nivel de S2 sea aproxima­
damente igual al de masa cuando todas las entradas de la puerta O se encuentran
en este nivel. Com o no se pueden cumplir al mismo tiempo estas dos condiciones,
se deduce la imposibilidad de tener puertas Y y puertas O normalizadas conectables entre si.
238
SISTEM AS ELECTR O N IC O S D IG ITA LES
PUERTA V2
14
— H ------H
M
-w -K P U E R TA
V,
►E
-M PUERTA 0
R2
I
F igura 5 .6 ,— C ircn ito con p u ertas Y y p u ertas O realizad as co n diodos.
Más adelante se verá que estas puertas con diodos se utilizan combinadas con
elementos activos.
Una aplicación típica de los diodos es la realización de convertidores de código
com o el que se indica en la figura 5.7, que realiza la conversión del sistema decimal
al BCD natural.
S.4 CIRCUITOS DIGITALES CON TRANSISTORES
5.4.1 Características principales del transistor bipolar en conmutación
En conmutación, el transistor bipolar puede trabajar principalmente en satura­
ción y en corriente (sin llegar a la saturación), lo cual, considerando I B constante,
depende de la resistencia de carga. En la figura 5.8 se representan ambas formas
de funcionam iento. Si la recta de carga es R lt el transistor se satura cuando la in­
tensidad de base es IB„ y, si la recta de carga es R 2, el transistor no se satura.
D ado que el funcionamiento sin llegar a la saturación se diferencia del de satu­
ración fundamentalmente en la ausencia del tiempo de almacenamiento que más
adelante definiremos, nos limitaremos a estudiar sucintamente el transistor bipolar
en saturación. Para un estudio más profundo se remite al lector a obras especialidas en el tema [MILL 88].
En la figura 5.9 se representa un circuito que actúa de la forma mencionada.
Cuando al punto E se aplica la tensión de 0 V, el transistor bipolar está en cor­
te (punto A de la fig. 5,8) y en su colector S aparece la tensión + V correspondien-
o
I
2
3
5
6
7
8
9
240
SISTEM AS ELECTRONICOS DIGITALES
te al uno lógico. Cuando al punto E se aplica la tensión + V voltios, el transistor
está saturado (punto B de la fig. 5.8) y la tensión en su colector es aproximada­
mente 0 V, correspondiente al cero lógico.
Además de las características estáticas de funcionam iento del transistor bipolar
en cada uno de los dos estados citados de corte o saturación, es de gran importan­
cia su comportamiento dinámico, es decir, la forma en que se produce el paso de
un estado a otro.
En la figura 5.10 se representa la respuesta de un transistor bipolar incorpora­
do en el circuito de la figura 5.9 cuando a su entrada se aplica un im pulso rectan­
gular. Seguidamente se analiza dicha respuesta.
F ig u r a 5 . 9 . — C i r c u it o d e c o n m u t a c i ó n b á s i c o .
TEC N O LO G IA S DE REA LIZACIO N DE LOS CIRCU ITO S DIGITALES
241
Desde el instante en que la tensión E pasa del valor 0 a + V hasta que la inten­
sidad de colector alcanza el 90 % de su valor final Ics y el transistor se satura,
transcurre un tiempo t {. Igualmente, desde que la tensión en E pasa del valor + V
a 0 hasta que la intensidad de colector alcanza el 10 % de Ics transcurre un
tiempo t2; t\ y ti pueden ser denominados tiem pos de conmutación del estado de
corte al de saturación y viceversa, respectivamente,
F ig u r a 5 .1 0 .— R e sp u e sta d e un tran sistor b ip o la r a u n im p u ls o rectangular.
El tiempo de conmutación del estado de corte al de saturación t¡ puede dividirse
en otros dos, tr y tv tales que /, = tr + ts (fig. 5.10). El tiempo tr que tarda lc en
alcanzar el valor 0,1 Ics depende de la resistencia interna de la fuente de tensión
que proporciona el impulso de entrada y de las características físicas del transistor.
El tiempo
o tiempo de subida, es el que tarda I c en pasar de 0,1 Ics a 0,9 Ics y
depende de los parámetros del transistor y del factor de sobresaturación. Se define
el factor de sobresaturación com o la relación entre la intensidad de base que
realmente circula y la que debe circular para que el transistor alcance la saturación
y su expresión es
1
k ' ~
T
m
siendo fi el valor de la ganancia de intensidad en saturación del transistor. El valor
mínimo de este factor debe ser la unidad para que el transistor alcance la saturación
y cuanto mayor es su valor menor es ts .
El tiempo de conmutación del estado de saturación al de corte t2 puede a su vez
dividirse en otros dos ta y tb (fig. 5.10). El tiempo ta llamado de almacenamiento,
es el necesario para la desaparición de los portadores de carga minoritarios alma­
cenados en la base; ta depende de la impedancia de salida y de las características
242
SISTEMAS ELECTRONICOS DIGITALES
del transistor, y su valor aumenta al hacerlo el factor de sobresaturación. Se define
ta com o el tiempo que transcurre desde que la tensión de entrada pasa de + V a 0
voltios hasta que la intensidad de colector alcanza el valor 0,9 ¡Cs- El tiempo tb
llamado de bajada, es el que transcurre mientras Ic pasa del valor 0,9 l c.s a 0,1 I c.sSu valor depende de las características propias del transistor.
Aunque una disminución del valor del factor de sobresaturación produce una
disminución de ta y una elevación de ts es posible mantener éste muy bajo si las
características del transistor son adecuadas. Por esto se deben evitar valores de K s
elevados (muy superiores a 1), con lo cual se logran circuitos de conmutación muy
rápidos.
Los circuitos lógicos con transistores bipolares en saturación han sido realiza­
dos mediante diferentes técnicas de las cuales las que más se utilizan —por lo que
las describiremos— son las de lógica resistencia-transistor (RTL), lógica diodotransistor (DTL) y lógica transistor-transistor (TTL).
En un principio los circuitos lógicos han sido realizados mediante componentes
discretos. La existencia de un número reducido de funciones lógicas elementales
ha permitido la fabricación en serie primeramente de circuitos bloque y posterior­
mente de circuitos integrados m onolíticos. La utilización de estos componentes re­
porta la obtención de una mayor fiabilidad del sistema, junto con unas dimensio­
nes más reducidas del mismo y, además, permite al diseñador concentrar su
esfuerzo en la concepción lógica del sistema.
5 .4 .2 Circuitos d igitales con com ponentes discretos:
lógica resistencia-transistor
El primer circuito que se utilizó fue el de la figura 5.11 que representa una
puerta NO-O en lógica negativa realizada con resistencias y un transistor bipolar
de germanio. El principal inconveniente de este circuito es la necesidad de utilizar
una alimentación auxiliar para polarizar inversamente la base del transistor cuando
-V C
R
-I
h
-©
F i g u r a 5 .1 1 . — P u e r t a N O -O e n ló g ic a n e g a t iv a r e a liz a d a c o n r e s is t e n c ia s y u n tr a n s is t o r P N P
de germ an io .
TE C N O LO G IA S DE REA LIZ A C IO N DE LO S C IR C U ITO S D IG ITA LES
243
todas las entradas del mismo se encuentran en estado cero a fin de reducir la co­
rriente de pérdidas del colector. Este inconveniente se evitó posteriormente me­
diante la utilización de transistores de silicio, tal com o se indica en la figura 5.12;
la resistencia R E se conecta al cero de la tensión + Vp y, por tanto, se suprime
la tensión de polarización — Vc. Otra desventaja del circuito es que la corriente
+vc
R
F ig u r a
Rl
5.12.—Puerta NO-O en lógica positiva realizada con resistencias y un transistor NPN
de silicio.
de base proporcionada por una sola entrada debe de ser suficiente para saturar el
transistor, por lo cual, al poner más de una entrada en estado uno se produce una
sobresaturación que disminuye la frecuencia máxima de conmutación del circuito.
Una ventaja importante es la gran inmunidad al ruido.
5 .4 .3 Circuitos bloque: tecnología resistencia-transistor (RTL)
Constituyeron un paso adelante en la concepción de los circuitos digitales elec­
trónicos.
Consistieron en encapsular juntos los com ponentes de la puerta NO-O (ÑOR)
de la figura 5.12, constituyendo de esta forma un bloque que el diseñador de siste­
mas digitales podía utilizar com o tal.
En esta tecnología se realizaron además circuitos temporizadores cuyo diagra­
ma de bloques se representa en la figura 5,136 junto con la secuencia de evolución
en el tiempo de sus señales. C om o se puede observar, la principal característica de
este circuito es que la salida cambia inmediatamente del estado 1 al 0 cuando la en­
trada conmuta del 0 al 1 y, por el contrario, cuando conmuta del estado 1 al 0,
la salida pasa del estado 0 al 1 después de un cierto tiem po t = R C variable entre
amplios márgenes m odificando una resistencia y un condensador que se conectan
exteriormente. Estos circuitos se aplicaron extensamente en la realización de siste­
mas de control industrial.
SISTEM AS EL ECTRO N ICO S D IG IT A L ES
244
Enlrada
R
E
r Q
i
S
h
O PERADO R
i
Salida
C
H
E
i
TEM PORAL
i
l
progra mable
e xle rior me nte
b!
F ig u ra
5.13.—Circuito tem porizador: a) diagram a de evolución en el tiem po de sus señales;
b) sím bolo lógico.
La frecuencia máxima de funcionam iento de los circuitos bloque de tecnología
resistencia-transistor quedó limitada a 50 kHz aproximadamente y por ello en la
práctica su utilización se limitó a la realización de sistemas secuenciales de control
asincronos.
5.4 .4 Circuitos integrados digitales
5 .4.4.1 Introducción. El progreso de la tecnología de fabricación de los sem i­
conductores permitió, a principios de la década de 1960, la difusión de varios com ­
ponentes en un único sustrato semiconductor. Apareció así el «circuito integrado
m onolítico» (en inglés «M onolithic Integrated Circuit») y se inició el desarrollo de
la m icroelectrónica que es el área de la electrónica aplicada dedicada al estudio de
los m étodos y procesos de realización de circuitos integrados.
La existencia en la electrónica digital de numerosos bloques funcionales la hizo
idónea para la realización de circuitos integrados m onolíticos de complejidad cre­
ciente y contribuyó al espectacular desarrollo de la m icroelectrónica a partir de f i­
nales de la década de 1960.
En sucesivos apartados se estudian los principales conceptos de los circuitos in­
tegrados digitales. Un análisis más profundo de la evolución y del estado actual de
los circuitos integrados se sale fuera de los lím ites de este libro y por ello se remite
al lector a la bibliografía [GEIG 90] [HURS 85],
5 .4 .4 .2 Clasificación de los circuitos integrados digitales. La gran cantidad
de conceptos referentes a las características de los dispositivos, de los circuitos y de
los sistem as electrónicos digitales ha dado lugar a num erosos tipos de circuitos in­
tegrados digitales.
El primer concepto utilizable para clasificarlos es la forma en que se realiza el
circuito integrado que puede ser m onolítico o híbrido. Un circuito integrado m ono­
TEC N O LO G IA S DE REA LIZACIO N DE LOS CIRCU ITO S DIGITALES
245
lítico está constituido por un conjunto de dispositivos colocados en un único so­
porte o sustrato sem iconductor que constituye uno de los elem entos del mismo. Un
circuito integrado híbrido está formado por un conjunto de circuitos integrados m o­
nolíticos y com ponentes discretos que se colocan sobre un determinado soporte
inerte que sirve exclusivam ente para realizar las conexiones entre ellos.
En sucesivos apartados se analizan las características generales de los circuitos
integrados m onolíticos e híbridos.
A continuación se analizan las distintas formas de realizar los circuitos integra­
dos m onolíticos que han evolucionado vertiginosam ente para dar lugar al extraordi­
nario desarrollo de la electrónica digital
5 .4 .4 .2 .1
Circuitos integrados digitales monolíticos. Los circuitos integrados
digitales m onolíticos (en adelante CIDM ) se pueden clasificar de acuerdo con dos
grandes conceptos interrelacionados, tal como se indica en la figura 5.14;
a) Según la forma en que se realizan físicam ente, que a su vez da lugar a:
— Según el tipo de d isp ositivos utilizado, los CIDM bipolares, MOS y
BICM OS.
— Según el número de dispositivos colocados en el interior de un único cir­
cuito, los CIDM SSI, MSI, LSI, VLSI, ULSI y GLSI.
b) Según la forma en que se realiza el diseño desde el punto de vista del inge­
niero de aplicaciones:
— Los CIDM normalizados o estándar (standard off-the-shelf integrated circuits).
— Los CIDM especificados por el usuario.
En sucesivos apartados se estudian los diferentes tipos de CIDM, pero la gran
complejidad de los CIDM hace que su presentación secuencial en un libro entrañe
muchas dificultades. Por ello, en este libro se incluye un CD-ROM que contiene un
sistema hipermedia que presenta los CIDM de forma interactiva para que el lector
pueda elegir la secuencia de análisis que se adapte mejor a sus conocim ientos y
acceder en cada instante de forma sencilla a cualquiera de los diversos conceptos
interrelacionados relativos a los CIDM.
5 .4 .4 .2 .1 .1
Clasificación según el tipo de dispositivo utilizado. Si se utilizan
transistores bipolares se obtienen los CIDM bipolares que fueron los primeros en
desarrollarse, y han tenido una gran evolución con la finalidad de reducir al má­
ximo el producto del tiempo de propagación por la potencia disipada. En la figura
5.14 se indican por sus siglas las principales fam ilias de circuitos integrados digita­
les bipolares que se estudian en el apartado 5.4.4.3.
El otro dispositivo que se utiliza para realizar los CIDM es el transistor de
efecto de campo de puerta aislada [Metal Oxide Sem iconductor (M OS)]. Por sus
246
f
CIRCUITOS INTEGRADOS DIGITALES MONOLITICOS (CIDM)
S e g ú n la re alizac ió n física
S e g ú n el s e m ic o n d u c to r utilizado
S e g ú n el n ú m e ro d e dispositivos
S e g ú n la fo rm a e n q u e se re a liz a el d iseñ o
(d e s d e el p u n to d e vista del in g en iero d e a p lic a c io n e s )
S IS T E M A S
E L E C T R O N IC O S
D IG IT A L E S
F i g u r a 5.14,— Clasificación de los CIDM.
TEC N O LO G IA S DE REA LIZACIO N DE LOS CIRCU ITO S DIGITALES
247
características los transistores MOS han permitido la integración de gran número
de componentes en un único circuito integrado m onolítico. Al estudio de las tecno­
logías MOS se dedica el apartado 5.4.4.4.
La com binación de transistores MOS y bipolares permite realizar circuitos con
gran cargabilidad de salida (fan-out) y a su estudio se dedica el apartado 5.4,4.5.
El progreso de la física del estado sólido ha permitido el uso de com puestos IIIV, y en concreto del arseniuro de galio, para realizar circuitos integrados digitales
que se estudian en el apartado 5.4.4.6.
5 .4 .4 .2 .1 .2
Clasificación según el número de dispositivos. Tanto los CIDM
de silicio com o los de arseniuro de galio se pueden a su vez clasificar según el nú­
mero de dispositivos o de puertas básicas contenidas en los mismos.
El progreso de las técnicas de integración y la aplicación de métodos de diseño
asistido por computador han hecho que el número de com ponentes que se pueden
difundir en un solo sustrato sem iconductor haya ido aumentando paulatinamente
(tabla 5.1).
N .e d e com ponentes
N. - d e puertas
Pequeño escalo de integración (SSI)
10 a 100
1 a 10
M ediana escala de integración (MSI)
100 a 1 .0 0 0
10 a 100
1 .0 0 0 a 1 0 .0 0 0
100 a 1 .0 0 0
Muy gran escala de integración (VLSI)
1 0 .0 0 0 a 1 0 0 .0 0 0
1 .0 0 0 a 1 0 .0 0 0
Ultra gran escala de integración (UtSI)
1 0 0 .0 0 0 a 1 .0 0 0 .0 0 0
1 0 .0 0 0 a 1 0 .0 0 0
G ig a gran escala de integración (GLSI)
> 1 .0 0 0 .0 0 0
> 1 0 0 .0 0 0
N iv e l d e integración
G ran escala de integración (LSI)
T abla 5 . 1.— Clasificación de los circuitos digitales monoiiticos de acuerdo con el núm ero de
com ponentes que contienen.
Se com enzó integrando puertas elem entales NO-Y y NO-O en un número de
una a seis en función del número de entradas, y biestables del tipo J-K principal su­
bordinado (M aster-Slave), D activado por flancos (edge-triggered) y D cerrojo
(latch) (ver capítulo 6). Estos circuitos constituyen la pequeña escala de integración
(SSI), denominación que engloba a los circuitos integrados que contienen entre 10
y 100 com ponentes, equivalentes aproximadamente a 1 y 10 puertas lógicas respec­
tivamente.
La existencia de muchos sistem as digitales com plejos normalizados tales como
contadores, multiplexores, decodificadores, etc., ha permitido su diseño en circuito
integrado y produjo la aparición de la escala de integración media (M SI). Bajo esta
denom inación se incluyen aquellos circuitos integrados que contienen de 100 a
1000 com ponentes, equivalentes aproximadamente a 10 y 100 puertas lógicas res­
pectivamente.
El desarrollo combinado de la teoría de los bloques funcionales y de las técnicas
m icroelectrónicas condujo a los circuitos de gran escala de integración (LSI), que
SISTEM A S EL EC TR O N IC O S D IG ITA LES
248
W
LD
CC
O
H
<S)
w
z
<
a.:
o
5
1960
1970
1980
1990
F ig ur a 5 . 1 5 . — R e p r e s e n t a c i ó n g r á f i c a d e la e v o l u c i ó n d e la c a p a c i d a d d e i n t e g r a c i ó n .
poseen un número de puertas comprendido entre 100 y 1000, y dio lugar al naci­
m iento del microprocesador.
El progreso continuo de las técnicas de integración permitió la realización de
circuitos de muy gran escala de integración (V L SI), de ultra gran escala de integra­
ción (ULSI) y de giga gran escala de integración (GLSI) que llegan a contener más
de 1.000.000 de com ponentes (equivalentes aproximadamente a 100.000 puertas)
en su interior.
El vertiginoso desarrollo de los circuitos integrados se pone en evidencia m e­
diante el gráfico sem ilogarítm ico de la figura 5.15 que muestra que desde 1960
<
I—
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F ig u r a 5 . 1 6 . — R e p r e s e n t a c i ó n g r á f i c a d e la e v o l u c i ó n d e l á r e a d e l o s C I D M y e l t a m a ñ o d e l a s p u e r t a s
ló g ic a s .
T E C N O LO G IA S DE R EA LIZA CIO N DE LOS C IR C U IT O S D IGITALES
249
T. P R O P A G A C I O N
p
1000
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1960
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F i g u r a 5 . 17 . — R e p r e s e n t a c i ó n g r á f i c a d e l a e v o l u c i ó n d e l t i e m p o d e p r o p a g a c i ó n y el c o s t e p o r p u e r t a d e
losC ID M .
hasta 1990 se ha multiplicado aproximadamente por 100.000 el número de transis­
tores que los fabricantes han sido capaces de colocar en un único circuito integrado
m onolítico. Este desarrollo ha sido consecuencia de la dism inución del tamaño de
la puerta lógica y del aumento del área del circuito integrado, que se indican en la
figura 5.16. Otra consecuencia de ello es la dism inución del tiempo de propagación
de una puerta básica que se ha dividido por mil y del coste de la misma que es ac­
tualmente próximo a los diez céntim os tal com o se indica en la figura 5.17.
El resultado de todo ello es que en la década de los años 1990 se pueden realizar
sistem as digitales que en la década de los años 1960 ni siquiera se podían imaginar.
5 .4 .4 .2 .1 .3
Clasificación de los circuitos norm alizados o estándar. Reciben
el nombre de normalizados, estándar o com erciales (en inglés «Standard off-thesh elf integrated circuits») aquellos CIDM que son suministrados por los fabrican­
tes con unas características eléctricas y funcionales perfectamente definidas y tie­
nen asignadas unas siglas formadas por un conjunto de números y/o letras. Un
ejemplo típico es la familia 74 de circuitos integrados TTL.
Según la forma (arquitectura) en que está realizado el sistema físico (hardware)
que los constituye, los CIDM estándar se clasifican en dos grandes clases:
a) CIDM de arquitectura fija, que son aquellos que, com o su nombre indica, po­
seen un sistema físico (hardware) en el que todos sus elem entos están unidos
rígidamente entre sí y funcionan en algún instante a lo largo de su vida útil.
b) CIDM de arquitectura configurable, que son aquellos cuyo sistema físico
(hardware) funcional se puede variar m odificando el estado de unas variables
binarias.
Ambos tipos de CIDM se estudian a continuación.
250
SISTEM AS ELECTR O N IC O S D IG ITA LES
CIDM de arquitectura fija
Los CIDM de arquitectura fija pueden a su vez ser de aplicación general o de
aplicación específica. Los CIDM de aplicación general son aquellos que constitu­
yen bloques funcionales que se utilizan en la realización de numerosos sistem as di­
gitales. Existen circuitos de este tipo tanto en pequeña escala de integración (SSI)
[por ejem plo el circuito 7400 de tecnología TTL que contiene 4 puertas NO-Y
(N A N D ) de cuatro entradas], en mediana escala de integración (M SI) (por ejemplo
el circuito 74LS194 que es un registro de desplazam iento cuyo sím bolo normali­
zado se representa en la figura A 1.60 del apéndice 1), en gran escala de integración
(LSI) (por ejemplo los microprocesadores de 8 bits com o el 6502 de Rockwell, el
6800 de Motorola o el 8085 de Intel), en muy gran escala de integración (VLSI)
(por ejem plo los microprocesadores de 16 bits 8086 de Intel y 68000 de M otorola),
en ultra gran escala de integración (ULSI) (por ejem plo el m icroprocesador 486 de
Intel) y en giga gran escala de integración (GLSI) (por ejem plo el microprocesador
Pentium de Intel).
Pero el avance de la microelectrónica hizo que fuese posible introducir en un
único CIDM un sistem a digital com pleto que realiza una función compleja determi­
nada o específica, o una parte de un sistema digital com plejo. Son ejem plos del pri­
mer caso un sistema de riego automático o un sistem a de telem ando, y del segundo
caso las unidades de interfaz com plejas de procesadores digitales programables
(com o una unidad de com unicaciones, una unidad de visualización gráfica, etc.).
Esto hizo que los fabricantes de circuitos integrados com ercializasen, com o norma­
lizados, circuitos de este tipo que realizan una función específica.
No existe una denominación de estos circuitos universalmente aceptada.
A lgunos fabricantes los denominan circuitos integrados de aplicación específica
normalizados [en inglés «Standard Application Specific Integrated Circuits»
(Standard ASÍC)] y otros los denominan productos norm alizados de aplicación e s­
pecífica [en inglés «Application Specific Standard Products» (A SSP)].
Tanto los CIDM de arquitectura fija de aplicación general com o los de apli­
cación específica se pueden clasificar de acuerdo con dos conceptos interrelacio­
nados:
a) La expansibilidad.
Los CIDM expansibles son aquellos que tiene una determinada capacidad (por
ejemplo una unidad operativa de 8 bits) pero que poseen los recursos lógicos y ter­
minales adecuados para acoplar varios entre sí (sin necesidad de añadir otros circui­
tos) y obtener de esta forma un conjunto de mayor capacidad. Fueron el resultado
del progreso de la microelectrónica y se desarrollaron a nivel LSI y VLSI.
Recibieron por ello el nombre de expansibles (en inglés «Bit slice»). Un ejemplo
característico es la unidad operativa de 4 bits Am 2903 de AM D que se estudia en el
segundo tomo de este libro dedicado a los procesadores digitales. El interés de los
CIDM expansibles disminuyó al alcanzarse la ULSI y ser posible realizar en un
único CIDM un procesador de 32 o 64 bits.
T E C N O LO G IA S D E REA LIZ A C IO N DE LOS C IR C U IT O S D IGITALES
251
b) La programabilidad.
Los CIDM no programables realizan una única función con unas características
perfectamente definidas. Un ejem plo es el circuito 7400 citado anteriormente.
Por el contrario, los circuitos digitales programables son aquellos cuya función
se puede variar m odificando el valor de unas variables binarias. Los CIDM progra­
mables pueden, a su vez, ser o no universales.
Los CIDM de arquitectura fija programables no universales realizan más de
una función o una función com pleja que admite varias variantes y constituyen blo­
ques funcionales de aplicación general. Estos CIDM se caracterizan por poseer un
conjunto de variables binarias de entrada que suelen denominarse variables de
modo de operación o de control y permiten seleccionar las funciones o variantes in­
dicadas anteriormente. Son ejem plos de CIDM de función fija programables no
universales la unidad aritmética y lógica 74181 (estudiada en el capítulo 5) y el cir­
cuito 74L S194 (ver figura A 1.60 del apéndice 1) que es un registro de desplaza­
miento que posee cuatro m odos de operación seleccionables medíante dos variables
binarias.
Los CIDM de función fija programables universales contienen la unidad central
de proceso (CPU) de un computador (com o por ejem plo el 8085, 8086, 80286,
80386, 80486 o el Pentium de Intel, el 6800 o el 68000 de M otorola, etc.), la totali­
dad de un computador (por ejem plo 8051 o el 80196 de Intel o el 68HC11 de
M otorola) o un procesador digital de señales (por ejemplo el D SP56002 de
Motorola). Todos ellos se caracterizan porque la función que realizan se m odifica
cambiando el contenido de una memoria de acceso aleatorio.
Los circuitos integrados digitales estándar presentan, independientemente de su
escala de integración, las siguientes características:
Reducido coste gracias a la fabricación en grandes series.
— Gran fiabilidad debido también a la fabricación en grandes series.
— Disponibilidad de varias fuentes de suministro.
— Escasa protección contra copias no autorizadas, excepto los programables
universales que contienen en su interior la totalidad de un computador.
El diseño de sistem as digitales con CIDM estándar de arquitectura fija se carac­
teriza por la realización de un prototipo con los circuitos adecuados elegidos por el
diseñador y la verificación de su comportamiento mediante la utilización de los ins­
trumentos electrónicos adecuados (o sciloscop ios, analizadores lógicos, emulado­
res, etc.).
CIDM configurables
Los CIDM de arquitectura fija, tanto si son expansibles com o si no lo son e in­
dependientemente de su nivel de integración, poseen un conjunto de recursos lógi­
cos conectados rígidamente entre sí que se utilizan en su totalidad a lo largo de la
vida útil de los m ism os. La programabilidad les da a estos CIDM la característica
de poder cambiar su forma de operación m odificando el contenido de una memoria
252
SISTEM A S EL EC TR O N IC O S D IG ITA LES
de acceso aleatorio o las conexiones de una matriz lógica programable. Pero la fle­
xibilidad así obtenida no es suficiente en algunas aplicaciones com o por ejemplo
los circuitos de interfaz de ciertos periféricos de un procesador. Por ello surgió el
interés por desarrollar unos CIDM cuyo sistem a físico (hardware) funcional pu­
diera ser m odificado mediante el estado de unas variables binarias.
La configurabilidad es un concepto asociado a los sistem as electrónicos digita­
les cuya función se puede m odificar utilizando solam ente una parte de los elem en­
tos que los com ponen y/o cambiando la interconexión entre ellos. Dicha m odifica­
ción se lleva a cabo mediante la programación del estado de un conjunto de
variables binarias independientes o asociadas entre sí formando una determinada
estructura de memoria.
En la figura 5.18tf se representa gráficam ente un ejem plo de circuito digital
configurable en el que los bloques lógicos están formados por elem entos lógicos
(en este caso puertas Y) enlazados entre sí a través de dispositivos electrónicos cuyo
estado de conducción o no conducción se controla mediante una variable binaria.
Los bloques lógicos se conectan además entre si a través de recursos de intercone­
xión que contienen también dispositivos electrónicos com o los que se acaban de
describir, cuya finalidad es controlar las conexiones entre los m ism os.
D e lo expuesto se deduce que los circuitos digitales configurables contienen un
elevado número de elem entos lógicos en su interior, de los cuales sólo se utiliza en
cada aplicación concreta un porcentaje que en la mayoría de los casos no supera el
60% y por ello sólo han sido posibles al alcanzarse la muy gran escala de integra­
ción (VLSI) y la ultra gran escala de integración (ULSI),
El interés de la utilización de circuitos digitales configurables por parte de cual­
quier diseñador que tenga que realizar sistem as electrónicos digitales com plejos ha
hecho que diversos fabricantes de circuitos integrados los ofrezcan com ercialmente
com o circuitos normalizados (en inglés «Standard off-th e-sh elf integrated circuits»). La configuración del circuito se realiza a través de determinados termina­
les externos que, por medio de los adecuados recursos lógicos, actúan sobre los dis­
positivos electrónicos programables situados en los bloques lógicos configurables
o en los recursos de interconexión (figura 5 .1 8¿>) y los hacen conducir o los ponen
en estado de corte.
Para realizar un CIDM configurable es necesario:
— Distribuir espacialm ente los recursos lógicos divididos en bloques, que faci­
litan la realización de circuitos digitales de elevada complejidad.
— Distribuir espacialm ente los recursos de interconexión entre los bloques ló­
gicos para facilitar el enlace entre los m ism os.
La mayor o menor concentración de recursos lógicos se denomina granularidad.
La granularidad de un circuito configurable es elevada si posee un gran número de
bloques lógicos de reducida complejidad cada uno, y es baja en caso contrario. Una
elevada granularidad trae consigo la necesidad de disponer de com plejos recursos
de interconexión pero proporciona una gran flexibilidad que no es posible con una
granularidad reducida. Por ello, existe una gran cantidad de formas diferentes de
distribuir los recursos lógicos y los de interconexión, que trae com o consecuencia
la existencia de m últiples soluciones por parte de diferentes fabricantes.
TEC N O LO G IA S DE REA LIZ A C IO N DE LOS C IR C U IT O S D IGITALES
253
BLO Q U E LOGICO
C O N FIG U R A BLE
BLO Q U E
BLOQUE
LOGICO
LOGICO
C O N FIG U R A BLE
CO N FIG U R A BLE
V
) Interruptor programable
Y
V ariables de control
(a)
(g) Interruptor
programable
(b)
F i g u r a 5 . 1 8 . — F u n d a m e n t o s d e l o s C I D M c o n f i g u r a b l e s : a) e j e m p l o d e a r q u i t e c t u r a ; b) e s q u e m a g l o b a i
c o n r e c u r s o s d e c o n f ig u r a c ió n .
254
SISTEM AS EL ECTRO N ICO S D IG ITA LES
La gran cantidad de circuitos digitales configurables diferentes es debida no so­
lamente a la característica antes citada, sino también a diversas razones com erciales
como la imagen de marca, la búsqueda de mercado cautivo, etc.
Por otra parte, la necesidad de utilizar recursos de diseño asistido por computa­
dor para configurar los circuitos, aumenta el interés de los fabricantes por poseer
arquitecturas propias y les permite no proporcionar una información exhaustiva so­
bre la realización física de los mismos.
El desarrollo de los circuitos digitales configurables se realizó siguiendo dos
grandes tendencias:
— A partir de las matrices lógicas programables PLA y PAL (ver capítulo 3),
añadiéndoles recursos lógicos cuya función fuese m odificable mediante la
programación del estado de unas variables binarias.
— A partir de las estructuras utilizadas en la síntesis de circuitos integrados di­
gitales semim edida (ver apartado 5.4 .4.2.1.4 más adelante), haciendo co n fi­
gurables los bloques lógicos y las interconexiones entre ellos, mediante la
selección del estado de alta o baja impedancia de determinados dispositivos
electrónicos.
Estas dos tendencias permiten clasificar los circuitos digitales configurables en
dos grandes organizaciones, indicadas en la tabla 5.2, que se caracterizan por la
forma en que se implementan los recursos de interconexión:
a ) Organización de los circuitos digitales configurables con recursos de intercone­
xión concentrados.
Esta organización, cuyo diagrama de bloques general se representa en la figura
5.19, tiene sus antecedentes en las matrices lógicas programables y por ello suele
DLP básicos ¡BPLDj
Con recursos de interconexión
concentrados (PLD)
CIRCUITOS
DIGITALES
CONFIGURABLES
Con recursos de interconexión
sem iconcentrados o
sem idistribuidos
DLP a va n za d o s (APLD’t
DLP com plejos ¡CPLD)
C u a d ríc u la
Con recursos de interconexión
distribuidos [FPGAj
Terraza
M ar de puertas
T a b l a 5 .2 .— O r g a n iz a c ió n d e lo s c ir c u ito s d ig it a le s c o n f ig u r a b le s .
TE C N O LO G IA S DE R EA LIZA CIO N DE LOS C IR C U ITO S DIGITALES
255
F ig u ra 5.19.— O r g a n i z a c i ó n m a t r i c i a l .
recibir el nombre de matricial. Los circuitos incluidos en ella se denominan dispo­
sitivos lógicos programables (DLP) [en inglés «Programmable Logic D evices»
(PLD)] y han tenido un gran desarrol lo desde que, a mediados de la década de 1970,
se realizaron los primeros secuenciadores lógicos programables (en inglés
«Programmable Logic Sequencers» (PLS), también denominados por algunos fa­
bricantes matrices lógicas con registros (en inglés «Registered PAL»), Por ello su
estudio sistem ático tiene también un gran interés práctico y a él se dedicaron diver­
sos trabajos en el departamento de Tecnología Electrónica de la Universidad de
Vigo que los clasifican en básicos, avanzados y com plejos [ALVA 95] [PERE 91].
Los DLP básicos (en inglés BPLD), cuyo diagrama de bloques general se repre­
senta la figura 5.20, están formados por una matriz PAL realimentada a través de
unos bloques lógicos denominados macroceldas [ALTE 88] [INTE 90] [PHIL 90].
Las lim itaciones de los DLP básicos hicieron que diversos fabricantes desarrolla­
sen los DLP avanzados (en inglés APLD) siguiendo dos grandes líneas:
— Dotando a los DLP básicos de recursos lógicos destinados a que las macro­
celdas compartan recursos de la matriz PAL (figura 5.21) [AM D 89] [ALTE
90],
— Dotando a ios DLP básicos de varias matrices de interconexión (figura 5.22)
[INTE 90],
Finalmente, los DLP com plejos (en inglés CPLD) [BURS 96] [LATT 94]
[LATT 95] son el resultado de distribuir los recursos de interconexión para aumen­
tar la flexibilidad, y se les puede considerar com o una clase de circuitos digitales
configurables que poseen recursos de interconexión semiconcentrados o sem idistribuidos (tabla 5.2).
La elevada complejidad de los DLP com plejos hace que existan múltiples for­
mas de realizarlos, una de las cuales se indica en la figura 5.23, que representa un
DLP com plejo formado por un conjunto de bloques lógicos interconectados no sólo
256
SISTEM AS ELECTR O N IC O S D IG IT A L ES
F ig u r a 5 . 2 0 . — D i a g r a m a d e b l o q u e s g e n e r a l d e u n D L P b á s i c o .
a través de una matriz global sino también a través de matrices locales que los co­
nectan además con los terminales de entrada/salida. A lgunos fabricantes de DLP
com plejos los denominan conjuntos configurables de puertas [en inglés «Field
Programmable Gate Arrays» (FPGA) [INTE 94], Por ello en la tabla 5.2 se consi­
dera que forman parte simultáneamente de ambos tipos de organizaciones.
F ig u r a 5 . 2 1 . — D i a g r a m a d e b l o q u e s d e u n D L P a v a n z a d o d o n c o m p a r t i c i ó n d e p r o d u c t o s l ó g ic o s .
TE C N O LO G IA S DE R EA LIZA CIO N DE LOS C IR C U ITO S D IGITALES
B l o q u e ló g ic o .
B lo q u e de e n tr a d a / s a lid a .
R e c u r s o s de c o n e x ió n
de e n t r a d a / s a l i d a .
E n t r a d a s d e d ic a d a s .
F ig u r a 5 . 2 3 . — D iagram a de bloques de un DLP complejo (CPLD).
257
258
SISTEM AS ELECTRO N ICO S D IG ITA LES
b) Organización con recursos de interconexión distribuidos.
Esta organización tiene sus antecedentes en los circuitos integrados sem im edida que se estudian en el apartado siguiente. Los circuitos que la utilizan suelen re­
cibir la denom inación de conjuntos configurables de puertas [en inglés «Field
Programmable Gate Arrays (FPGA)].
El vasto campo de aplicación de los circuitos digitales configurables con recur­
sos de interconexión distribuidos ha hecho que sean num erosos los grupos de inves­
tigadores que se han dedicado a utilizarlos así com o los fabricantes que los han implementado a partir de la mitad de la década de 1980 [ACTE 95] [AT&T 95] [XILI
96],
Los circuitos digitales configurables con recursos de interconexión distribuidos
están formados por cuatro elem entos básicos: los bloques lógicos internos, los re­
cursos de com unicación, los bloques lógicos de entrada y salida y los recursos de
interconexión.
Según la forma en que se organizan los bloques lógicos internos se distinguen
tres grandes organizaciones de FPGA:
FPGA de organización tipo terraza
Esta organización se caracteriza por tener los bloques lógicos internos dispues­
tos en filas separadas por canales en los que se ubican los recursos de interconexión
horizontal, tal com o se muestra en la figura 5.24 [CROS 92] [TEXA 93], Por ello
recibe el nombre de terraza (en inglés «Terraced or Row based organization»). Los
bloques lógicos internos pueden tener una menor o mayor complejidad, lo cual da
lugar a estructuras de granularidad fina o gruesa respectivamente. La conexión en-
F io u r a 5 . 2 4 . — C i r c u i t o s d i g i t a l e s c o n f i g u r a b l e s d e o r g a n i z a c i ó n t i p o t e r r a z a o d e f i l a s .
TEC N O LO G IA S DE R E A LIZ A C IO N DE LOS C IRCU ITO S D IGITALES
BL BL BL | b l BL
BL BL BL
K
K
BL |b l
BL BL
BL BL BL BL |b l
BL BL
BL
BL
BL Ib l |b l | b l |b l | b l |b l |b l | b l |b l Ib l
BL I b l
BL I b l Ib l |b l
BL BL BL | b l
BL Ib l
BL | b l Ib l |b l Ib l
BL BL BL
BL BL Ib l
BL BL BL BL
BL BL BL I b l |b l
25 9
Bloque lógico.
Bloque de entrada/salida.
Recursos de conexión horizontal.
Recursos de conexión vertical.
BL
F i g u r a 5 .25.— O r g a n iz a c ió n tip o te r r a z a .
tre estos bloques se realiza mediante recursos de interconexión horizontal y verti­
cal. Las señales de entrada y salida de los bloques lógicos se conectan a través de
recursos de interconexión horizontal que existen en mayor número que los de inter­
conexión vertical. Por su parte, los de interconexión vertical facilitan la com unica­
ción entre los canales horizontales y transmiten señales globales com o, por ejemplo,
la de reloj. En la figura 5.25 se representa el diagrama de bloques de una FPGA de
organización tipo terraza.
FPGA de organ ización tipo cuadricula
Esta organización está constituida por un conjunto de bloques lógicos internos
dispuestos en forma de filas y columnas delimitadas por los recursos de intercone­
xión que se extienden de forma vertical y horizontal entre los bloques, tal como se
muestran en la figura 5.26. Al igual que en el caso anterior, la complejidad de cada
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
B LO Q U E
LO G IC O
F ig u r a 5.26.— Circuitos digitales configurables d e organización tipo cuadrícula.
SISTEM AS EL EC TR O N IC O S D IG ITA LES
260
bloque lógico puede variar considerablemente entre los diferentes fabricantes
[ALTE 95] [X IL I94].
FPGA de organización tipo mar de puertas
Esta organización presenta, con respecto a la cuadrícula, la similitud de que los
recursos lógicos se organizan en filas y colum nas (figura 5.21a). Por el contrario,
se diferencian de ella en que los recursos de interconexión se sitúan en capas dife­
rentes de las de los bloques lógicos, tal com o se muestra en la figura 5.21b [XILI
95], En una primera capa se localizan los bloques lógicos configurables que se de­
nominan células lógicas por ser, en general, elem entos lógicos muy sim ples que
permiten implementar puertas lógicas y funciones sencillas. La ausencia de recur­
sos y de interconexión en esta capa permite un mejor aprovechamiento del área, por
lo que las FPGA con esta estructura presentan una gran densidad de recursos lógi-,
eos y una granularidad fina.
En la segunda y tercera capa se ubican los recursos de interconexión verticales y
horizontales respectivamente. El elevado número de recursos de conexión disponi­
bles en esta estructura permite que las salidas de una célula puedan conectarse a las
entradas de cualquier otra célula. D e esta forma se obtiene un aprovechamiento de
recursos cercano al 100%, lo que hace que esta estructura se asem eje a los conjun­
tos de puertas programables por máscara descritos en el apartado siguiente.
Adem ás, las facilidades de conexionado de esta organización permiten disminuir
apreciablemente los retardos, por lo que su velocidad de operación es m enos sensi­
ble a las decisiones de partición (en inglés «mapping») y de ubicación (en inglés
«placement»).
Recursos de conexión horizontal
CL CL CL CL CL £ L CL CL
CL CL CL CL CL CL CL CL
Recursos de conexión
vertical
CL CL CL CL CL CL CL CL
CL CL CL CL CL CL CL CL
CL CL CL CL CL CL CL CL
CL CL CL CL CL CL CL CL
CL CL CL CL CL CL CL CL
CL CL CL CL CL CL CL CL
B lo q u e d e e n tra d a / s a lid a
C L
Recursos lógicos
C é l u l a ló g ic a
(a)
(b)
F ig u r a 5.27.— O rganización tipo m ar de puertas: a) e stru ctu ra de puertas; b) estructura en capas.
TEC N O LO G IA S DE R E A LIZ A C IO N DE LOS CIR C U ITO S D IG ITA LES
A ntifusible
CLASIFICACION
DE LAS FPGA
261
I Sem iconductor
j
f M e ta l
Borrables m ediante rayos ultravioletas ¡como
los que u tilizan las m em orias estáticas E P R O M j
Transistores M O S
de p uerta dolante
Borrables m ediante
impulsos eléctricos
I C om o los que u tilizan las
1 m em orias estáticas E 2P R O M
i
/ C om o los que utiliza n las
! m em orias estáticas tipo Flash
, Células de m emoria estáticas
T a b l a 5.3.— Clasificación de las FPGA de acuerdo con la tecnología de los interruptores configurables.
Las FPGA se pueden además clasificar de acuerdo con la tecnología de los ele­
mentos físicos configurables, tal com o se indica en la tabla 5.3.
Las FPGA que utilizan antifusibles sólo se pueden configurar una vez, mientras
que las basadas en transistores MOS de puerta flotante o en células de memoria ac­
tiva estática (ver capítulo 7) se pueden configurar m últiples veces.
Un estudio más detallado de los CIDM configurables se sale fuera de los límites
de este libro. Por ello, al lector interesado se le remite a los libros «Circuitos digita­
les configurables» tomos I y II publicados por varios profesores del departamento
de Tecnología Electrónica de la Universidad de Vigo y miembros del Instituto de
Electrónica Aplicada Pedro Barrié de la Maza.
5.4.4.2.1.4
Circuitos especificados por el usuario o a medida. Al alcanzar el
nivel de la VLSI los fabricantes de circuitos integrados pudieron ofrecer a los fabri­
cantes de algunos equipos industriales (por ejem plo equipos de com unicaciones,
electrodom ésticos, etc.), la posibilidad de realizar un circuito específico para su
aplicación. Estos circuitos se realizan a la medida del usuario (figura 5.28) y por
ello reciben el nombre de CIDM a medida (en inglés «Custom integrated circuits»).
Inicialmente se denominaron también CIDM especificados por el usuario [en in­
glés «User Specífic Integrated Circuits (U SIC )], pero dado que tienen una aplica­
ción específica los fabricantes los denominan circuitos de aplicación específica [en
inglés «Application Specific Integrated Circuits» (ASIC)].
Los circuitos integrados a medida han sido posibles gracias a la utilización de
técnicas de especificación y de sim ulación asistidas por computador constituidas
por programas ejecutados en potentes estaciones de trabajo (figura 5.29).
Para comprender los circuitos integrados a medida y sus diferentes variantes es
conveniente analizar los distintos niveles de descripción de los sistem as digitales
que se indican de forma resumida en la figura 5.30.
IN T E R F A Z D E A C C E S O A LA R E D LO C A L
D E S C R IP C IO N D E L C IR C U IT O IA R L
EL CIRCUITO INTEGRADO DE INTERFAZ DE ACCESO A LA RED LOCAL
IARL, SE ENCARGA DE REAUZAR LA CONMUTACION ENTRE UN UNK PCM
INTERNO AL MODULO, MINIMA ENTIDAD DEL SISTEMA UUSES, Y LOS DOS
UNKS PCM DE LA RED LOCAL, TODOS ELL03 A 2,043 MH¿ ASI MISMO VA
A ENCARGARSE DE CONMUTAR PAQUETES MEDIANTE DOS UNK
ESTADISTICOS, TAMBIEN A 2,043 MHl
EL CIRCUITO IARL SE HA IMPLEMENTADO MEDIANTE UNAS 27000
PUERTAS LOGICAS (103000 TRANSISTORES), CON UN AREA DE SIUCIO DE
9,4 f,9,12 mm2 OPERA A UNA FRECUENCIA DE 8,192 MHz CON UNA
DISIPACION MAXIMA DENTRO DEL RANGO DE TEMPERATURAS DE 0 A 70 C
DE 0,8 Wilt. SU ENCAPSULADO ES UN CHIP CARRIER PLASTICO DE 68 PINES.
HA SIDO FABRICADO POR AT1T-ME CON UNA TECNOLOGIA CMOS
TW1N-TUB DE 1,25 MICRAS.
!
(a)
1
I
!
!
\
[
\
\
!
\
{ j J
(b )
F i g u r a 5 . 2 8 . —Circuito integrado a medida (custom) de muy gran escala de integración (VLSI) que
constituye una unidad de acoplamiento de un procesador a una red local: a) descripción y diagrama
de bloques; b) realización física (Cortesía de Telefónica Investigación y Desarrollo).
TE C N O LO G IA S DE REA LIZ A C IO N DE LOS CIRCU ITO S DIGITALES
263
F i g u r a 5 . 2 9 . —Estación de trabajo para el diseño de circuitos integrados semimedida (semi-custom) y
totalmente a medida (full- custom) (Cortesía del D epartam ento de Tecnología Electrónica de la Univer­
sidad de Vigo).
D E S C R IP C IO N
S E M IM E D ID A
CON
D E S C R IP C IO N
D IS EÑ O
LO G IC A
D E S C R IP C IO N
E L E C T R IC A
F ig u r a 5 .3 0 .
DISEÑ O
F U N C IO N A L
E ST R U C T U R A
CON
S E M IM E D ID A
EST R U C T U R A
D IS EÑ O
A
F IJ A
V A R IA B L E
T O TA LM EN TE
M E D ID A
—Niveles de descripción de un sistema digital y su relación con el diseno a medida.
264
SISTEM AS EL EC TR O N IC O S D IG ITA LES
El nivel más alto está constituido por la descripción de su comportamiento, es
decir, el conjunto de operaciones que constituyen el proceso que ha de realizar. A
continuación se encuentra la descripción funcional o de bloques que incluye los
distintos bloques funcionales y su descripción. Cada bloque está compuesto por un
conjunto de elem entos en cuya descripción se puede llegar hasta el nivel de la
puerta lógica y dar lugar al nivel de descripción lógica. Finalmente se alcanza el ni­
vel de la descripción eléctrica que especifica los com ponentes (transistores MOS
por ejem plo), sus características y su interconexionado.
D e acuerdo con el nivel hasta el que se llega en el diseño, los circuitos integra­
dos a medida se clasifican en dos grandes tipos:
a) Circuitos integrados totalmente a medida (en inglés «Full-custom »),
Se definen com o aquellos en los que el diseñador llega hasta el nivel de transis­
tor, eligiendo sus características y el conexionado entre ellos. Permite obtener el
máximo rendimiento a nivel de área de silicio, velocidad y potencia consumida
pero en contrapartida presenta unos costes de diseño elevados. Por ello el diseño to­
talmente a medida sólo es aplicable cuando las series de fabricación son elevadas y
se busca la optim ización de las características y, en particular, de la velocidad de
operación.
b ) Circuitos integrados semimedida (en inglés «Sem i-custom »),
Estos circuitos utilizan com o bloques funcionales elem entos predefinidos y por
ello el diseñador adopta decisiones al nivel de descripción lógica sin alcanzar el de
descripción eléctrica. Mediante la utilización de herramientas de diseño asistido
por computador [HORJB 86] [HURS 85], el diseñador utiliza elem entos preespecificados denominados células (cells) y actúa a un nivel más alto de descripción que
en el diseño totalmente a medida.
Existen diversas variantes de los circuitos integrados sem imedida que se dife­
rencian en la complejidad de las células utilizadas y la forma de interconectarlas.
Entre ellas las más utilizadas son:
Los conjuntos de puertas programables mediante m áscara [en inglés
«Mask Programmable Gate Arrays» (MPGA)]
Consisten en un conjunto de elem entos básicos dispuestos de forma regular y un
conjunto de am plificadores de entrada y salida conectados a terminales externos.
Su denom inación indica que la función del circuito se determina mediante la selec­
ción de las máscaras adecuadas durante el proceso de fabricación.
Los elem entos básicos pueden ser transistores de dim ensiones y características
predefinidas o puertas universales N O -Y (N A N D ) o N O-O (ÑOR) colocadas en po­
siciones fijas. Constituyen circuitos integrados sem im edida porque, mediante la
conexión de los transistores o puertas de una forma concreta, se convierten en cir­
cuitos que realizan una función específica.
En la figura 5.31 se representa una disposición típica de los elem entos básicos
de una MPGA. Los fabricantes de circuitos integrados ofrecen fam ilias de MPGA
TEC N O LO G IA S D E R E A LIZ A C IO N DE LOS C IRCU ITO S D IG ITA LES
□
□
□
□
□
□
□
□
□
□
□
□
□
□
□
□
265
F i g u r a 5 .3 1.— Disposición de los elem entos lógicos de un circuito integrado monolítico sem im edida
basado en conjuntos de puertas (MPGA).
con distinto número total de elem entos y de terminales de entrada y salida, junto
con las adecuadas herramientas de diseño asistido por computador. La mayoría de
ellas incluyen la definición de m acroceldas que corresponden al enlace de los tran­
sistores o puertas lógicas universales mediante unas determinadas conexiones para
constrair un cierto bloque funcional (com o por ejemplo un muitiplexor, un conta­
dor, etc.).
Las células estándar («Standard cells»)
Consisten en un conjunto o librería de células normalizadas que constituyen
bloques funcionales de mayor complejidad que las puertas lógicas universales. La
librería de células ha de contener un conjunto de funciones cuyo correcto funciona­
miento esté garantizado: contadores, registros, decodificadores, etc. Pero la princi­
pal diferencia con las M PGA no radica en ello, porque en estas últimas se pueden
definir macros com o se indicó anteriormente, sino en que la colocación de las célu-
F ig u r a 5.32.— Disposición de los elementos de un circuito integrado monolítico sem im edida basado en
células estándar («S tandard cells»).
266
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
las y los canales para su interconexión no están predefinidos. Debido a ello las cé­
lulas estándar permiten un mejor aprovechamiento del silicio pero necesitan herra­
mientas más potentes de diseño asistido por computador. En la figura 5.32 se
representa una disposición típica de una célula estándar. La tendencia cada vez más
acusada es la de disponer de com plejos programas de diseño que reciben el nombre
de compiladores de silicio («Silicon com pilers») que, a partir de la descripción del
sistema en un lenguaje de alto nivel, deciden las células a utilizar, su colocación y
conexionado, y establecen las diferentes máscaras que intervienen en el proceso de
fabricación.
S.4.4.2.2 Circuitos integrados híbridos. Los circuitos integrados m onolíticos son
idóneos para la realización de sistemas digitales porque en ellos la precisión de los
resultados no depende de la tolerancia de los com ponentes.
Pero en numerosas aplicaciones es necesario tratar digitalmente informaciones
analógicas que deben convertirse a digitales por medio de convertidores analógicodigitales y sistem as de adquisición de datos en los que se com binan circuitos analó­
gicos y digitales. En los circuitos analógicos se incluyen com ponentes pasivos
com o, por ejem plo, resistencias y condensadores de cuya precisión depende la de la
conversión. Estos componentes necesitan un ajuste en la última fase del proceso de
fabricación que resulta imposible de realizar con circuitos integrados m onolíticos.
De ahí el interés del desarrollo de los circuitos integrados híbridos que se presentan
en dos versiones:
a) Circuitos híbridos de capa gruesa (Thick film circuits).
Se caracterizan por la deposición sobre un soporte cerámico de capas de espe­
sor elevado (10 a 50 ¿un) de materiales resistivos, dieléctricos y conductores. Se lo­
gra así la realización de resistencias, condensadores y conductores que los interconectan entre sí y con circuitos integrados m onolíticos y dispositivos transistores. Las
resistencias pueden ser ajustadas mediante láser al final del proceso de fabrica­
ción lográndose así una elevada precisión. Se caracterizan por su bajo coste de fa­
bricación, una menor densidad que los integrados m onolíticos pero una gran fiabi­
lidad y estabilidad a largo plazo de los com ponentes pasivos. Constituyen el 80 %
de los circuitos integrados híbridos y se utilizan en circuitos analógico-digitales y
para interconectar entre sí circuitos de gran (LSI) y muy gran (VLSI) escala de in­
tegración sustituyendo con ventaja a los circuitos impresos.
b) Circuitos híbridos de capa fina (Thin film integrated circuits).
Se diferencian de los de capa gruesa por el menor espesor de las capas que se
depositan (inferior a algunas mieras) que permiten obtener densidades mayores.
Su proceso de fabricación es mucho más caro que el de los de capa gruesa y por
ello su campo de aplicación es más reducido.
Un estudio más profundo de los circuitos integrados híbridos de capa gruesa
(thick film hybrid integrated circuits) y de capa fina (thin film hybrid integrated
circuits) se sale fuera de los límites de este libro y por ello se remite al lector a
la bibliografía [GEIG 90] [SEID 83].
TEC N O LO G IA S D E R E A LIZ A C IO N DE LOS CIR C U ITO S DIGITALES
267
5 .4 .4 .3 Circuitos integrados monolíticos digitales bipolares de silicio
5.4.4.3.1 Circuitos integrados de lógica resistencia-transistor (RTL). La pri­
mera tecnología diseñada en circuito integrado siguió la línea de lo realizado hasta
ese instante con elem entos discretos y circuitos bloque. En la figura 5.33 se repre­
senta el esquema de la puerta básica NO-O (ÑOR) en lógica positiva. El comporta­
miento de estas puertas desde un punto de vista lógico es igual al de la disposición
representada en la figura 5.12.
+vc
Rl
S = a+ b + c
R
R
a
F ig u r a
R
b
c
5.33.— Tecnología RTL: Puerta NO-O (ÑOR) en lógica positiva.
La diferencia tecnológica con respecto a aquélla es que cada entrada posee su
propio transistor y la carga R L es común a todos ellos. De esta forma las resistencias
R y R l se pueden dimensionar adecuadamente para que el transistor se sature (con
un coeficiente de saturación K s = 1) y se evita el problema de sobresaturación que
se explicó sucedía en el esquema de la figura 5.12.
Q iando a cualquiera de las entradas se aplica una tensión positiva con respecto
a masa (uno en lógica positiva), el transistor correspondiente conduce y la salida se
pone aproximadamente a la tensión de masa (cero en lógica positiva). Por tanto, la
puerta realiza la función NO-O en lógica positiva. El lector puede comprobar que
en lógica negativa esta puerta realiza la función N O -Y (N A N D ).
Una de las principales diferencias entre este tipo de lógica y las que seestudian
a continuación es que una puerta suministra corriente a las que se conectan a su
salida y la limitación del número máximo de éstas viene dada por la máxima caída
de tensión admisible en la resistencia de carga R L, para que la tensión de salida,
cuando ningún transistor conduce, lleve a saturación a todos los conectados a ella.
La máxima frecuencia de funcionamiento alcanzada en esta tecnología fue
aproximadamente 5 M Hz.
5.'4.4.3.2 Circuitos integrados de lógica diodo-transistor (DTL). En la figura
5.34 se representa el esquema de la puerta básica de esta tecnología. Está formada
SISTEM AS EL EC TR O N IC O S D IG ITA LES
2 68
-------------------------------------------------
RI
fV c
R3
Di
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S =Q,b,c
02
-H
D3
04
05
M— M -
-N -
I
F igura 5.34.—Tecnología DTL: P uerta NO-Y (NAND) en lógica positiva.
por una puerta Y (en lógica positiva) constituida por los diodos £>, y D 2 y D 3 y
la resistencia ü , y un circuito inversor realizado mediante el transistor T y las re­
sistencias R 2 y R y El punto común a los tres diodos es accesible a fin de poder
conectar exteriormente diodos y aumentar la cargabilidad de entrada del circuito.
Cuando cualquiera de las entradas de la puerta se conecta a la salida de otra
puerta igual a ella cuyo transistor está saturado, a través del diodo correspondiente
y /?, circula una corriente, y la tensión en el punto N es aproximadamente igual a
la caída de tensión directa en el diodo más la Vce de saturación, aproximadamente
1 voltio en total. Los diodos D„ y Db crean un umbral de tensión el cual impide
que, en las condiciones citadas, el transistor T reciba corriente de base, por lo que
la tensión de su colector es casi igual a la tensión de alimentación + Vc . Cuando
todas las entradas de una puerta están conectadas a una tensión + Vc directamente
o a través de la resistencia R3 de otra puerta cuyo transistor de salida está en corte,
circula una corriente a través de R¡, A4, Z)5 y la unión base-emisor del transistor T
que lleva a éste a saturación y la tensión en S toma un valor igual a Vce de
saturación.
A signando el convenio de lógica positiva se comprueba que la función realiza­
da por esta puerta es la representada en la tabla 5.4, que corresponde a la función
N O -Y (N A N D ).
Fácilmente se comprueba que, si se adopta el criterio de lógica negativa, esta
puerta realiza la función NO-O (ÑOR).
El umbral creado por DA y Z)5 permite lograr una mínima inmunidad al ruido
en estado cero y en estado uno (lógica positiva) de la entrada de una puerta, igual
a 0,4 V y un valor típico de 1,2 V.
En aquellas puertas en las que el punto com ún a los ánodos de £>,, D 2 y D¡
TE C N O LO G IA S D E R EA LIZA CIO N D E LOS C IR C U ITO S D IG ITA LES
c
b
0
s
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0
269
T a b l a 5 ,4
es accesible, la máxima cargabilidad de entrada es muy elevada y supera por térmi­
no medio el valor 15. La cargabilidad máxima de salida es 10.
Con esta tecnología se han logrado tiempos de propagación por puerta de
30 ns y biestables de una frecuencia típica de operación de 10 M H z.
El producto potencia-tiem po de propagación típico es de 210 mW-ns. Una ca­
racterística importante de esta tecnología de circuitos integrados es la de permitir
la conexión directa de las salidas de dos puertas formando el montaje llamado «Y
por conexión» (fig . 5.35). Estudiando esta figura y la figura 5.34 se observa que
en lógica positiva la función obtenida es
ab cd = ab + cd
debido a que la salida es cero cuando todas las entradas de cualquiera de las puertas
están a uno. En la figura 5.35# se representa el montaje «Y por conexión» con sím ­
bolos lógicos no normalizados; para indicar que la unión directa de las salidas de
las puertas realiza la función Y, se encierra en el sím bolo de la misma la conexión.
O
o
S = ab
3
S= ab
cd = ab + c d
cd - a b + cd
(bl
F i g u r a 5.35.— M ontaje «Y por coxesión»; a) esquem a con símbolos no norm alizados; b) esquema con sím­
bolos norm alizados.
270
SISTEM AS ELECTR O N IC O S D IG ITA LES
En la figura 5.35¿> se representa el montaje «Y por conexión» con sím bolos norma­
lizados; en la salida de cada puerta se coloca el sím bolo
para indicar que se
trata de una salida en colector abierto con resistencia incorporada (ver apartado
A l . 3).
Si se conectan de esta forma puertas cuya resistencia del transistor de salida
está incluida en el circuito integrado, se produce una reducción de la cargabilidad
de salida en un número igual al de puertas conectadas. Para facilitar este montaje
sin disminución de la cargabilidad de salida se realizaron puertas en circuitos inte­
grados que no llevan la resistencia R 3 (fig . 5.36). La resistencia
ha de elegirse
para cada valor del número de puertas conectadas en esta forma N y la cargabili­
dad que se necesita M; i?3 no puede superar un cierto valor para que la tensión
del uno lógico (lógica positiva) no descienda por debajo del mínimo valor admisi­
ble debido a las corrientes de pérdidas Ip (fig. 5.37) de las puertas que actúan de
carga; por otro lado R3 no puede descender por debajo de otro valor para que la
corriente a través del transistor T de cualquier puerta del montaje «Y por cone­
xión» no supere el máximo valor admisible. Los fabricantes proporcionaron unas
tablas que definían el valor de R 3 para cada número N de puertas en el montaje
«Y por conexión» y diferentes valores del número de puertas M que representa la
cargabilidad de la conexión.
En la figura 5.37 a se representa con sím bolos no normalizados el montaje «Y por
conexión» realizado con las puertas que carecen de resistencia de carga del transistor
de salida, y que por ello reciben el nombre de puertas de colector abierto (open collector). En la figura 531b se representa el mismo montaje con sím bolos normaliza­
dos; en la salida de cada puerta se coloca el sím bolo St, para indicar que se trata
de una salida en colector abierto sin resistencia (ver apartado A l . 3).
En el apartado 3.5.2 se estudian algunas aplicaciones del montaje «Y por cone­
xión», que ha perdido interés práctico por las ventajas que presentan las puertas
con carga activa que se estudian en el apartado siguiente. N o obstante, el montaje
«Y por conexión» sigue siendo el más adecuado para resolver algunas problemáti­
cas de conexión de periféricos a un microprocesador y, en particular, el acopla-
F i g u r a 5 . 3 6 . — T e c n o l o g í a DTL: P u e r t a NO-Y (NAND) c o n s a l i d a d e c o i e c t o r a b i e r t o .
T E C N O LO G IA S DE R EA LIZA CIO N DE LOS C IR C U ITO S D IGITALES
G
f
(a I
271
G >
(b )
F i g u r a 5 . 3 7 . — M o n t a j e « Y p o r c o n e x i ó n » r e a l i z a d o c o n p u e r t a s d e c o l e c t o r a b i e r t o : a) e s q u e m a c o n s í m ­
b o l o s n o n o r m a l i z a d o s ; b) e s q u e m a c o n s í m b o l o s n o r m a l i z a d o s .
272
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
miento por interrupción. Para su estudio se remite al lector a la bibliografía
[M AND 80] [LIPO 88].
5.4.4.3.3 Circuitos integrados de lógica transistor-transistor (TTL). En la
figura 5.38 se representa la puerta básica de esta tecnología que posee un conjunto
de innovaciones con respecto a la tecnología diodo-transistor.
La puerta Y de entrada (lógica positiva) está constituida por la resistencia R¡
y un transistor m ultiem isor 7j sim étrico que realiza la misma m isión que los dio­
dos D, a D 3 de la figura 5.34.
A continuación de esta puerta existe un transistor en montaje divisor de fase
form ado por las resistencias R 2 y R 2 y el transistor T2. Finalmente está la etapa
de salida constituida por el transistor Tt y su carga, formada por la resistencia RA,
el transistor T3 y el diodo D l .
En líneas generales el funcionamiento de esta puerta es el siguiente: Si cualquie­
ra de los em isores del transistor 7j se conecta a una tensión máxima de 0,8 V
(tensión máxima VCE del transistor de salida T4 de una puerta cuando está satura­
do), se produce una corriente a través de R y y la unión base-emisor correspondiente.
En estas condiciones el transistor T2 está en corte y en consecuencia lo está también
el transistor T¿, simultáneamente el transistor T3 recibe una corriente de base a
través de R 2, £>, y la carga conectada a la salida S que normalmente será una o más
puertas de tecnología TTL o bien una resistencia a masa (la corriente máxima que
&
F ig u r a 5 .3 8 . —Tecnología T TL : P uerta NO-Y (NAND) en lógica positiva
(tiem po de propagación 11 ns).
TEC N O LO G IA S D E R E A LIZ A C IO N DE LOS C IR C U IT O S D IGITALES
273
puede salir de S hacia masa en 16 mA). Tal como se observa en la figura 5.38, cuan­
do conduce T¡ la resistencia de carga es igual a R4, es decir, 130 fi. muy inferior
a la resistencia de carga en tecnología DTL, que suele ser 2,2 kfi. Esta es la causa
principal de que el tiempo de propagación de la puertas TTL sea de 11 ns, porque
la constante de tiempo R C de carga de los condensadores parásitos conectados a la
salida de la puerta es muy reducida.
Cuando todos los emisores del transistor T i se conectan a una tensión superior
a 2 V, se produce la conducción de la unión base-colector de este transistor y, en
consecuencia, la saturación del transistor T2 y el transistor TA. En estas condicio­
nes, la tensión en el colector de T2 es insuficiente para hacer conducir a la unión
base-emisor de T3 debido a la existencia de £),. Por tanto, en estas condiciones la
resistencia de carga de TA es de varios megohm ios. De lo dicho se deduce que la re­
sistencia de carga de T4 no es constante sino que vale aproximadamente 130 O
cuando está en corte y varios megohm ios cuando conduce. Esto permite reducir
enormemente la potencia disipada y, com o consecuencia, el producto potencia
disipada-tiempo medio de propagación es tan sólo de 110 mW-ns. D e todo lo dicho
se deduce que, en régimen estático, los transistores T%y T4 no conducen simultá­
neamente. Cuando el transistor T2 cambia del estado de corte al de conducción, el
transistor TA conduce antes de que deje de hacerlo T3 y se produce un pico de
corriente de duración muy pequeña (algunos ns) de aproximadamente 30 mA. Por
el contrario, cuando T¡ pasa de saturación al corte, no se produce dicho pico de
corriente debido a que T, se bloquea con cierta rapidez, por evacuarse su carga de
base a través de R }, y T} no conduce hasta que la tensión en su base haya llegado
al valor necesario, para lo cual ha de cargarse su capacidad de difusión correspon­
diente.
De acuerdo con el convenio de lógica positiva o negativa adoptado, el lector pue­
de comprobar que la puerta de la figura 5.38 realiza la función N O -Y o NO-O res­
pectivamente.
F ig u r a
5.39.— Tecnología T T L de baja potencia: P uerta NO-Y (NAND) en lógica positiva.
2 74
SISTEM AS EL EC TR O N IC O S DIGITALES
Con la misma tecnología TTL descrita se han diseñado puertas de baja poten­
cia elevando los valores de todas las resistencias tal com o se indica en la figura
5.39. El producto potencia disipada-tiem po m edio de propagación es igual al de
la puerta normal y, por tanto, la disminución de potencia supone una elevación
del tiempo de propagación.
Igualmente se han realizado puertas de tiem po de propagación m edio de 6 ns
reduciendo los valores de todas las resistencias (fig. 5.40) con lo cual se eleva la
potencia disipada.
En tecnología TTL se han realizado también las puertas básicas representadas
en la figura 5.41 en las que existen dos transistores divisores de fase en paralelo
y dos transistores de entrada cuyo colector se conecta a la base de cada uno de
aquéllos. El lector puede comprobar que asignando los criterios de lógica positiva
y negativa esta puerta realiza las funciones NO-O y NO-Y respectivamente. Por tan­
to, en tecnología TTL, y adoptando un único criterio de lógica se dispone de
puertas NO-Y y NO-O, lo cual representa una ventaja para realización de los siste­
mas digitales con un mínimo de elementos.
Los márgenes de ruido típicos de la tecnología TTL, son iguales a los de la tecno­
logía DTL. Sin embargo, y com o com pensación al menor tiempo de conmutación,
la inmunidad dinámica es más reducida.
El pequeño valor del producto potencia disipada-tiempo de propagación de esta
tecnología ha motivado la realización de múltiples circuitos de escala de integración
media que permiten diseñar sistemas digitales complejos con un número reducido
de circuitos integrados, tal com o se estudia en los capítulos 3 y 6.
Las puertas de tecnología TTL que acabamos de describir no permiten la reali­
zación del montaje «Y por conexión» porque la salida de una puerta no puede ser
conectada directamente a masa a través de un transistor saturado, debido a que
F i g u r a 5.40.—TecnoIogíaTTL de gran velocidad: P u erta NO-Y (NAND) en lógica positiva
(tiem po de propagación 6 ns)
T E C N O LO G IA S D E R E A LIZ A C IO N D E LOS C IR C U ITO S D IGITALES
275
F i g u r a 5 .4 1.—Tecnología T TL : P uerta NO-O (ÑOR) en lógica positiva.
en dichas condiciones la corriente a través de
excede el valor máximo admisi­
ble de 16 mA. Para poder realizar dicha conexión existen en tecnología TTL puer­
tas en las que la carga del transistor de salida no está integrada, tal com o se indica
en la figura 5.42, y para las cuales son válidas las indicaciones dadas en el aparta­
do 5 .4.4.3.2. La gran desventaja del montaje «Y por conexión» en tecnología TTL
es la elevación del tiempo de propagación, lo que era un inconveniente en DTL
por ser esta tecnología mucho más lenta. Para solucionar este problema se ha m o­
dificado ligeramente la realización de la puerta básica TTL manteniendo todas las
demás características de la misma y dando lugar a una nueva familia de circuitos
integrados cuyas características se describen en el apartado siguiente.
F ig u r a 5.42.—Tecnología T TL : P u e rta NO-Y (NAND) en lógica positiva de colector abierto.
276
SISTEM AS EL EC TR O N IC O S D IG ITA LES
5.4.4.3.4
Circuitos integrados de lógica transistor-transistor (TTL) de tres
estados. La puerta básica de esta tecnología se representa en la figura 5.43. Se
diferencia fundamentalmente de la puerta TTL representada en la figura 5.39 en
que las salidas de dos puertas pueden ser unidas entre sí directamente. Para lograr­
lo se dispone de una entrada de inhibición I y el circuito form ado por las resisten­
cias R 6, R-, y R g, los transistores T6, Tn y T%y el diodo D ¡. Cuando el nivel de
tensión aplicada a / es superior a 2 V, se produce una corriente en la unión basecolector de T6 que lleva a la saturación a los transistores T-, y Tt . El colector del
transistor T%está unido a un emisor de
y a la base de
a través del diodo £),
y, por tanto, su saturación hace que los transistores T4 y T¡ estén en corte indepen­
dientemente del estado de las entradas a y b. En estas condiciones, la impedancia en-
F i g u r a 5.43.— T ecnología T T L : P u e r ta N O -Y (NAND) en lógica positiva con sa lid a de tre s estados.
277
TE C N O LO G IA S D E REA LIZ A C IO N DE LOS CIR C U ITO S D IG ITA LES
tre la salida y la alimentación + Vc, al igual que la impedancia entre la salida y
masa, son elevadas, del orden de varios m egohm ios. Este tercer estado de la puerta
(que no existe en los circuitos TTL estudiados en el apartado anterior) es el que da
nombre a esta tecnología.
Si la entrada / está a un nivel de tensión inferior a 0,8 V, se anula la corriente
base-colector de T6 y se lleva al corte a Ts, con lo que la puerta se comporta
exactamente igual que la de la figura 5.38 y el estado de ¡a salida S depende de
las entradas a y /;. El lector puede comprobar que la puerta realiza la función
N O -Y en lógica positiva y la función NO-O en lógica negativa.
En la figura 5.44o se representa el esquem a lógico correspondiente a la puerta
de la figura 5.43 realizado con sím bolos no normalizados, y en la figura 5.44b el
símbolo abreviado utilizado en los esquemas.
En la figura 5,44c se representa la misma puerta mediante un sím bolo lógico
normalizado. La salida incorpora el sím bolo v para indicar que es de tres estados,
y la puerta posee una entrada adicional de desinhibición (Enable) que provoca di­
cho estado cuando se encuentra en nivel cero.
En la figura 5.45 se representa un esquema práctico de montaje. Sólo una de
las entradas de inhibición /, (EN1) a !„ (ENn) puede estar en estado cero en cual­
quier instante; en esta situación el estado de la conexión de todas las salidas de
las puertas depende exclusivamente del estado de las entradas de la puerta cuya
entrada / (EN) se encuentra en dicho estado cero. La máxima corriente a través
de r 4 (fig. 5.43) para que el nivel del uno lógico no descienda por debajo del má­
xim o adm isible es 5,2 mA y la corriente de pérdidas a través de T¡ en corte y de
una entrada del transistor multiemisor 7j es de 40 ¿¿A. A sí, pues, para tener una
cargabilidad de salida de 3 unidades (120 ¿tA), el máximo número n de puertas que
se pueden conectar entre sí viene dado por la expresión:
a
b
o
S
S
b
a)
b)
&
EN
íc )
F igura 5.44.—Símbolos lógicos de una p u erta NO-Y (NAND) con salida de tres estados: a) no nor­
m alizado com pleto; b) no norm alizado abreviado; c) norm alizado.
SISTEM AS EL EC TR O N IC O S D IG ITA LES
I
I
1
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4 0p A
J|
7
------- c EN
(b l
F ig u r a 5.45.— M ontaje con pu ertas NO-Y (NAND) con salida de tres estados.
TE C N O LO G IA S DE R E A LIZ A C IO N DE LOS CIRCU ITO S D IG ITA LES
5200
279
— 120 ¡i A = {n — 1) 40 ¡uA
,
5080
n — 1 = -----40
de donde resulta:
n = 128
Una de las principales aplicaciones de la tecnología TTL de tres estados es la
realización de circuitos de escala de integración media constituidos por puertas
TTL normales, excepto las de salida, que son de tres estados y por tanto pueden
ser conectadas entre sí. Esto permite enviar a una conexión com ún denominada
barra (bus) la información procedente de un cierto número n de circuitos, seleccio­
nando en cada instante el circuito que la envía.
El concepto de barra (bus), posible en la práctica gracias a las tecnologías de
tres estados, es uno de los más importantes de las técnicas digitales. Sus aplicacio­
nes se describen, entre otros, en el apartado 6.3.5.4.6 (conjuntos de registros) y
7.2.3.1.4 (unidades de memoria).
5.4.4.3.5
Tecnología de alta inmunidad al ruido. Las tecnologías DTL y
TTL estudiadas anteriormente presentan una inmunidad al ruido relativamente
baja y en ellas no es posible realizar temporizadores com o el de la figura 5.13 de
un valor elevado de RC.
Ello propició el desarrollo de una nueva tecnología que presentó una inmuni­
dad típica de 5 V y por ello recibió el nombre de alta inmunidad al ruido. Esta tec­
nología permitió la integración de temporizadores de elevada constante de tiempo
y constituyó en su m om ento (1970 a 1973) una solución adecuada para el diseño
de sistemas electrónicos de control industrial de reducida complejidad que tuviesen
que trabajar en ambientes con niveles de ruido eléctrico elevado.
F i g u r a 5.46.— Puerta N O -Y (NAND) básica en lógica positiva de alta inm unidad al ruido.
280
SISTEM AS EL EC TR O N IC O S D IG ITA LES
F ig u r a 5 .4 7 .— T e c n o lo g í a d e a l i a i n m u n i d a d a l r u i d o ( H T L ) : P u e r t a N O - Y ( N A N D )
e n ló g i c a p o s iv a .
En la fig u ra 5.46 se rep resen ta el esquem a fu n d am en tal de una p u erta de te c n o ­
logía H T L que realiza la fu n ció n N O -Y en ló g ica positiva. B ásicam ente es igual
a la p u erta D TL rep resen tad a en la fig ura 5.34 su stituyendo al diodo D¡ de a q u é­
lla p o r el tran sisto r T x y el d iodo D 2 p o r el diodo zener D v el cual p ro p o rcio n a
la elevada inm unidad al ru id o . E n efecto, si am bas entradas a y b están conectadas
a las salidas de sendas p uertas cuyo tran sisto r T2 correspondiente está satu rad o ,
p a ra que u n ruido presente en cualquiera de ellas haga cam biar el estado de la sali­
da es necesario que supere el valor de la tensión de zener, aproxim adam ente 5 V.
L a tensión de alim entación de las p uertas de esta tecnología es alrededor de los
15 V, m uy superiores a la de las dem ás tecnologías bipolares.
En la fig u ra 5.47 se representa el esquem a de una p u erta m ás evolucionada de
alta inm unidad al ruido cuya principal característica es la de ten er accesible el cáto ­
do del dio d o zener D z. C o n ectan d o un co n densador entre el p u n to Q y la salida
se puede elevar el tiem po de p ro p ag ación de la p u erta y, p o r ta n to , increm entar
la inm unidad dinám ica al ruido tal com o se indica en la figura 5.48. De esta form a
el d iseñ ad o r de sistem as lógicos puede adaptar el tiem po de p ro pagación m edio de
las p u ertas a la frecuencia de operació n del m o n taje concreto. La m áxim a frecuen­
cia de esta tecnología es 500 kH z.
TEC N O LO G IA S D E R EA L IZ A C IO N D E LOS CIR C U ITO S D IGITALES
281
F i g u r a 5 .4 8 .— C u r v a s d e i n m u n i d a d d i n á m i c a a l r u i d o d e l a t e c n o l o g í a d e a l t a i n m u n i d a d a l r u i d o
(H T L ).
L a principal desven taja de esta tecnología fue su b a jo nivel de integración debi­
do a las dificultades de realización de los diodos zener. P o r ello fue rápidam ente
desplazada p o r las tecnologías con transistores M OS y en especial la CM O S que
se estudia en el a p a rta d o 5 .4 .4 .4 .2 .3 . E n la actualidad la tecnología de alta inm uni­
dad al ru id o no se utiliza en el diseño de sistem as digitales.
S.4.4.3.6
Circuitos digitales de lógica no saturada. Los circuitos integrados
bipolares en que los transistores llegan al estado de saturación tienen un lím ite m í­
nim o de tiem po de p ro p ag ació n d eterm inado p o r el tiem po de alm acenam iento de
los p o rtad o res de carga en la unió n base-colector. E n m uchos procesadores digita­
les que tra b a ja n en tiem po real es necesario reducir al m áxim o el tiem po de
propagación y esto ha m otivado la ap arición de los circuitos de lógica no satu rad a.
P a ra a n u lar el tiem po de alm acenam iento se han diseñado varios circuitos que
han d ado lugar a o tras ta n ta s tecnologías, de entre las cuales se estudian a conti­
nuación las de m ayor difusión.
5 .4 .4 .3 . 6.1 Circuitos integrados de tecnología TTL Schottky. La solución
em pleada en esta tecnología p a ra evitar la saturación de los transistores consiste
en conectar, en paralelo con su u n ió n base-colector, un diodo (su cátodo se une
al colector p o r ser el tran sisto r N P N ) cuya caída de tensión directa es m enor que
la de la p ro p ia unión.
El diodo utilizado es del tip o Schottky, el cual está constituido por Una unión
de alum inio con un sem iconductor y tiene la pro p ied ad de que su caída de tensión
directa es in ferio r a la de u n a unió n P N no rm al en 200 o 300 mV. Este diodo im pi­
de que la unió n base-colector se polarice en sentido directo, con lo cual se evita
la satu ració n del tran sisto r.
*F------F i g u r a 5 .4 9 .— S ím b o lo d e un d io d o S ch ottk y.
282
SISTEM AS E L EC TR O N IC O S D IG ITA LES
q)
b)
F i g u r a 5 .5 0 .— M o n t a j e d e u n d i o d o S c h o t t k y y u n t r a n s i s t o r b i p o l a r : a ) e s q u e m a d e l c i r c u i t o ;
b) s í m b o l o a b r e v i a d o .
En la fig u ra 5.49 se indica el sím bolo rep resen tativ o de un diodo Schottky. En
la fig u ra 5 .5 0 a se rep resen ta el m ontaje de un diodo Schottky y un tra n sisto r b ip o ­
lar de silicio N P N y en la fig u ra 5.506 el sím bolo abreviado de este m ontaje.
La p u erta básica de esta tecn o lo g ía se rep resen ta en la fig u ra 5 .5 1 a y, com o
p odem os com probar, es m uy sim ilar a la pu erta de la tecnología T T L representada
en la fig u ra 5.516. Todos los tran sisto res son del tipo S chottky excepto T4 que
F ig u r a 5 .5 1 .— a) P u er ta N O -Y (N A N D ) en ló g ic a p o sitiv a d e te c n o lo g ía T T L S c h o ttk y ;
b) p u er ta N O -Y (N A N D ) d e t e c n o lo g ía T T L .
TEC N O LO G IA S DE R E A LIZ A C IO N DE LOS CIR C U ITO S D IGITALES
283
nunca llega a la satu ració n p o rq u e a través de él solam ente circulan las corrientes
de pérdidas de las p u ertas de la m ism a tecnología conectadas a la salida, cuando
T¡ está al corte. El m o n taje form ado por los tran sistores 7 3 y TA (fig. 5.51o), es
estáticam en te eq u iv alen te al form ad o p o r el tran sisto r T} y el diodo Z), de la f i­
gura 5,51 ó, pero con una m ejo r resp u esta dinám ica. El tra n sisto r Tb aum enta la
rapidez de co nm utación del tran sisto r T¡.
P o r to d o lo expuesto, esta tecnología recibe el nom bre de T T L S ehottky y p o ­
see u n m enor p ro d u cto de la poten cia consum ida por el tiem po de propagación
que la T T L norm al.
La p u erta de la fig u ra 5.5 la realiza la función N O -Y (N A N D ) en lógica p o siti­
va y la N O -O (Ñ O R ) en lógica negativa. Las prim eras pu ertas de tecnología TTL
Sehottky poseían un tiem po m edio de p ropagación de 3 ns y u n a potencia m edia
disipada de 20 m W . A l igual que en tecnología T T L norm al, se ha desarrollado
una tecnología T T L Sehottky de b a ja potencia (Low pow er T T L Sehottky) y a tr a ­
vés de diversas m odificaciones en los circuitos se han logrado las tecnologías T T L
Sehottky avanzada (A dvanced Sehottky) y T T L Sehottky avanzada de b aja p o ten ­
cia (A dvanced low pow er Sehottky) que presentan un m enor pro d u cto de la poten­
cia disipada p o r el tiem po de p ropagación [TEX A 84],
5.4 .4 ,3 .6 ,2 Circuitos integrados de lógica de acoplamiento por emisor (ECL).
En la fig u ra 5.52 se rep resen ta el esquem a básico de un circuito de lógica
de acoplam iento p o r em isor en el cual se observa que existen dos tensiones de ali­
m entación diferentes: VE y Vcc (I VE \ < I ^ c r D- Si a la en trada e se aplica una
tensión m ás negativa que VF, el tran sisto r 7 j, no conducirá y lo hará Tv
Si, p o r el c o n trario , la tensión en e es m enos negativa que VE, conducirá 7j
y no lo h a rá Tv
F i g u r a 5 .5 2 . — C ir cu ito b á sic o d e ló g ica d e a c o p la m ie n to p o r e m iso r |e in itte r c o u p ie d iogic (E C L )].
284
SISTEM AS EL EC TR O N IC O S D IG ITA LES
a
a +b
o
b ----------
a + b
(b )
F i g u r a 5 .5 3 .— T e c n o l o g í a d e a c o p l a m i e n t o p o r e m i s o r ( E C L ) : a ) e s q u e m a d e u n a p u e r t a O y N O - O e n
ló g i c a p o s i t i v a ; b) s í m b o l o ló g i c o n o r m a l i z a d o .
Si R , 4 < |
| los transistores 7, y T2 no se satu rarán y de esta form a se
puede lograr un tiem po medio de propagación de 1 a 2 ns. Se observa que la
salida S 2 está en fase con la entrada e y que S¡ está en oposición de fase.
Los diversos fabricantes han ad o p tad o diferentes configuraciones para la reali­
zación de estos circuitos. En general, la tensión — VE se genera a p artir de — V cc
en el propio circuito.
En la fig u ra 5 .53o se representa una p uerta de lógica no saturada. El transistor
Tu actúa com o fuente de co rrien te y T¡ establece la tensión de referencia de la
TEC N O LO G IA S D E R E A L IZ A C IO N D E LOS C IRCU ITO S D IGITALES
285
base de T¡. Los colectores de los transistores 7 j, T2 y T3 se conectan a sendos
transistores T-, y T%en seguidor de em isor, lo que perm ite obtener u n a cargabilidad de salida elevada y unos niveles de salida com patibles con la entrada de o tra
puerta de idénticas características.
El term inal N se alim enta negativam ente con respecto a la m asa. Los dos nive­
les lógicos de las en trad as son negativos con respecto a m asa. Si am bas entradas
to m an el nivel m ás negativo, no conducirán 7j ni T2 y lo h a rá T3 sin llegar a sa­
tu rarse, con lo cual su colector se h a rá negativo. Este nivel se reflejará a la salida S,
que es el em isor de Ts, el cual está cercano al corte. P o r o tra parte, el colector de 7j
estará al nivel de m asa, lo cual hace conducir a 7) y, por ta n to , la salida S estará
aproxim adam ente al nivel de m asa (1 en lógica positiva). P o r el c o n trario , si cual­
quier en trad a a o b se en cuentra en el nivel m enos negativo, conducirán respectiva­
m ente f , o 7 2 y no lo h a rá T¡, con lo cual am bas salidas cam bian de estado.
A d o p tan d o el convenio de lógica positiva, esta puerta realiza las funciones O y
N O -O en sus salidas respectivas. E l resto del circuito genera la tensión de referen­
cia y com pensa las variaciones con la tem p eratu ra de la tensión de referencia y la
ten sió n de salid a. En la fig u ra 5 .5 3 ¿ se rep resen ta el sím bolo lógico norm alizado
de esta puerta.
U n a d esventaja de esta tecnología es la reducida inm unidad al ruido que obliga
a increm entar las precauciones p a ra an u lar la influencia del ruido generado por el
propio sistem a y el proveniente de fuentes externas de ruido. Precisam ente, para
evitar la influencia de las caídas de tensión en los hilos de alim entación, se han
in d ep en d izad o los te rm in a le s de alim en tació n de los tran sisto res de salida m o n ta­
dos en seg u id o r de em iso r y los tran sisto res de entrada 7’,, T2 y T¡ (fig . 5.53a).
5 .4 .4 .3 .7 Tecnología de inyección integrada (Integrated Injection Logic [IIL o
L a búsqueda de u n a m ayor densidad de integración llevó, al principio de
la década de los setenta, al desarrollo de la tecnología de inyección integrada
(I 2 L).
E sta tecnología constituye u n a evolución de los circuitos lógicos realizados con
transistores acoplados d irectam ente [Direct coupled tran sisto r logic (D CTL)] que
se d esarro llaro n a p rin c ip io s de la d écada de los sesenta. E n la fig u ra 5.54a se re ­
p resen ta el esquem a de un co n ju n to de p u erta N O -O (Ñ O R ) de tecnología D C TL
y en la 5.546 su esquem a lógico equivalente. La pu erta u tilizad a en este m ontaje
es de tres en trad as, y se puede co m p ro b ar fácilm ente su funcionam iento. Si todas
las entradas están a m asa (« 0 » en lógica positiva), los transistores están al corte
y d ad o que la salida se conecta a la base de o tro u otros transistores, el nivel es
aproxim adam ente 0,7 V. Si cualq u iera de los transistores tiene en su base u n a te n ­
sión m ayor de 0,7 V pasa a satu ració n y el nivel de su salida es aproxim adam ente
de 0,1 a 0,2 V, P o r lo ta n to , la separación entre los dos niveles lógicos es de 0,5
a 0,6 V.
El principal inconveniente de la tecnología D C T L es el debido a la im posibili­
d ad de log rar tran sisto res de características idénticas, en especial en su co m p o rta­
m iento con la te m p e ra tu ra. Si los transistores cuya unión base-em isor está en p a ra ­
lelo (por ejem plo, 71 y 72 en la fig u ra 5 .54a) n ecesitan distintas tensiones en dicha
unión para alcan zar la satu ració n , el que n ecesita una tensión m enor es el único
SISTEM AS ELECTR O N IC O S D IG IT A L ES
286
la)
NI
N2
N4
(b )
F i g u r a 5 .5 4 . — E s q u e m a d e u n c o n j u n t o d e p u e r t a s N O - O ( Ñ O R ) e n t e c n o l o g í a d e t r a n s i s t o r e s d i r e c ­
t a m e n t e a c o p l a d o s [ D ir e c t c o u p i e d t r a n s i s t o r lo g i c ( D C T L ) ] : a ) e s q u e m a d e ! c i r c u i t o ; b ) e s q u e m a ló g i c o
e q u iv a le n te .
que alcanza dicha situación y tiene u n a ten sió n colector-em isor de 0,1 a 0,2 V. P o r
el c o n trario , el que necesita una tensión colector-em isor m ayor no se satu ra y tiene
u n a tensión colector-em isor sup erio r a la an teriorm ente indicada. P a ra ilustrar este
fenóm eno, que recibe el nom bre de acap aram ien to de corriente (hogging), se repre­
senta en la fig u ra 5.55 el circu ito equiv alente a la unión b a se -e m iso r de los tra n ­
sisto res T\ y 72. Se supone que T\ n ecesita 0,7 V en la base para satu rarse
TE C N O LO G IA S D E R EA L IZ A C IO N D E LOS CIR C U ITO S D IGITALES
287
F ig u r a 5 .5 5 .— C i r c u i t o e q u i v a l e n t e a i a u n i ó n b a s e - e m i s o r d e lo s t r a n s i s t o r e s 7 1 y 7 2
d e la f i g u r a 5 .5 4 .
y, p o r ello, su corriente de base I m es igual a re y
R
0 ,7 ; p 0 r el co ntrario 72 nece-
sita 0,72 V y, p o r lo ta n to , I m < Im , Este fenóm eno dism inuye el m argen de ru i­
do p orque la tensión de salida de la p u erta cuyo tran sisto r no se satu ra es superior
a 0,2 V. P o r to d o ello esta tecnología fue ab a n d o n a d a y sustituida p o r la R T L que
a su vez fue seguida p o r las D T L y T T L .
La tecnología T T L ya estu d iad a alcanzó u n a gran m adurez que la convirtió en
un están d ar del m ercado en sus diferentes versiones, en especial las que incorporan
los diodos Schottky. P e ro la g ran can tid ad de resistencias que in co rp o ra u n a puer­
ta T T L , que o cu p an m ayor superficie que los transistores, lim itó la densidad de
integración p a ra pod er alcanzar circuitos de m uy gran escala de integración
(VLSI).
P o r ello se desarrolló la tecnología I2L que conserva la sim plicidad de la
D C TL al utilizar u n a sola resistencia p o r p u e rta y evitar el inconveniente citado al
analizar aquélla. La tecnología I2L se basa en la sustitución de los transistores de
la D C T L que poseen la u n ió n base-em isor en paralelo, por un único transistor
m ulticolector.
Para ilu strarlo g rá fic a m en te , en la fig u ra 5.56 se rep resenta un circuito D CTL
que o b tien e los cuatro p ro d u cto s can ó n ico s de dos variables A y B. A nalizando
este circu ito se o b serva que en los tran sisto res 7T, 73 y T5 se presenta el problem a
de acap aram ien to (hogging) de co rrien te. Pero el circuito de la fig u ra 5.56 es e q u i­
valente al rep resen tad o en la fig u ra 5.57 en el que se ag ru p an los tran sisto res cuyas
uniones b ase-em iso r están co nectadas en p aralelo. Si dichos transistores se sustitu-
F i g u r a 5 .5 6 .— C i r c u i t o d e c o d i f i c a d o r d e lo s c u a t r o p r o d u c t o s c a n ó n i c o s d e d o s v a r i a b l e s e n te c n o l o g í a
d e tr a n s is to r e s d ir e c ta m e n te a c o p la d o s (D C T L ).
T E C N O LO G IA S DE REA LIZACIO N DE LOS CIRCU ITO S D IGITALES
289
F ig u r a 5 5 8 . — C i r c u i t o e q u i v a l e n t e a l d e la f i g u r a 5 . 5 7 r e a l i z a d o c o n t r a n s i s t o r e s m u l t i c o l e c t o r .
yen p o r uno m u ltico lecto r, se obtiene el esq uem a de la fig u ra 5.58 que constituye
el circu ito b ásico de las p u e rta s de lógica de inyección in tegrada (IIL o I 2 L) en el
que se evita el fenóm eno de acap aram ien to por no ex istir varias uniones baseem isor en paralelo . A dem ás, p ara red u cir el núm ero de resisten cias y elevar la d en ­
sidad de in teg ració n , se su stitu y en las resisten cias R b por tran sisto res P N P (fig u ra
5.59) con la base co n ectad a a m asa. E stos tran sisto res inyectan co rrien te en la base
de los tran sisto res co n m u tad o res y de ahí viene el nom bre de lógica de inyección
integrada.
Los niveles de tensión que aparecen en los colectores de los transistores conm u­
tadores varían de 0,7 V (estado de corte) a 0,1 o 0,2 V (estado de saturación),
lo cual supone un m argen de ru id o m uy pequeño. E sto se solventa no conectando
a u n a unión base-em isor los colectores de salida de los transistores conm utadores,
con lo cual la diferencia entre los niveles es prácticam ente igual a la tensión de ali­
m entación. Es usual la realización de circuitos integrados con tecnología I2L en
su interio r y etapas de acoplam iento a la e n tra d a y a la salida com patibles con tec­
nología T T L p a ra lo g rar circuitos VLSI que se pueden conectar a los ya existentes
en esta últim a tecnología.
M ediante la elección adecuada del valor de R x se puede hacer que los transis­
tores co nm utadores tra b a je n en régim en de m ayor o m enor saturación y controlar
de esta form a el tiem po de p ropagación de las puertas.
U n a v en taja adicional de la tecnología I2L es la reducida corriente a través de
los transistores (típicam ente de 1 a 10 /tA), lo cual supone una gran dism inución
de la disipación térm ica y, p o r lo ta n to , es un factor m ás que perm ite elevar la
densidad de integración.
290
SISTEM AS EL EC TR O N IC O S D IG ITA LES
F ig u r a 5 .5 9 . — Lógica de inyección integrada (lntegrated Injection Logic): P u erta NO-O (ÑOR) en
lógica positiva.
El desarrollo de las tecnologías de transistores M O S ha hecho que desplazasen
a la I2L pero , no o b stan te, se sigue utilizando en convertidores analógicodigitales y digital-analógicos, m icroprocesadores, etc.
S .4 .4 .4
Circuitos integrados monolíticos d igitales
con transistores MOS de silicio
5.4.4.4.1 Introducción. La necesidad de realizar circuitos integrados digitales,
cada vez m ás com plejos, a fin de au m en tar la fiabilidad y la inm unidad al ruido
y reducir el tam añ o de los sistem as digitales, m otivó la utilización de los tra n sisto ­
res de efecto de cam po M O S.
El m enor tam añ o de los transistores M O S, la ausencia de difusiones aisladoras
y el m enor núm ero de difusiones necesario en los circuitos M O S, h a perm itido o b ­
tener densidades de cinco a seis veces superiores a las de los circuitos bipolares has­
ta el m om ento presente.
En la fig u ra 5.60 se representa la co n fig u ra c ió n física de un tran sisto r M O S
co n stitu id o p o r un cristal que puede ser de m aterial N o P y en el cual se realizan
dos difusiones de im purezas de tip o co n trario . A am bas difusiones se las denom ina
d ren ad o r (drain) y su rtid o r (source) y sobre la zona existente entre ellas llam ada
canal (channel) se deposita u n a cap a de óxido y sobre ésta u n a capa m etálica, que
constituye la p u erta o g ra d u a d o r (gate).
TECNOLOGIAS DE REALIZACION DE LOS CIRCUITOS DIGITALES
291
Contacto m etálico
F i g u r a 5.60. — T r a n s i s t o r MOS d e c a n a l P.
Solam ente cuando el canal tiene u n a m ayoría de portadores iguales a los de las
difusiones se puede p ro d u cir u n a corriente al aplicar una tensión entre éstas.
Existen dos tipos de tran sisto res M OS que difieren en el tipo de cristal N o P.
C uando el cristal es del tip o N , la corriente entre el su rtid o r y el dren ad o r es posi­
ble cuando el canal se convierte en tip o P y, por ta n to , este transistor se llam a de
canal P. Por la m ism a razón cuando el cristal es de tipo P, el tran sisto r se denom i­
na de canal N. El tran sisto r rep resen tad o en la figura 5.60 es de canal P.
F ig u r a 5 .6 1 .— T ra n sisto r M O S d e ca n a l P p o la r iz a d o .
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
292
Las condiciones de conducción o no conducción del tran sisto r se logran apli­
cando la tensión co rrecta a la p u e rta con respecto al su rtid o r y al cristal, tal com o
se indica en la fig u ra 5.61 en la que se representa un tran sisto r M O S de canal P.
La zona de cristal situada entre el su rtid o r (source) y el drenador (drain) puede
estar m uy im p urificada o enriquecida (enhancem ent) en los po rtad o res de carga del
su b strato o, p o r el co n trario , poco im p u rificada o em pobrecida (depletion) en di­
chos p o rtad o res, lo cual equivale a estar enriquecida en po rtad o res de signo con­
trario . La com binación de esta característica con am bos canales P y Al da lugar
a cuatro tran sisto res M O S d iferentes. En la fig u ra 5.62 se rep resentan las c aracte­
rísticas de intensidad de d renador ID con respecto a la tensión de graduador
(gate) Vc p a ra u n a tensión entre d ren ad o r y su rtid o r VD constante, de los cu atro
tipos de transistores M O S.
T R A N SIS TO R E S
TRA N SISTO R ES
DE
CANAL P
DE
CANAL N
Transistores
empobrecidos
(Depletion)
Tensión de umbral
d)
F i g u r a 5.62.— C u rv a s / „ - Vc de lo s c u a t r o t i p o s de t r a n s i s t o r e s M O S.
TECNOLOGIAS DE REALIZACION DE LOS CIRCUITOS DIGITALES
293
A continuación se analizan las curvas de los transistores de canal N \ las de los
transistores de tip o P son idénticas sin m ás que invertir el sentido de la corriente
de d ren ad o r y la p o larid ad de la tensión de grad u ad o r. E n am bos transistores de
canal N la intensidad de d re n a d o r I D se eleva al hacerlo la tensión de grad u ad o r
porque aum en ta la an ch u ra de la zo n a N del canal al ser atraídos los electrones
hacia él. En el tip o de canal N poco im purificado o em pobrecido (depletion) la
zona del canal contiene exceso de electrones en ausencia de tensión de grad u ad o r
y, p o r ta n to , en estas condiciones existe u n a cierta corriente de drenador I D
(fig. 5.62a). Para anular dicha co rrien te es necesario p o larizar negativam ente el
grad u ad o r con respecto al su rtid o r p ara rep eler los electrones existentes en la zona
del canal. P o r el c o n tra rio , en el tipo de canal N m uy im purificado o enriquecido
(enhancem ent) la zona del canal es de tipo P en ausencia de tensión de pu erta y la
corriente de colector ID es n ula en estas condiciones. P a ra que se produzca una co­
rriente de d ren ad o r es necesario elevar la tensión de grad u ad o r por encim a de un
cierto valor, que recibe el no m b re de tensión um bral ( VTH), a p artir de la cual la
zona del canal se hace de tip o N .
TRAN SISTORES
TRA N SISTO RES
DE
CA N A L p
DE
CANAL N
T ra n s is to re s
em pobrecidos
(Depletion)
T ra n s is to re s
e nriqu ecido s
(Enhan ce m ent)
F i g u r a 5.63.— Símbolos utilizados p a ra representar los transistores MOS.
El rápido d esarro llo de los tran sisto res M O S ha hecho que existan diferentes
sím bolos para representarlos. En la fig u ra 5.63 se indican los prim eros sím bolos
utilizados p a ra los c u atro tipos de transistores M O S. La p u erta se representa me­
diante dos líneas en ángulo recto cuyo vértice está situado m ás cercano al surtidor
que al d ren ad o r del tra n sisto r. El tip o de canal P se indica m ediante una flecha
que sale del tran sisto r y el de tip o N p o r u n a flecha en sentido co n trario . E n los
transistores enriquecidos en que no hay conducción cuando no se polariza la puer­
294
SISTEMAS ELECTRONICOS DIGITALES
ta, se representa discontinua la línea que une el surtidor y el drenador. En los tran­
sistores empobrecidos dicha línea se representa continua porque hay conducción
cuando la tensión de puerta es nula.
Para sim plificar el sím bolo se utiliza también la notación representada en la f i­
gura 5.64, en la que la flecha que indica si el transistor es de canal N o P se coloca
en la conexión de surtidor.
Pero, dado que la flecha se coloca en el surtidor, se puede representar la cone­
xión de la puerta mediante una T en lugar de un ángulo recto, tal com o se repre­
senta en la figura 5.65.
D
(a)
(bt
F i g u r a 5 .6 4 . — Sím bolos de los tra n sis to re s M O S em p o b recid o s o b ten id o s a p a r t i r de los de la fig u ra
5.63: a) can al N ; b ) ca n a l P .
(a )
Ib )
F i g u r a 5 .6 5 . — Sím bolos de los tra n sis to re s M O S e n riq u e c id o s con la p u e r ta r e p re s e n ta d a en T : a ) canal
N ; b ) can al P .
En la figura 5.66 se representan otros sím bolos alternativos que se diferencian
de los anteriores en que en los transistores enriquecidos se representa continua la línea
que une el surtidor y el drenador con un espesor igual a las demás líneas, mientras
que en los empobrecidos dicho espesor es mucho mayor.
Finalmente, en la figura 5.67 se representan dos sím bolos sim plificados utiliza­
dos con mucha frecuencia. En ellos se suprimen las flechas y el canal P se in­
dica incluyendo el sím bolo de inversión. En las restantes figuras se representan los
transistores MOS mediante los sím bolos sim plificados de la figura 5.67 para
los transistores enriquecidos de canal N y canal P . Los transistores empobrecidos
se representan mediante un trazo grueso entre el surtidor y el drenador.
En la figura 5.68 se representa la curva característica de corriente de drenador
ID en función de la tensión entre el drenador y el surtidor VD para diferentes va-
TECNOLOGIAS DE REALIZACION DE LOS CIRCUITOS DIGITALES
TRANSI STORES
TRANSI STORES
DE
DE
CANAL
295
CANAL
N
D
P
D
T ra n sisto re s
en riq u ecid o s
( e n hance m e nt)
Tr ansi st or es
e m p o b re cid o s
Itn
( Dept et i on)
F ig u r a 5 .6 6 . — Símbolos alternativos de los transistores MOS.
—
ic
(a )
—
c
(b l
F i g u r a 5 .6 7 . — Símbolos sim plificados de los transistores MOS: a) canal N; b) canal P.
lores de la tensión de g ra d u a d o r de un tran sistor-canal P enriquecido. El análisis
de la fig u ra 5.69 que indica la form a del canal para diferentes valores de la tensión
VD, m anteniendo constante la tensión de g raduador VG, p erm ite com prender el
porqué de la form a de la característica ID-V D de la fig u ra 5.68. El transistor
analizado es de canal P , pero el estudio es aplicable al de canal N sin m ás que in­
vertir la p o larid ad de Vc y VD y el sentido de I D.
Si VD = 0 y el valor negativo de VG es superior a la tensión de um bral Vm ,
se form a un canal de anchura co nstante (fig . 5 .69a) y una zona poco im purificada.
Si, sin variar V&, se com ienza a elevar VD en sentido negativo, el canal tom a la
form a de la fig u ra 5 .6 9b y la intensidad crece; dicha form a es debida a que la caída
de la tensión en el canal se o p o n e a la acción del cam po p roducido p o r la tensión
VG aplicada al g rad u ad o r. Si se continúa elevando el valor de VD en sentido ne­
gativo cuando Vjd ~ Ls
^TH’ el canal llega a anularse en la proxim idad del
drenador tal com o se observa en la fig u ra 5.69c; en esas condiciones se pasa de
la región de n o saturación a la de saturación y, aunque continúe elevándose el va-
296
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
F i g u r a 5.68.— C urva característica I D- VDS p ara diferentes valores de la tensión g rad u ad o r (puerta)-
su rtid o r de un tran sisto r MOS cana) P enriquecido.
lor de VD, la co rrien te p erm anece casi co nstante y el canal se reduce (5.69 d). La
zona en la que el canal se anula es m uy p equeña com parada con la distancia total
entre las dos difusiones tipo P y la c o rrien te ID circu la a través de la zona poco
im purificada.
En la figura 5.68 se pueden distinguir tres regiones bien diferenciadas:
a) L a región de bloqueo, en la cual el tran sisto r no conduce, es la com prendida
entre el eje de abscisas y la cu rv a de tensión de g ra d u a d o r VG igual a la ten­
sión de um bral VTH.
b) La región de no satu ració n en la que VD < y g
y th es la que está com pren­
dida entre el eje de o rd en ad as y la curva que une to dos los p u n to s en que la
tensión VD iguala a la diferencia entre la tensión de p u erta y la tensión de um ­
bral.
c) La región de satu ració n es la co m p ren d ida entre las dos curvas antes citadas
y en ella la corriente de d re n a d o r I D es prácticam ente independiente de la ten­
sión VD,
El tra n sisto r M OS puede ser utilizado en co n m utació n haciéndolo tra b a ja r en­
tre dos p u n to s diferenciados de su curva característica ID-V D de u n a form a sim i­
lar a la del tran sisto r bipolar.
El m ontaje m ás elem ental utilizable es el de la figura 5.70, en la que se repre­
senta un tran sisto r M OS canal P enriquecido cuya carga es una resistencia R L.
H aciendo v ariar la tensión de la p u erta (g rad uador) del tran sisto r entre dos valores
- V a , y - V a » el p u n to de tra b a jo del tra n sisto r cam bia de A a B y la tensión de
TEC N O LO G IA S D E REA LIZ A C IO N DE LOS C IR C U ITO S D IG ITA LES
a)
-Vg
' VD, l > V D0
1VD|=¡vG- V th i
-V g
| Vd | > | Vg g - V t h |
d)
F i g u r a 5 .6 9 .— F o rm a del c a n a l d e un tr a n s is to r M O S tip o P p a r a d ifer e n te s v alores de K05*
298
SISTEM AS EL EC TR O N IC O S D IG ITA LES
F i g u r a 5 .7 0 .— C i r c u i t o e l e m e n t a l d e u n i n v e r s o r r e a l i z a d o c o n u n t r a n s i s t o r M O S d e c a n a l F .
salida lo hace entre los niveles VD¡ y V¿,2. A signando a las dos tensiones de en tra­
da y salida los dos valores cero y u n o lógicos se com prueba que el circuito de la
figura 5.70 constituye u n inversor, es decir, si hay un uno lógico a su en tra d a , su
salida es un cero lógico y viceversa. E n los circuitos que se estudian a continuación
se utilizan transistores canal N enriquecidos (enhancem ent) cuya utilización en la
realización de circuitos integrados digitales M O S se ha desarrollado extensam ente.
El inversor de la fig u ra 5.70 p resenta el inconveniente de que la resistencia R L
ocupa una su p erficie m uy grande. Por ello es preferible u tilizar el circuito de la
fig u ra 5.71 que se obtiene a p a rtir del de la figura 5.70 sustituyendo la resistencia
por o tro tran sisto r M OS que actü a com o carga. E ste tran sisto r M OS que actúa
com o carga, está diseñado p a ra tener u n a im pedancia unas 2 0 veces superior a la
del tran sisto r que actúa com o co n m u tad o r a fin de que la tensión de salida sea
prácticam ente nula cuando éste conduzca.
En el circuito de la fig u ra 5.71 se utiliza com o carga un tran sisto r T2 enriq u eci­
do y por ello es necesario p o larizar su puerta con una ten sió n VGG m ayor que
VDD para g aran tizar que 72 se encuentra en la región de no satu ració n cuando T\
esté co rtad o . Se logra así que la caída de tensión en 72 sea prácticam ente nula en
esa situación. P ero la necesidad de utilizar dos tensiones diferentes representa un
TEC N O LO G IA S DE REA LIZ A C IO N DE LOS CIRCU ITO S D IGITALES
299
+ Vn
DD
+V.GG
T2
ENTRADA «
F ig u r a 5.71.— Inversor realizado con un transistor MOS de canal TVenriquecido, en el que la carga es otro
tra n sisto r MOS de canal N enriquecido.
ENTRADA
F i g u r a 5.72.— Inversor realizado con un transistor MOS de canal N enriquecido, en el que la carga es un
tran sisto r MOS de canal N empobrecido.
grave inconveniente, que se sup era m ediante la utilización com o carga de un tra n ­
sistor em pobrecido con la p u erta u n id a al su rtid o r, tal com o se indica en la figura
5.72.
Se tiene de esta fo rm a u n a tensión de polarización fija p a ra T I y se garantiza
su com p o rtam ien to com o u n a resistencia de valor constante.
M ediante la adecuada com binación de transistores M OS se obtienen diversas
tecnologías digitales que se estu d ian en el a p a rta d o siguiente.
5 .4 .4 .4 .2
Tecnologías d igitales MOS
5.4.4.4.2.1 Circuitos integrados MOS estáticos. El c o n m u tad o r elemental estu­
diado en el a p a rta d o an terio r se com porta de una form a sim ilar a uno bipolar y
recibe el apelativo de estático en co ntraposición a los dinám icos que se estudian
en el a p a rta d o siguiente.
300
. SISTEMAS ELECTRONICOS DIGITALES
i + vOO
S : abe
(a l
(b l
F i g u r a 5 .7 3 . — C irc u ito s M O S estáticos: a) p u e r ta N O -Y (NAND) en lógica positiva; b ) p u e r ta N O -O
(Ñ O R ) en lógica positiva.
Combinando diversos circuitos conmutadores se pueden realizar puertas N O -Y
y NO -O en lógica positiva, que se representa en la figura 5.73. Se invita al lector
a comprobar su funcionamiento.
(al
(b)
F igura 5 . 7 4 . — P u er ta N O -Y (N A N D ) en ló g ic a p o sitiv a : a) r e a liza c ió n físic a ; b) e sq u e m a .
TEC N O LO G IA S D E R EA L IZ A C IO N DE LOS C IRCU ITO S D IGITALES
3 01
En la fig u ra 5.14a y b se rep resen ta la realización física de una puerta N O -Y
en lógica p ositiva, en la cual se observa la m ayor longitud del transistor que actúa
com o carga con resp ecto a los conm utadores.
F ig u r a 5 .7 5 .— B ie s t a b le R - S r e a liz a d o c o n p u e r t a s NO-O (ÑOR) d e M OS e s t á t ic o .
M ediante circuitos M O S estáticos se realizan biestables R -S cuyo esquem a se
representa en la fig u ra 5.75, que constituyen el bloque básico de las m em orias de
acceso aleatorio activas. Los transistores 7 1 , T I y 73 constituyen una puerta
NO-Y (N A N D ) en lógica positiva que se interconecta con la o tra puerta NO-Y fo r­
m ad a p o r 74, 75 y 76. El lector puede analizar el funcionam iento.
5.4.4.4.2.2 Circuitos integrados MOS dinámicos. E n los circuitos M OS estudia­
dos en el a p a rta d o an terio r, la p uerta de los transistores M O S utilizados com o car­
ga se conecta a u n a tensión fija y reciben el nom bre de estáticos. P a ra reducir la
potencia consum ida se d esarro llaro n los circuitos M OS dinám icos que reciben di­
cho nom bre p orque la p u erta de los transistores que actúan com o carga se conecta
a u n a señal cu ad rad a que co n m u ta entre dos niveles de tensión que hacen variar
la im pedancia de la carga entre un valor m uy elevado de varios m egohm ios y el
valor n om inal ( 2 0 veces superior al del tran sisto r co n m u tad o r en estado de conduc­
ción). P a ra que no exista p érdida de in fo rm ació n y la salida perm anezca constante
e igual al inverso de la señal de e n tra d a cu an do ésta se polariza al nivel de m asa,
es necesario que la tensión co rrespondiente se alm acene en un condensador. El gra­
d u ad o r o p u erta de u n tran sisto r M OS presenta precisam ente la propiedad de ser
un co n densador casi perfecto con m uy pocas pérdidas y por ello, si se conecta a
302
SISTEM AS EL EC TR O N IC O S D IG ITA LES
la salida de un inversor dinám ico la p u erta de un tran sisto r M O S, no existe pérdida
de inform ación si la frecuencia de la o n d a c u a d ra d a aplicada a la p u erta de la car­
ga es suficientem ente elevada.
En la fig u ra 5.76 se representa el esquem a de un inversor dinám ico. El conden­
sad o r indicado a la salida representa la capacidad p u e rta -su rtid o r del transistor
M O S que se conecte a ella.
En la fig u ra 5.77 se representa el esquem a de las puertas N O -Y y N O -O diná­
m icas realizadas con tran sisto res de tipo N enriquecidos (enhancem ent).
_
n
_
n
,
F ig u r a 5 .7 6 .— E s q u e m a d e u n i n v e r s o r M O S d i n á m i c o .
+V dd
_
n
_
n
ib)
F i g u r a 5 .7 7 . — P u e r t a s l ó g i c a s e n MOS d i n á m i c o : a) p u e r t a s NO-O (ÑOR); b) p u e r t a s NO-Y (N/YND).
L a v en taja principal de los circuitos de M OS dinám icos es que la potencia con­
sum ida cu an d o la salida está a nivel de m asa es igual a la del M O S estático m ulti­
plicada p o r la relación entre la p arte del p eríodo en que el tran sisto r conduce y
el período to tal.
T E C N O LO G IA S D E R E A LIZ A C IO N DE LOS C IRCU ITO S D IGITALES
303
S.4.4.4.2.3 Circuitos integrados CMOS. Los circuitos estudiados en los dos a p a r­
tados anteriores utilizan transistores de canal N solam ente. La com binación de
transistores de canal P y de canal N en un m ism o m o n taje ha dado lugar a una
nueva tecnología M OS d en o m in ad a CM O S (C om plem entary M OS).
En la fig u ra 5.78 se representa el circu ito de un inversor C M O S cuyas prin cip a­
les características se an alizan seguidam ente. Este circuito está form ado por dos
transistores, u no de canal P y el o tro de canal N , m uy im purificados (enhancem ent), cuyos d renadores y g rad u ad o res se h an conectado entre sí. La en trad a del
circuito es la conexión com ún de am bos g raduadores y la salida la unión com ún
de am bos dren ad o res. E l su rtid o r del tran sisto r de canal P se polariza positivam en­
te con respecto al su rtid o r del tran sisto r de canal N .
+ VDO
VSS
F i g u r a 5 .7 8 . — Tecnología CM OS: C ircuito de un inversor.
La tensión de los g rad u ad o res puede ser igual a cero o + VDD V. E n el prim er
caso el g ra d u ad o r del tran sisto r de canal P se polariza negativam ente con respecto
a su su rtid o r y, p o r ta n to , se fo rm a el canal, y la im pedancia entre el surtidor y
el d ren ad o r es m uy b aja; p o r el co n trario , la tensión del g ra d u ad o r del transistor
de tip o N es igual a la de su su rtid o r y p o r ser m uy im purificado presenta una im ­
pedancia su rtid o r-d ren ad o r elevada. E n estas condiciones la tensión de salida es
aproxim adam ente igual a + VDD. E n el segundo caso, es decir, cuando la tensión
de los g rad u ad o res es igual a + ^ DD> se invierten los estados de am bos transisto­
res. E n efecto, el g ra d u ad o r del tran sisto r de canal TV está polarizado positivam en­
te con respecto a su su rtid o r y se fo rm a el canal que perm ite la conducción entre
el su rtid o r y el d ren ad o r, p o r el co n trario , el tran sisto r de canal P no conduce p o r­
que el g ra d u a d o r está al m ism o nivel de tensión que su su rtidor. P o r ta n to , en este
caso la tensión de salida es aproxim ad am en te igual a cero voltios. Se observa que
el co n ju n to de am bos transistores se co m p orta com o un inversor.
La principal característica de este circuito es que no conducen am bos transisto­
res sim ultáneam ente, p o r lo que la potencia consum ida es siem pre m uy pequeña
pues es igual a la tensión de alim entación + y d d por la corriente de pérdidas de
un tran sisto r M O S (del o rd en de décim as de m icroam perio).
SISTEM AS ELECTRO N ICO S D IG IT A L ES
304
F i g u r a 5.79.— Tecnología CM OS: E squem a de una puerta NO-O (ÑOR) en lógica positiva.
La tecnología C M O S perm ite realizar fácilm ente puertas N O -Y y N O -O . En la
fig u ra 5.79 se representa el esquem a de una puerta N O -O en lógica positiva. Cada
e n trad a se conecta a u n tran sisto r de tipo P y o tro de tipo N . Los transistores de
tipo P se conectan en serie y los de tipo N en paralelo. El lector puede com probar
que los dos transistores de tip o P sólo conducen sim ultáneam ente cuando am bas
en trad as están p o larizadas al nivel de m asa y, por ta n to , sólo en dicha situación
la tensión de salida es igual a VDD.
En la fig u ra 5.80 se representa el esquem a de una puerta N O -Y en lógica po siti­
va. C ada entrada se conecta tam bién a un tran sisto r de tipo P y otro de tipo N
F ig u r a
5 .8 0 .— T ec n o lo g ía C M O S : E sq u e m a de u n a p u e r ta N O -Y (N A N D ) en ló g ic a p ositiva.
TE C N O LO G IA S D E R EA LIZ A C IO N DE LOS C IR C U ITO S D IG ITA LES
305
pero, en esta ocasión, los tran sisto res de tipo P se conectan en paralelo y los de
tipo N en serie. El lector puede analizar el funcionam iento de esta puerta.
La tecnología C M O S p erm ite tam bién realizar puertas con salidas de tres esta­
dos. E n la fig u ra 5.81 se representa un inversor con salida de tres estados. C om pa­
rando esta figura con la 5.78 se observa que a esta últim a se le han añadido los
transistores 73 (canal P ) y 7 4 (canal N ) en serie con los transistores 71 y 72 que
constituyen el inversor. A dem ás, el g ra d u ad o r de 73 se conecta a la en trad a E N
y el de 74 a la salida del inversor fo rm ad o por 75 y 715. P o r ello, si E Ñ se en­
cuentra en nivel uno, 73 y 7 4 están co rtad o s y la salida se encuentra en tercer esta­
do. Si, p o r el c o n trario , E N está en nivel cero conducen 73 y 74 y a la salida
aparece el inverso de la variable a.
(a)
F ig u r a 5 .8 1 .— T e c n o lo g ía CM OS: a) e s q u e m a d e l in v e r s o r c o n s a lid a d e tr e s e s t a d o s ; b) s ím b o lo ló g ic o
n o r m a liz a d o .
M ediante la in terconexión de dos p uertas N O -Y (N A N D ) com o las de la figura
5.79 o dos p u ertas N O -O (Ñ O R ) com o las de la figura 5.80, se puede realizar un
biestable R-S. En la fig u ra 5.82 se representa el esquem a de un biestable R -S reali­
zado con dos p uertas N O -O (Ñ O R ).
P ero la tecnología CM O S p resenta adem ás la característica de perm itir la reali­
zación de p u ertas de tran sm isió n que constituyen in terruptores electrónicos cuya
im pedancia varía entre algunos ohm ios y varios m egohm ios en función del estado
lógico de u n a variable b inaria.
Las p u ertas de tran sm isió n son difícilm ente realizables en tecnología bipolar
debido a la falta de aislam iento entre la base y el colector de los transistores bipo-
SISTEM AS EL EC TR O N IC O S D IG ITA LES
306
+v00
—
i
—
i—
—
—
i
—
Q
Q
U
lhl r
P.Caro (R )
i
ltJ L
'h
P. U n o (S )
1
F i g u r a 5.82.—Tecnología CM OS: Biestable R S realizado con dos p u ertas NO-O (ÑOR).
lares. P ero tam bién en M OS estático con transistores de un solo tipo de canal
(com o p o r ejem plo el N ) p resentan el inconveniente de que el valor de la resistencia
del tran sisto r depende de la tensión p u e rta -su rtid o r ta l com o se indica en la figura
5.83. Si la tensión Vas es nula o negativa, la resistencia R es m uy elevada. P o r
ello, si Ve varía entre + V y 0 V con respecto al com ún, el tra n sisto r está cortado
si la tensión de control Vc es cero.
P ero en el caso en que Vc= + V, la resistencia R depende del valor de Ve. En
efecto Ve ha de ser m enor que V— VUMBRAL en un cierto valor p a ra que R tenga
un valor reducido.
El p ro b lem a descrito se solventa m ediante la colocación de dos transistores en
paralelo, u n o de canal P y otro de canal N con sus pu ertas c o n tro lad as por señales
sj
1
Lo
T Vc
1
i
la!
Ib )
F i g u r a 5.83.— P uerta de transm isión realizada con un tran sisto r M OS canal N enriquecido: a) esquem a;
b) curva R- VGS‘
TE C N O LO G IA S DE REA LIZ A C IO N DE LOS CIRCU ITO S D IGITALES
307
la)
F i g u r a 5 .8 4 .— P uerta d e transm isión en tecnología CM OS: a) esquem a; b) curva R-Vcs.
binarias inversas, que constitu y e un circuito en tecnología CM O S que se representa
en la fig u ra 5.84n. En efecto, si la tensión de control Vt es cero, la puerta del
tran sisto r de canal P está a + V y la del tran sisto r de canal N está a cero voltios
y am bos están co rtad o s. Si, p o r el co n trario , Vc es igual a + V, la puerta del
tran sisto r de canal P está a cero voltios y la del tran sisto r de canal N está a + V;
si en esta situación Ve es igual a cero, es el tran sisto r N el que posee una impedancia b aja y el P la tiena alta. Al ir elevándose Ve la im pedancia del transistor
N sube y la del P b aja hasta alcanzar la situación inversa cuando Ve~ + V. La
im pedancia resultante del p aralelo de am bos transistores es, por lo ta n to , práctica­
m ente constante tal com o se rep resen ta en la figura 5.84b.
Las p uertas de tran sm isió n perm iten realizar m u ltip lexores/dem ultiplexores por
el m étodo descrito en el apartado 3.7.3.3 del capítulo 3. En la figura 5.85 se repre­
senta u n m u ltip lex o r/d em u ltip lex o r de dos canales realizado con sendas puertas de
transm isión, que utiliza dos p u ertas de transm isión co n tro lad as con una única va­
riable de selección que se conecta de fo rm a directa al tran sisto r P de una puerta
y al A de la o tra , y de fo rm a inversa a las otras dos. M ediante puertas de transm i­
308
SISTEM A S ELECTR O N IC O S D IG IT A L ES
sión y u n d ecodificador se puede realizar un m u ltip lexor/dem ultiplexor de cual­
quier núm ero de canales que puede tra b a ja r ta n to con señales digitales com o an a­
lógicas.
La utilización de m ultiplexores con p u ertas de transm isión y otros elem entos
lógicos sim plifica la realización de num erosos circuitos lógicos. P o r ejem plo, la
utilización de un m uitiplexor de dos canales y sendos inversores da lugar a un biestable D activado p o r niveles o cerrojo (latch) cuyo esquem a lógico se representa
en la fig u ra 5.86. El lector puede co nvertir este esquem a en el corresp o n d ien te en
tecnología C M O S con p u ertas de tran sm isió n y com probar su gran sencillez.
F i g u r a 5 .8 5 . — Tecnología CM OS: Esquem a de un m ultiplexor/dem ultiplexor de dos canales.
C om o resum en de to d o lo expuesto se puede indicar que la tecnología CM O S
presenta las siguientes características:
a) U na m ayor com plejidad en sus circuitos que las tecnologías de M O S estático
o dinám ico (com párense las fig u ras 5.75 y 5.82 por ejem plo) que ha hecho que
su uso se generalizase al alcanzarse un elevado grado de capacidad de integra­
ción p o r p a rte de los fabricantes.
b) U n a p otencia consum ida m ucho m enor que las otras dos, que es prácticam ente
n ula cuando los circuitos perm anecen en reposo. E sto hace a esta tecnología
idónea p a ra realizar sistem as q u e m an tengan la info rm ación en ausencia de la
tensión de red, q u edando alim entados p o r baterías.
c) R ealización de las p u ertas lógicas exclusivam ente con transistores M O S, carac­
terística com ún a las o tras dos tecnologías M O S. E sto perm itió alcanzar eleva­
das densidades de integración.
d) R ealización de p u ertas de transm isión que sim plifican la realización de los cir­
cuitos secuenciales.
309
TE C N O LO G IA S D E R EA LIZA CIO N DE LOS C IR C U ITO S D IG ITA LES
Q
(o)
(b)
F ig u ra
5.86.— Tecnología CM O S: a) esquem a lógico de un biestable D activado por niveles o cerrojo
(latch); b) sím bolo lógico norm alizado.
e) Elevado m argen de ruidos debido a que ta n to los transistores P com o los N uti­
lizados son del tipo enriquecido.
f ) E levada cargabilidad de salida (fan-out) debido a que el grad u ad o r o p u erta de
u n tran sisto r M OS presenta una im pedancia capacitiva prácticam ente p u ra y,
p o r lo ta n to , su consum o es nulo cuando la tensión perm anece constante.
5 .4 .4 .5 Circuitos integrados digitales con transistores bipolares y
MOS (BICMOS)
Las tecnologías M O S, y m uy especialm ente la C M O S, han sido las que han al­
canzado un gran desarrollo debido a su b ajo consum o y a la m ejora de las técnicas
de fabricación que han perm itido el diseño de los circuitos VLSI y U L SI. No obs­
tan te, con tran sisto res bipolares de las m ism as dim ensiones se logran circuitos dos
veces m ás ráp id o s y con m u ch a m ayor cargabilidad de salida (driving capability).
P o r to d o ello surgió el interés de u n a tecnología que com binase el bajo consu­
m o del CM O S con la elevada cargabilidad de los transistores bipolares para obte­
ner circuitos lógicos especialm ente o rientados a la realización de barras de in fo r­
m ación entre circuitos VLSI y U LSI com o m icroprocesadores, m em orias y
unidades de acoplam iento de periféricos.
En la fig u ra 5.87 se representa un esquem a posible de una puerta Y (A N D )
en lógica positiva de esta tecnología que recibe el nom bre de B IC M O S. Este circui-
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
310
to tiene a su en trad a u n a p u erta NO-Y (N A N D ) de tecnología CM O S seguida de
un tran sisto r M O S canal N en divisor de fase h n ido a un m o n ta je inversor con car­
ga activa realizado con transisto res bipolares Schottky. C u an d o cualquiera de las
dos en trad as a o b se encuentra en nivel cero, se pone a nivel + VCc la p u erta del
tran sisto r M O S 75; esto hace que se sature 78 y se corten 715 y 77 porque la ten­
sión en la base de 715 es m enor que la de um bral.
Si, p o r el co n trario , a y b se encuentran en nivel uno ( + ^cc) > la puerta de 73
está a nivel cero y, por lo ta n to , este tran sisto r está c o rta d o . E sto hace que se corte
78 y que, p o r el co n trario , conduzcan 715 y 77.
P a ra un estudio m ás p ro fu n d o de la tecnología B IC M O S, el lector puede con­
su ltar la bibliografía [TEX A 89].
5 .4 .4 .6
Circuitos integrados digitales de arseniuro de galio (GaAs)
5.4.4.6.1 Introducción. T od o s los circuitos integrados digitales estudiados en
ap artad o s anteriores utilizan el silicio com o com ponente.
P ero un sem iconductor se puede fo rm ar m ediante una m ezcla de elem entos del
grupo III y del grupo V. D ichos com puestos no se encuentran en la naturaleza,
y deben sintetizarse artificialm ente.
H . W elker descubrió en los años cincuenta que la n atu raleza del enlace quím ico
de estos com puestos perm itía obtener una gran m ovilidad de los electrones. Sin
em bargo, las características del silicio y especialm ente la existencia del óxido de si­
licio (S i0 2) perm itieron el desarrollo de los transistores p la n a r y su integración en
+vcc
l +vcc
0
0
R1
R3
TI
R4
5= ab
T5
T8
OF i g u r a 5 .8 7 .— E sq u e m a de una p u erta Y (A N D ) en ló g ica p o sitiv a en te c n o lo g ía B IC M O S .
TE C N O LO G IA S D E REA LIZ A C IO N D E LOS C IR C U ITO S D IG ITA LES
311
circuitos bipolares y posteriorm ente el de los transistores de efecto de cam po de
p u erta aislada (M OS).
P au latin am en te, la utilización del silicio se generalizó de tal m anera que existe
poco interés en in dustrializar o tra tecnología en aquellas aplicaciones que pueden
resolverse con dispositivos de silicio.
Sin em bargo, el silicio no es un sem iconductor universal que dé respuesta a to ­
dos los problem as que se p resentan al tra ta r de realizar dispositivos en distintas
situaciones prácticas. P o r ejem plo, las tecnologías bipolares de silicio difícilm ente
perm iten o btener p uertas lógicas con un tiem po de propagación inferior al nanosegundo au n q u e se utilicen técnicas que im pidan la satu ració n de los transistores.
P o r ello al alcanzar el silicio los límites tecnológicos prácticos se h a producido
el interés de desarro llar dispositivos con sem iconductores III-V y, en concreto, con
arseniuro de galio (G aA s). L os dispositivos de G aA s son, por lo ta n to , com ple­
m entarios de los de silicio en la fabricación de circuitos integrados de gran veloci­
d ad y perm iten, debido a la gran m ovilidad de los electrones en ellos, realizar puer­
tas con un tiem po de prop ag ació n no superior a los 1 0 0 picosegundos.
5.4.4.6.2 Dispositivos de arseniuro de galio. Los transistores M O SFE T han
sido am pliam ente utilizados en tecnologías de silicio debido a las características es­
tables del óxido de silicio (S iO J que perm iten su utilización com o aislante entre
la p u e rta y el su strato . P o r el co n trario , los óxidos de arseniuro de galio presentan
grandes dispersiones en sus características que no perm iten obtener tensiones de
um bral constantes.
P o r ello se h an realizado grandes esfuerzos, con resultados positivos, p a ra rea­
lizar en tecnologías G aA s transistores de efecto de cam po de sem iconductor y m e­
tal [M etal-sem ico n d u cto r fie ld effect tran sisto r (M E SFE T ) una de cuyas estru ctu ­
ras básicas se represen ta en la fig u ra 5.88.
E ste tran sisto r se diferencia del M O S en la utilización de un sustrato semiaislante fo rm ad o por u n a zo n a de elevada resistividad que perm ite que la tensión
aplicada entre él y la p u erta controle p o r efecto de cam po la anchura del canal en­
tre el d ren ad o r y el su rtid o r o fuente.
ZONAS IMPLANTADAS
F ig u r a 5 .8 S . — E stru ctu r a b á sic a d e u n tr a n s is to r M E S F E T d e a r se n iu ro de galio.
312
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Los tran sisto res M E SFE T pueden ser, al igual que los M O S, em pobrecidos (depletion) D -M E SFE T y enriquecidos (enhancem ent) E -M E SFE T . Los D -M E SFE T
conducen con tensión de p u erta n u la y los E -M E S F E T necesitan ser polarizados
adecu ad am en te (positivam ente la p u erta con respecto al su strato en transistores de
canal N ).
Los tran sisto res em pobrecidos (D -M ESFET) de canal N presentan la desventa­
ja de necesitar u n a tensión negativa en la p u erta p a ra ser llevados al corte, lo cual
im plica dos tensiones de alim entación en lugar de u n a sola. P o r el c o n trario , se
han logrado transistores D -M E SFE T de u n a gran estabilidad que han perm itido
la realización de circuitos de gran y m uy gran escala de integración.
Los transistores E -M E SFE T , que com o se indicó anteriorm ente no conducen
en ausencia de tensión de con tro l en la pu erta, necesitan u n a única tensión de ali­
m entación y perm iten la realización de puertas lógicas de acoplam iento directo
[direct-co u p led FET logic (D C FL )]. En la figura 5.89¿z se rep resenta una puerta
N O -O (Ñ O R ) en lógica positiva y en la figura 5.896 una p u erta inversora [PIQ U
84],
Ib)
F i g u r a 5 .8 9 . —Puertas realizadas con transistores M ESFET enriquecidos:
b) puerta inversora.
a) puerta NO-O (ÑOR);
TE C N O LO G IA S D E REA LIZ A C IO N DE LOS C IR C U IT O S D IG ITA LES
313
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[LATT 95] «ispLSI and pLSI 1048E H igh-D ensity Program mablp Logic», Lattice Sem iconductor
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[LIPO 88] G. J. Lipovski. Single and M ultiple-chip m icrocom puter interfacing. A partado 5.2.4. R eco­
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[MAND 99] E. Mandado, J. Fariña, E. Soto. Sistemas electrónicos digitales. Tomo ® Procesadores digitales
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[PERE 91] Pérez S., «Nuevos m étodos sistem áticos de diseño de controladores lógicos». Tesis
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[PHIL 90] «Sem i-custom program m able logic devices (PLD) data handbook». Philips 1990.
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[XILI 96] «X C4000 Series FPGAs», Xilinx, San José (CA), septiem bre 1996. http://www.xilinx.com
C apítulo
6
Sistem as secuenciales
6.1
DEFINICION
En el capítulo 3 se ha realizado el análisis y la síntesis de los sistem as lógicos
com binacionales, en los que no se ha tenido en cuenta la variable tiem po porque
el estado lógico de la salida de dichos sistem as depende solam ente del estado de
las en trad as en el instante considerado y es independiente de los estados que hayan
tenido las en trad as anteriorm ente. P o r ta n to , los sistem as digitales com binaciona­
les no perm iten p o r sí solos resolver el problem a de alm acenar el estado de las en­
trad as en un instante y utilizarlo p ara to m a r decisiones posteriorm ente cuando
cam bie el estado de aquéllas.
Los sistem as que p u edan actu ar de la form a anteriorm ente descrita han de ser
capaces de m em orizar el estado de las en trad as y convertirlo en un estado interno
del propio sistem a. El valor de la salida en un instante determ inado no depende
solam ente del estado de las en trad as en dicho instante sino tam bién del estado
interno.
De to d o lo dicho se deduce que un sistem a secuencial reacciona ante secuencias
de estados de e n trad a de una form a determ inada, que depende de su construcción
física y, p o r tan to , es un sistem a autom ático, que recibe el nom bre de au tó m ata
finito debido a que posee u n núm ero finito de estados internos. La denom inación de
secuencial es debida a que el valor de su salida en un instante determ inado no
depende solam ente de los estados lógicos de las entradas en dicho instante sino de
la secuencia de estados de las entradas.
T o d o sistem a secuencial posee:
a) un conju n to finito de 2 " estados de en trad a siendo n el núm ero de variables
de e n trad a
x 2... x n\
b) un conju n to finito de 2 m estados internos siendo m el núm ero de variables de
estado in tern o j , , y 2...
c) un conjunto finito de 2 " estados de salida siendo p el núm ero de variables
de salida z,, z 2... zv.
Las variables de salida se pueden obtener de dos form as diferentes:
a) M ediante com binación de las variables de en trada y las variables de estado
SISTEM AS EL EC TR O N IC O S D IG ITA LES
3 16
F ig u r a
6.1.—Diagram a de bloques de un autóm ata de Mealy.
interno. La estructura de un sistema secuencia! de este tipo, que recibe el nom bre
de a u tó m ata de M ealy, corresponde al d iagram a de bloques de la figura 6.1.
b)
Las variables de salida coinciden con las variables de estado interno o
dependen solam ente de ellas. La estructura de un sistem a secuencia! de este tipo,
que recibe el nom bre de au tó m ata de M oore, corresponde al diagram a de bloques
de la figura 6 .2 .
Se dem uestra algebraicam ente que p ara todo a u tó m ata de M oore existe un
au tó m ata de M ealy equivalente y viceversa.
El a u tó m ata m ás general es el de M ealy representado en la figura 6.1 y que está
form ado p o r dos sistem as com binacionales N I y N2. Se puede considerar que
am bos sistem as constituyen una m ultifunción que genera am bos tipos de variables,
las de estado interno y las de salida. Se obtiene asi el diagram a de la figura 6.3 del
que los de las figuras 6 . 1 y 6 . 2 son casos particulares.
El sistem a com binacional recibe en sus e n tra d a s las variables externas x que
constituyen las variables de en trad a del a u tó m a ta y las variables de estado interno
y realim entadas a través de unos elem entos de m em oria. Según cóm o se realicen
estas m em orias se tienen diferentes tipos de sistem as secuenciales que se describen
brevem ente a continuación y se estudian con más detalle en ap artad o s sucesivos.
SISTEM AS SECU EN CIA LES
F i g u r a 6 . 2 . — D ia g r a m a d e b lo q u e s d e u n a u t ó m a t a d e M o o r e .
F ig u r a 6 . 3 . — D i a g r a m a d e b lo q u e s d e u n a u t ó m a t a .
317
SISTEM AS EL EC TR O N IC O S D IG ITA LES
318
Las m em orias indicadas en las figuras 6.1, 6.2 y 6.3 pueden estar constituidas
de las m aneras siguientes:
a)
Por el tiem po de propagación de las puertas que form an el sistem a com binacional. Parte de las variables de salida de este sistem a se realim entan directam ente
a la e n tra d a tal com o se representa en la figura 6.4 y p o r ello el a u tó m ata obtenido
se denom ina de reacción o realim entación directa. En este sistem a las variables de
en trad a actúan de form a directa sobre el au tó m a ta que recibe el nom bre genérico
de asincrono. Se tra ta p o r lo tan to de un au tó m a ta asincrono a reacción directa.
x„.
SISTEMA
COMBI NACI ONAL
F ig u r a
Ylt +1
v2i
Yít+|
Ymi
YmAl
6.4.—Diagram a de bloques de un autóm ata asincrono a reacción directa.
b)
C élulas secuenciales básicas con una única variable de salida que constituyen
un au tó m ata elem ental. E stas células pueden ser de diferentes tipos que dan lugar
a o tras tan tas variantes de autóm atas.
b-J) C élulas en las que las variables de en trad a actúan de form a directa sobre
el estado de las m ism as y que constituyen realm ente a u tó m a ta s asincronos de
realim entación directa. Se obtiene así un au tó m ata asincrono con células elem enta­
les cuyo diagram a de bloques se representa en la figura 6.5. Las células utilizadas
pueden ser de dos tipos distintos que co rresponden a diferentes form as de actuación
de las variables de en trad a sobre el estado de la célula. Si las variables de en trada
actúan m ediante la adopción de d eterm inados niveles lógicos, el a u tó m ata obtenido
se caracteriza p o r niveles. Si, p o r el co n trario , las variables de en trad a actúan
m ediante los cam bios de nivel en sus en trad as se obtiene un au tó m a ta asincrono
caracterizado p o r flancos.
SISTEM AS SECU EN CIA LES
319
V a ria b le s
de
e ntrada
V ariables
de
s a lid a
S IS T E M A
CO M BINACIO NAL
V a ria b le s
de
estado interno I
CELU LA S
A SIN C R O N A S
F ig u r a
. 5 . — D ia g r a m a d e b lo q u e s d e u n a u t ó m a t a a s in c r o n o c o n r e a lim e n t a c ió n a tr a v é s d e c é lu la s
e le m e n t a le s .
V a r ia b l e s
de
V ariables
de
s a lid a
en trada
SISTEMA
CO M BIN A CIO N A L
F ig u r a 6 . 6 . — D ia g r a m a d e b lo q u e s d e u n a u t ó m a t a s í n c r o n o .
SISTEM AS EL EC TR O N IC O S D IG ITA LES
320
b-2) C élulas en las que las variables de en trada actúan solam ente sobre el estado
de las m ism as en el instante en que aparece un im pulso en u n a en trad a de sincro­
nización. El sistem a obtenido se representa en la figura 6 .6 . Las células que realim entan p arte de las variables de salida a la en trada del sistem a com binacional están
sincronizadas con los im pulsos de un generador. Según la form a en que se realiza
dicha sincronización, el sistem a secuencial puede ser totalm ente síncrono o síncro­
no asincronizado. En el a p artad o 6.3 se estudian las características de estos sistem as
secuenciales.
D e acuerdo con lo expuesto, los sistem as secuenciales se clasifican en dos
grandes fam ilias constituidas p o r los asincronos y los síncronos tal com o se indica
en la tabla 6 . 1 .
En sucesivos ap artad o s se estudian las diferentes clases de sistem as secuen­
ciales.
De realim entación directa
Asincronos
R e a l i m e n t a d o s c o n c élula s a s i n c r o n a s
SISTEMAS
SE C U E N C I A L E S
T o ta lm e n te sín cro n o s
Síncronos
Síncronos asíncronizados
T a b l a 6.1
6 .2 SISTEMAS SECUENCIALES ASIN CRONOS
6.2.1
Introducción
Los sistem as secuenciales asincronos son aquellos en los que las variables de
en trad a actú an de fo rm a directa sobre el sistem a. Los cam bios de estado adecua­
dos de las variables de en trad a producen directam ente un cam bio de estado interno.
Los sistem as secuenciales asincronos se pueden caracterizar m ediante los esta­
dos (niveles) de las variables de en trad a o los cam bios de estado de estas variables.
E sto da lugar a dos m étodos de diseño diferentes (tabla 6.2) que se estudian en
ap artad o s sucesivos.
SISTEMAS
SECUENCIALES
A SIN C R O N O S
Caracterizados
por
ni ve le s
C aracterizados
por
flanc os
T a b l a 6.2
a) R e a lim e n ta c ió n d ire c ta
b ) R ealim entación con biestables
R e a l í m e n t a c í ó n con
c élula s a c t iv a d a s p o r flanc os
SISTEM AS SECUENC1ALES
321
6 .2 .2 . Sistem as secuenciales asincronos caracterizados m ediante
niveles
Estos sistem as son los m ás intuitivos y los que se desarrollaron más ráp id a­
m ente. Se pueden realizar de dos form as diferentes, que se estudian a continuación.
6 .2 .2 .1 Sistem as secuenciales asincronos de realim entación directa. Tal
com o su denom inación indica, estos sistem as secuenciales están constituidos por
un sistem a com binacional p arte de cuyas entradas están unidas a sus salidas tal
com o se representa en la figura 6.4.
La m em oria está constituida p o r el tiem po de propagación a través de las
puertas del sistem a com binacional.
F i g u r a 6 . 7 . — E j e m p l o d e s is te m a s e c u e n c ia i a s i n c r o n o d e r e a l i m e n t a c i ó n d i r e c t a .
SISTEM AS EL EC TR O N IC O S D IG ITA LES
322
Estos sistem as fueron los prim eros que se analizaro n y su estudio resulta m uy
útil para com prender el m odo de funcionam iento del resto de los a u tó m atas secuen­
ciales.
Se iniciará dicho estudio m ediante el análisis de un sistem a ya construido ade­
cuadam ente elegido, lo cual perm itirá observar todos los fenóm enos que pueden
presentarse en un sistem a de este tipo.
E n la figura 6.7 se representa el esquem a del circuito secuencial asincrono cuyo
análisis se va a realizar. Posee dos variables de e n trad a a , y x 2, dos variables de
estado interno Y, e Y2 y dos variables de salida z, y z 2 obtenidas m ediante com bi­
nación de las variables de en trad a y las variables de estado interno. Se tra ta , por
ta n to , de un a u tó m ata de Mealy.
P a ra sim plificar la n om enclatura de las variables se designan por y las variables
de estado interno en el instante t(Y,) y p o r Y las m ism as variables en el instante
t
+
K n + i).
Del circuito de la figura 6.7 se deducen las expresiones algebraicas de Y,, Y2,
z, y z 2 que son:
Y¡ = yi 72
A, Ai
y¡ Y2
Ai a 2
y2 = A, A 2
h Y2
Al h
As %
Z1 = .a A»
A i x2
z2
a,
— y¡ y 2
A plicando el teorem a de De M organ se obtienen finalm ente las expresiones de
las variables de estado interno y las variables de salida en form a de sum a de p ro ­
ductos lógicos:
Y\ = yi
Sii
+ y i y%sfPí d- ■&)
Y2 = x¡ x 2 + y¡ y-i + Xt jú + * 2
Z,
=
Vi X 2
1
A'i X 2
z 2 = Ai (y¡ + y 2) = Ái y¡ + Xi y 2
P a rtie n d o de estas ecuaciones algebraicas se puede realizar una tab la de K ar­
naugh de cada una de las funciones Y¡, Y2, z, y z 2 en función de las variables bi­
narias de las cuales dependen, que son y¡, y 2, a, y a 2. P ara ello solo hay que o b ­
servar el valor lógico que tom a cada función p a ra todas las com binaciones de las
variables.
A co ntinuación se representan las variables de estado in terno Y, e Y2 en una
sola tab la y las variables de salida z, y z 2 en o tra.
La p rim era de estas tablas (figura 6 .B) se llam a tabla de excitación porque indi­
ca el nuevo estado interno del sistem a a p a rtir de un estado de e n trad a y el estado
interno an terio r.
La segunda tabla se representa en la figura 6.9 y recibe el nom bre de m atriz
de salida p o rq u e indica el estado de salida correspondiente a cada com binación de
estado intern o y estado de entrada.
SISTEM AS SECU EN CIA LES
323
O bservando la m atriz de excitación de la figura 6 . 8 se com prueba la existencia
de estados internos estables o inestables. U n estado interno es estable para un de­
term in ad o estado de las variables de en tra d a , si el estado interno siguiente coincide
con él. E n caso co n trario dicho estado interno es inestable. P o r ejem plo, se puede
observar que el estado in tern o y¡y2 = 0 0 es estable cuando el estado de entrada
es x ,x 2 = 00 p o rq u e el estado intern o siguiente es 00. P o r el co n trario , el estado
interno y [y 2 = 0 0 no es estable cuando el estado de e n tra d a es 0 1 porque el
nuevo estado interno es 11, distinto de 00. Partiendo de la m atriz de excitación del
sistema se puede observar la evolución del mismo y representarla en un gráfico que
se denom ina de funcionam iento o evolución del sistem a. Dicho gráfico, represen­
tado en la figura 6 . 1 0 , se obtiene partiendo de la m atriz de excitación e indicando
cada estado interno estable con la letra E y cada estado interno inestable con la
letra /, y observ an d o la evolución entre estados in te rn o s para cada estado de
entrada. P or ejemplo, en la figura 6 . 8 se observa que, cuando el estado de entrada
es 0 0 , del estado interno 0 1 se pasa al 1 1 y de éste al 0 0 que es estable; el paso de
un estado a o tro se indica m ediante una flecha.
\Xt
o
o
\ X ,> 2
01
11
10
01
11
10
oo
01
01
11
10
00
00
11
01
11
00
00
10
10
00
10
00
00
00
01
11
10
00
00
11
01
01
00
0!
11
11
11
01
11
00
11
00
10
10
11
11
iY ? N
F ig u r a 6 . 8 . — M a t r i z d e e x c ita c ió n .
y iy \ .
F ig u r a 6 . 9 . — M a t r i z d e s a li d a .
En el gráfico de funcionam iento de la figura 6.10 se pueden estudiar las caracte­
rísticas y fenóm enos más im p o rtan tes de los sistem as secuenciales asincronos. Estos
se caracterizan, en general, por encontrarse en un estado interno estable para un
cierto estado de entrada y, al producirse un cam bio de éste, el sistema evoluciona
hacia un nuevo estado estable.
Puede suceder que para un determ inado estado de entrada no exista ningún
estado interno estable. Si esto sucede, el sistem a evolucionará continuam ente entre
estados inestables y, dado que el núm ero de éstos es finito, acabará finalm ente por
recorrer un ciclo. En la tabla de la figura 6 . 8 se observa que, si a p artir del estado
interno 1 1 , estable p a ra el estado de e n tra d a 0 1 , éste pasa a 1 1 , el sistem a com ienza
a realizar un ciclo entre los estados 00, 01 y 11. Si, cuando el sistem a está evolucio­
nan d o , en un ciclo se p roduce un cam bio del estado de en trad a, es im posible, en
general, predecir el estado estable final, el cual depende del estado interno en que
se encuentre el sistem a en el m om ento de p roducirse la variación. P o r ejem plo, si
324
SISTEM AS EL EC TR O N IC O S D IG ITA LES
el sistem a está en el interior del ciclo co rrespondiente al estado de en trada 1 1 y
éste pasa a ser 0 1 , el sistem a pasa al estado interno 0 1 si se encuentra en el 0 1 en
el ciclo y, p o r el c o n trario , pasa al 1 1 si se encuentra en este estado.
De to d o lo dicho se deduce que se h an de evitar los ciclos en los sistem as se­
cuenciales asincronos.
O tro fenóm eno a estudiar es el de las transiciones entre estados no adyacentes
(que se d enom inan sim plem ente transiciones no adyacentes). E stas transiciones
pueden presentarse ta n to entre estados de e n tra d a com o entre estados internos.
Recuérdese que dos com binaciones binarias no son adyacentes cu an d o de una a
o tra cam bia de estado m ás de una variable binaria.
En un sistem a físico es im posible que m ás de una variable binaria cam bie
sim ultáneam ente y, p o r tan to , el cam bio entre dos estados no adyacentes se realiza
siem pre p a sa n d o p o r un estad o in term edio. E sto hace que la transición en tre
estados no adyacentes pueda ser crítica o no crítica. U na transición entre estados
no adyacentes no es crítica cuando el estado final alcanzado después de la tran si­
ción es el m ism o, independientem ente de los estados interm edios a través de los
cuales ésta se produzca, e igual al estado que el sistem a alcanzaría en caso de que
todas las variables cam biasen sim ultáneam ente.
P or ejem plo, la transición entre los estados internos 00 y 11 correspondientes al
estado de en trad a 0 1 (colum na 2 de la tabla de funcionam iento de la figura 6 . 1 0 ) no
es crítica porque, ta n to si el cam bio se produce pasando por el estado 1 0 com o por
el 0 1 , el estado estable final resultante es el m ism o ( 1 1 ).
La tran sició n en tre estad o s no adyacentes es crítica cu an d o el estado final
alcanzado al producirse la misma a través de un estado interm edio no es el mismo
que si to d as las variables cam biasen sim ultáneam ente. P or ejem plo, la transición
entre los estados internos 0 0 y 1 1 correspondientes al estado de en trad a 0 0 (colum ­
na 1 de la tabla de funcionam iento de la figura 6 . 1 0 ) es crítica porque si de! estado 11
se pasa prim ero al 1 0 , se quedará en dicho estado, que es estable, y no alcanzará
nunca el estado 0 0 .
Se deduce, pues, que en el diseño de todo sistem a secuencia! asincrono se han de
evitar las transiciones no adyacentes críticas. D ebido a que no es posible a priori
saber si una transición no adyacente será o no crítica, se ha de evitar que al pro­
ducirse un cam bio del estado de la entrada o del estado interno, lo haga m ás de
un bit sim ultáneam ente.
A p a rtir de las tab las de excitación y de salida en las que a cada línea le corres­
p o n d e un estado interno codificado m ediante una com binación b in aria, se puede
c o n tin u ar el análisis h asta llegar al planteam iento inicial del problem a. P a ra ello,
a cada estado interno se le asigna un núm ero decim al y se representa en una misma
tab la el estado interno siguiente y el estado de salida que le corresponde. Se obtie­
ne de esta form a la tabla de flujo, d enom inada así po rq u e representa la evolución
global del sistem a. D icha ta b la se indica en la figura 6.11.
El paso inverso, es decir, de la tab la de flujo a las m atrices de excitación y de
salida, consiste en la codificación de los estados internos, que es uno de los proble­
m as m ás im p o rtan tes de la síntesis de los sistem as secuenciales asincronos de reali­
m entación directa p o rq u e de él depende la com plejidad del sistem a y adem ás se
ha de realizar evitando las transiciones no adyacentes.
325
SISTEM AS SECU EN CIA LES
F i g u r a 6 . 1 0 , — T a b la d e f u n c io n a m ie n t o .
1/01
3/11
2/10
2 /0 0
3/01
3/11
3/10
2/00
1/01
3/11
1/00
1 /0 0
4 /0 0
3/10
3 /0 0
4/ 00
F i g u r a 6 . 1 1 . — T a b la d e f lu j o .
L a tab la de flujo rep resen ta, no solam ente los estados inicial y final del sistem a
en u n a evolución, sino las transiciones o pasos interm edios. P o r ejem plo, si el
sistema se encuentra en el estado interno estable 2 correspondiente al estado de
en trad a 10 (colum na 4 de la tabla de flujo de la figura 6.11) y éste conm uta al 00. el
sistema pasa del estado 2 al 3 y de éste al 1 en el cual perm anece por ser un estado
estable.
La inform ación c o n ten id a en la tab la de flujo se puede rep resen tar en un
diagram a de flujo com o el indicado en la figura 6 . 1 2 en el cual se asigna un punto
del plano a cada estado interno y se indican m ediante flechas las transiciones entre
00/01
F ig u r a 6 .1 2 .— D ia g r a m a d e f l u j o .
326
SISTEM AS EL ECTRO N ICO S D IG ITA LES
estados, asignándoles los estados de e n trad a y salida correspondientes a cada tra n ­
sición.
En un sistema asincrono lo que resulta realm ente im p ortante son los estados
finales estables y la transición entre ellos, independientem ente de los estados in te r­
medios que se recorran. P or eso p artiendo de la tabla de flujo se puede llegar a otra
en la que sim plem ente se indiquen los estados estables, asignándoles un núm ero
decim al encerrado en un círculo y las transiciones entre ellos se indican m ediante
el m ism o núm ero del estado estable final al cual ha de pasar el sistem a. Si en una
colum na no existe ningún estado estable, se indican m ediante un guión todos los
estados de la m ism a.
En la ta b la de la figura 6.11 se observa que existen cinco estados estables que
se enum eran del 1 al 5. En la prim era, segunda y tercera filas existe un estado esta­
ble en cada una que se denom inan respectivam ente 1, 2 y 3. En la cu arta fila exis­
ten dos estados estables que se denom inan 4 y 5. De esta fo rm a se obtiene la tabla
de la fig u ra 6.13 que se denom ina tab la de fases y que es la prim era que se realiza
en la síntesis de u n sistem a secuencia! asincrono. E n ella los estados estables se in­
dican en cerrándolos en un círculo y a los estados inestables se les asigna el núm ero
del estado estable al cual se va.
F i g u r a 6 .1 3 . — T a b l a de fases.
Las especificaciones de un sistema asincrono indican los estados de salida para
todas las secuencias adm isibles de los estados de en trada. Estas especificaciones se
pueden representar gráficam ente en un diagram a de secuencia en el cual se indican
las transiciones entre los diferentes estados de en trad a y el estado de salida corres­
pondiente. D ichas transiciones se representan en una tabla de fases en la que se
indica adem ás el estado de salida correspondiente a cada estado interno. En esta
tabla de fases inicial se indica un solo estado estable por línea. U na vez realizada
esta tabla de fases es necesario estudiar su posible reducción a fin de lograr la
realización del sistema propuesto con un núm ero m ínim o de estados internos.
La reducción de una tabla de fases se realiza m ediante la fusión de dos o más
lineas de la misma en una sola línea.
SISTEM AS SECU EN CIA LES
327
La fusión de una tabla de fases es un paso im portante porque e¡ núm ero de
estados internos, será igual al de líneas y el sistem a será tan to m ás sencillo cuanto
m enor sea el núm ero de éstas. P a ra estudiar la fusión de líneas de una tabla de fases
hay que tener en cuenta el concepto de estados equivalentes y estados pseudoequivalentes. El desarrollo de estos conceptos presenta un interés didáctico pero sus di­
ficultades de aplicación le q u itan utilidad práctica.
En efecto la aplicación práctica de la tab la de fases al diseño de sistem as se­
cuenciales asincronos resulta difícil, por no decir im posible, en cuanto el núm ero
de variables de en trad a es superior a dos y las secuencias a m em orizar m ayor tam ­
bién de dos.
P o r ello carece de interés práctico estudiar los m étodos de fusión de las tablas
de fases. Al lector interesado se le rem ite a la bibliografía [ALDA 80] [H O LD 84]
[M AND 87],
N o ob stan te, es útil el análisis de un ejem plo sencillo que da com o resultado
uno de los sistem as secuenciales asincronos de uso m ás generalizado.
E jem plo 6.1: D iseñar u n sistem a secuencial asincrono con dos variables de en­
tra d a x, y x 2 y una variable de salida Z que ha de actuar de acuerdo con las espe­
cificaciones siguientes:
ü ) Si la variable x, to m a el valor lógico uno, la salida Z del sistem a pasa al
estado lógico uno independientem ente del estado en que se encuentre y continúa
en él aunque la variable x, vuelva al estado lógico cero. Sucesivas conm utaciones
de la variable x, no cam bian el estado de la salida.
b) Si la variable x 2 to m a el valor lógico uno, la salida Z del sistem a pasa al
estado lógico cero independientem ente del estado en que se encuentre anteriorm en­
te y co n tin ú a en él aunque la variable x 2 vuelva al estado lógico cero. Sucesivos
cam bios de estado de x 2 n o m odifican el estado de la salida.
c) Las variables x, y x 2 no pueden en contrarse en estado uno sim ultáneam ente
ni cam biar de estado en el m ism o instante.
Estas especificaciones se pueden representar en un diagram a de secuencia como
el de la figura 6.14 en el cual se observa que el sistem a actú a de acuerdo con aqué­
llas. A cada com binación de estados de e n tra d a y salida diferentes se le asigna un
núm ero decim al que corresponde a un estado total del sistem a determ inado.
O bservando las transiciones entre estados en el diagram a de secuencia, resulta
sencillo o btener la tab la de fases representada en la figura 6.15. En esta tabla se
indican m ediante un guión aquellos estados a los cuales no llega nunca el sistema
de acuerdo con las especificaciones expuestas. P o r ejem plo, si el sistem a se encuen­
tra en el estado (3 ) estable con la en trad a en estado 10, para que ésta pase al
estado 0 1 h an de cam biar sim ultáneam ente las dos en trad as, lo cual se ha especifi­
cado que no puede suceder. P o r ello se ha colocado un guión en la casilla corres­
pondiente.
A cada estado estable se le asigna una línea de la ta b la y se indican las transi­
ciones a p a rtir de él. P o r ejem plo, si se llam a (7 ) al estado del sistem a en que
la en trad a es 0 0 y la salida 0 , m ediante cam bio del estado de en trad a a 0 1 o 1 0
se puede p o n er el sistem a en dos nuevos estados estables ( 2 ) y ( 3 ) , el prim ero
SISTEM AS EL ECTRO N ICO S D IG ITA LES
328
F ig u r a
6.14.—Diagram a de secuencia tem poral de las relaciones entre las var ables de entrada y las
variables de salida del sistema secuencial asincrono del ejemp o 6.1.
F ig u r a
x ,x 2
00
01
II
10
Z
A
©
2
-
3
0
8
1
©
-
-
0
C
u
-
-
©
1
D
©
2
-
3
1
6.15.—Tabla de fases del sistema secuencial asincrono del ejemplo 6.1.
con salida 0 y el segundo con salida 1 , a los que se les asigna una nueva línea.
Las transiciones de (T ) a (2 ) y (3 ) se indican m ediante los estados inestables
2 y 3 respectivam ente.
Pero en la tab la de la figura 6.15, se pueden fusionar las líneas A y B en una
sola represen tad a en la figura 6.16. De igual form a las líneas C y D se pueden fu­
sio n ar en o tra . El lector puede co m p ro b ar que la ta b la de la figura 6.16 contiene
la m ism a info rm ació n que la 6.15. En efecto en la prim era línea se indica que el
sistem a pasa del estado (T ) al (2 ) si las e n trad as A ',, x 2 cam bian de 00 a 01
y viceversa si pasan de 01 a 00. De igual fo rm a se indica que el sistem a pasa del
estado (T ) al (3 ) a través del estado inestable 3 si a , , x 2 pasan de 00 a 10.
En la ta b la de fases de la figura 6.16 hay sólo dos líneas, a cada una de las
cuales le corresponde un estado de salida. E l sistem a obtenido es, p o r lo ta n to , un
329
SISTEM AS SECU EN CIA LES
x,x2
00
01
11
10
z
x,x2
00
01
11
10
©
©
-
3
0
1
1/0
1/0
-
2/0
©
2
-
®
1
2
2/1
1/1
-
2/ 1
6.16.—Tabla de fases reducida obtenida a partir de la tabla de la figura 6 . 1 S .
F ig u r a
F ig u r a
6.17.—Tabla de flujo del sistema
secuencial asincrono del ejemplo 6 . 1 .
F ig u r a
6.18.—Diagram a de flujo del sistema secuencial asincrono del ejemplo 6 . 1 .
au tó m ata de M oore, del que se puede realizar la tabla de flujo y el diagram a de
flujo que se representan respectivam ente en las figuras 6.17 y 6.18.
La codificación de una ta b la de fases de dos líneas no presenta ningún proble­
ma p orque p a ra realizarla solam ente se necesita una variable de estado interno que
prop o rcio n a los dos estados necesarios y es im posible la existencia de transiciones
críticas entre estados internos no adyacentes.
Se asigna el estado intern o 0 a la prim era línea y el 1 a- la segunda línea. La
m atriz de excitación se realiza asignando a cada estado estable el estado interno
de su línea y, a cada estado inestable, el estado interno del estado estable corres­
pondiente. En la figura 6.19 se representa la m atriz de excitación obtenida y en
la figura 6.20 la m atriz de salida. D e esta últim a se deduce:
z = y
0
0
1
1
0
\
/
0
(-----
i X
1
R
! X
V______ 1
'
i
!
6.19.—M atriz de excitación del sistema secuencial asincrono del ejemplo 6.1.
F ig u r a
0
0
0
X
0
i
1
i
X
1
6.20.—M atriz de salida del sistema
secuencial asincrono del ejemplo 6.1.
F ig u r a
La expresión algebraica de Y se obtiene a partir de la tabla de K arnaugh que coin­
cide con la m atriz de excitación (fig. 6.19), p orque tiene una sola variable de estado
interno. Según que a los dos estados indiferentes se les asigne el valor cero o el uno,
se obtienen dos expresiones algebraicas diferentes. A signándoles el valor uno la
expresión resultante es:
330
SISTEM AS ELECTR O N IC O S D IG ITA LES
Y = .v, +
a -2
y
que realizada con puertas N O -Y (N A N D ) resulta:
Y = x t + x 2y = x ,x sy
E n la figura 6.21 se representa el esquem a correspondiente.
A signando el valor cero a los térm inos indiferentes, resulta:
Y = a ,á 2 + x 2y = x 2(x, + y)
que realizada con puertas N O -O (Ñ O R ) resulta:
Y = .?2 (.y: + y) = x 2 + x¡ + y
E n la figura 6.22 se representa el esquem a del sistem a resultante
L a única diferencia entre am bas realizaciones es su co m portam iento cuando las
en trad as ,v, y x 2 to m an sim ultáneam ente el valor uno (lo cual se especificó com o
estado de e n tra d a im posible). El sistem a de la figura 6.21 es de grabación p rio rita­
ria p o rq u e si x, y x 2 to m an el valor uno al m ism o tiem po, la salida tom a el valor
uno y el de la figura 6 . 2 2 es de b o rrad o p rio ritario po rq u e en dicha circunstancia
la salida to m a el valor cero.
Los sistem as secuenciales que poseen una sola variable de estado interno se de­
n om in an biestables p orque poseen dos estados estables. El que a h o ra se acaba de
diseñar recibe el nom b re de biestable R -S (Reset-Set). A las entrad as x, y x 2 se les
asignan, respectivam ente, las letras S y R .
Los biestables R -S constituyen células básicas que por su sencillez pueden ser
utilizadas com o bloque funcional p ara fo rm ar cualquier sistem a secuencial asin­
cro n o tal com o se estudia más adelante.
De ahí el interés de que se crease un sím bolo norm alizado para representarlos.
F ig u r a
6 . 2 1 . — Biestable
R-S de grabado
prioritario.
F ig u r a
6 . 2 2 . — Biestable
R-S de borrado
prioritario.
331
SISTEM AS SECU EN CIA LES
(a l
Ib !
F ig u r a 6 . 2 3 . —Símbolo lógico norm alizado del bieslable R-S: a) Correspondiente al circuito de la fi­
gura 6.21; b) Correspondiente al circuito de la figura 6.22.
En la figura 6.23a se representa el sím bolo correspondiente al biestable de la figura
6.21 y en la 6.23b el correspondiente al biestable de la figura 6.22. En los sím bolos
de la figura 6.23 no se indica cuál es la respuesta del biestable cuando am bas en tra­
das S y R se encuentran en estado uno. Es posible hacerlo añadiéndoles un sím bolo
num érico a las letras S y R y colocando el m ism o dígito en la salida adecuada.
P o r ejem plo, si a S se le añade el núm ero 1 (SI), la salida indicada con 1 se pone
a uno cuando S se coloca en dicho nivel. D e igual fo rm a si a R se le añade el n ú ­
m ero 2 (R 2 ), la salida indicada con 2 se pone a cero cuando R se coloca en uno.
De acuerdo con el convenio descrito, en la figura 6.24# se representa el biesta­
ble R -S de g rab ad o prio ritario y en la 6.24¿t el de borrad o prioritario.
C om o ya se indicó anterio rm en te, resulta difícil en la práctica la realización de
la tab la de fases a p artir de las especificaciones de funcionam iento de un au tó m ata
asincrono. P o r o tra p arte, los m étodos de codificación de los estados internos son
de difícil aplicación p a ra evitar la ap arición de transiciones críticas.
P o r to d o ello no se insiste más en el estudio de los sistem as secuenciales asin­
cronos caracterizados p o r niveles con reacción directa. El lector interesado en los
m ism os puede dirigirse a la bibliografía [A LD A 80] [H O LD 84] [M CCL 8 6 ]
[M AND 87] [UNGE 69] [U N G E 71].
N o ob stan te, es interesante analizar los sistem as secuenciales asincronos ele­
m entales activados p o r niveles que reciben el nom bre de biestables y de los que
el R -S es el ejem plo m ás característico. P o r ello a los biestables asincronos activa­
dos p o r niveles se dedica el a p a rta d o siguiente.
SI
SI
2
R2
(a )
F i g u r a 6 . 2 4 . — Símbolo lógico
R2
(b l
norm alizado del biestable R-S: a) Con grabado prioritario; b) Con bo­
rrado prioritario.
6 .2 .2 .2
Biestables asincronos activados m ediante niveles. Los biestables
asincronos activados p o r niveles son sistem as secuenciales asincronos que poseen
u n a sola variable de salida y cuyas en trad as controlan directam ente su estado
cuando alcanzan d eterm inados niveles lógicos activos.
3 32
SISTEM AS EL EC TR O N IC O S D IG ITA LES
s R y<
n» = Y
0 0
0
0
0
0
0
1
1
1
1
0 1
1
0
1
0
1
0
1
0
0
1
1
X
X
1
1
0
0
1
1
T a b l a 6 . 3 . — Tabla
de excitación
de! biestable R-S.
T a b la
s R
Yi +i
0
0
1
1
Y>
0
1
0
1
0
1
X
6.4.—T abla de excitación
del biestable R-S.
Las características de cada uno de estos biestables se describen m ediante una
tabla de excitación, que es u n a tabla de verdad en la que se indica el valor del estado
interno Y = y, + l en el instante t + 1, en función de los estados de las variables
de e n trad a y del estado interno en el instante /.
El m ás elem ental de todos estos sistem as es el biestable R -S cuyo diseño ha sido
realizado en el a p a rta d o 6.2.2.1. Sus tablas de excitación se representan en las ta ­
blas 6.3 y 6.4. E sta últim a es una form a reducida de representar la fo rm a de actua­
ción del sistem a. En este tipo de biestable se lim ita la actuación de las entradas
especificando que nunca pueden ser am bas activas sim ultáneam ente. P o r ta n to , en
esa situación el estado interno j>,+¡ no está definido. En las tablas 6.3 y 6.4 se su­
pone que el nivel activo es el uno lógico.
Este biestable se representa en las figuras 6.21 y 6.22 y es el m ás sencillo de
todos.
O tro s biestables que actúan m ediante niveles son:
a)
B iestable J-K: Su diferencia con respecto al R -S es que adm ite que am bas
en trad as estén en estado uno sim ultáneam ente y, en esta situación de la entrada,
K
y<
y,
0 0
0 0
0 1
0 1
1 0
1 0
1 1
0
1
0
0
0
1
0
1
J
0
1
1
0
1 1 1
1
0
T a b l a 6 . 5 . —T a b la de excitación
del biestable J-K.
K
y,, i
0 0
0 1
1 0
y.
0
1 1
y<
i
1
T a b l a 6 . 6 . —T a b la de excitación
del bieslab ie J-K.
333
SISTEM AS SECU EN CIA LES
T abla
p
Q Y'
0
0
0
0
0
0
1
1
y ,.,
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
p
Q
Y'
0
0
0
1
Y<
0
0
1
0
1
1
1
1
Y<
6.7.—Tabla de excitación
del biestable P-Q.
T abla
6.8.—Tabla de excitación
del biestable P-Q.
el estado in tern o del biestable debe cam biar. E ste biestable no se utiliza m ucho en
la práctica po rq u e, cuando am bas en trad as se encuentran en estado uno sim ultá­
neam ente, se convierte en un oscilador.
P o r ta n to , la tab la de excitación del biestable J -K es la indicada en las tablas
6.5 y 6 . 6 .
b) Biestable P-Q: Su diferencia con respecto al R -S es que se adm ite que las
dos en trad as estén en estado lógico uno sim ultáneam ente y en dicha situación el
estado in tern o perm anece invariable. L a ta b la de excitación se representa en las ta ­
blas 6.7 y 6 , 8 .
c) Biestable T: Este biestable posee una sola entrada T que, cada vez que adopta
el nivel lógico u n o , hace que cam bie de estado la salida y para dicho valor de la
en trad a T tam bién se convierte en un oscilador.
T Y>
Y,.\
0
0
0
1
1
1
0
1
1
1
0
0
T abla
6.9.—T abla de excitación
del biestable T.
T abla
T
Y,.\
0
Y<
1
Y<
6.10,—Tabla de excitación
del biestable T.
En las tablas 6.9 y 6.10 se representa su ta b la de excitación.
6 .2 .2 .3
Síntesis de los sistem as secuenciales asincronos con realim entación
m ediante biestables. La im p o rtan cia práctica de los biestables asincronos activa­
dos p o r niveles es debida a que pueden ser utilizados com o bloques básicos para
la construcción de sistem as secuenciales asincronos m ás com plejos.
334
SISTEM AS EL EC TR O N IC O S D IG ITA LES
De to d o s los estudiados en el a p a rta d o an terio r, el biestable m ás utilizado es
el R -S en cualquiera de sus dos versiones, con grabación p rio rita ria o con borrado
prioritario .
El d iagram a de bloques de un sistem a secuencial asincrono realizado con biestables R -S es el de la figura 6.25, que constituye un caso p articular de la figura 6.5.
Este sistem a evoluciona de u n a fo rm a au tó n o m a . D ado un estado de e n trad a X h
(un d eterm inado estado de todas las variables x¡, x 2, ..., x„) y un estado interno
Qj (un determ inado estado de to d as las salidas de los biestables Q¡, Q2, ..., Q J
estable p ara dicho estado de en tra d a , los valores de las variables S¡ y R¡ (para i
de 1 a n ) to m an un valor tal que los biestables R -S perm anecen en un estado fijo.
Al cam biar u n a variable de en trad a, el sistem a ha de ir a un nuevo estado inter­
no que puede ser distinto del actual. En este caso el sistem a com binacional hace
que p a ra el nuevo estado de e n trad a y el estado interno actual cam bien las S¡ y
R¡ adecuadas p a ra que se produzca el nuevo estado interno. Si este nuevo estado
interno es estable, las entradas 5’, y R, p erm an ecen invariables o se m antienen en n i­
vel cero (de m anera que no cam bie el estado) hasta que se produzca un nuevo cam ­
bio en el vector de entrada. Si el nuevo estado interno no es estable, se produce un
nuevo cam bio en las entradas S¡ y i?, y así su cesivam ente hasta alcanzar un estado
interno estable.
CONJ UN TO
BIESTABLES
5-R
F i g u r a 6 . 2 5 . — D i a g r a m a d e b l o q u e s d e u n s i s t e m a s e c u e n c i a l a s i n c r o n o r e a l i z a d o c o n b ie s t a b le s R-S.
SISTEM AS SECU EN CIA LES
335
El sistem a asincrono evoluciona, p o r lo ta n to , entre estados internos de una
form a au tó n o m a cuando se p roduce un cam bio de las entradas. Su form a de ope­
ración se puede representar m ediante un g rafo denom inado diagram a de flujo
com o el indicado en la figura 6.26, que representa el diagram a de flujo de un a u tó ­
m ata asincrono con cu atro estados estables £ j a £ 4. Las evoluciones entre estados
se realizan al aparecer determ inadas com binaciones de las variables de en trada o
vectores de en trad a. P o r ejem plo, si el a u tó m a ta se encuentra en el estado E2 y
aparece la com binación de e n tra d a X¡, se produce el paso al estado P j. Un ejem ­
plo práctico del d iagram a de flujo de un a u tó m a ta asincrono es el representado
en la figura 6 . 1 2 .
xp
Xj
F ig u r a
6.26. — Diagrama de flujo de un autóm ata asincrono.
Es necesario recordar que cada u n a de las variables de estado interno Y¡ de
un sistem a secuencial depende de las variables de en trada X (x¡, x 2,
x,¡) y las
variables de estado interno Y(y¡, y 2, ..., y,„), es decir:
Y ¡= f(x„ .... x„, y iX ..., y„ ..., y j
Los p ro d u cto s canónicos que form an p arte de Y¡ se pueden dividir en dos
grupos según la variable y¡ esté en fo rm a directa o inversa. Sacando factor co­
m ún y¡ e y¡ en cada uno de dichos grupos y denom inando a las expresiones resul­
tantes M , y P , se obtiene:
Y, = M xy¡ + P ¡yi
336
SISTEM AS EL E C T R O N IC O S D IG IT A L ES
De igual form a, realizando lo mismo p ara la expresión canónica de sum as de
p roductos de Y, resulta:
f , = P0y, + M 0y,
En la ecuación de Y¡ los térm inos que form an parte de M, (m antener estado
uno) son los correspondientes al estado de to d as las variables de en trada y de
estado interno menos y¡, p ara los cuales, siendo el estado interno i un uno lógico,
debe de co n tin u ar en el mismo. Los térm inos que form an parte de P¡ (poner en
estado uno) son aquellos para los que el estado interno i debe pasar de cero a uno.
De igual form a, en la ecuación de Y, los térm inos que form an parte de P 0 (poner
en cero) son los correspondientes a aquellos estados en los que y, debe pasar de
cero a uno, es decir, Y¡ de uno a cero y los térm inos de M 0 corresponden a los
estados en que ?, debe m antenerse en estado uno, es decir, Y¡ en estado cero.
En la tabla de excitación de todo sistem a secuencial se pueden sustituir los
valores de Y¡ por P ,. M ,, P„ o M 0 según Y, pase de 0 a 1, se m antenga en 1, pase
de 1 a 0, o se m antenga en 0, respectivam ente. D e esta form a, se define el com por­
tam iento del sistema por m edio de sus variaciones y la tabla obtenida se denom ina
tabla de transiciones.
La aplicación práctica de este m étodo presenta la dificultad de obtención de la
tabla de excitación a p artir de la tabla de fases ya expuesta anteriorm ente.
P o r ello se va a utilizar solam ente en un caso sencillo en el que la codificación
de la ta b la de fases no presenta ningún problem a.
Se tra ta de un sistem a secuencial asincrono con una única variable de entrada
d enom inada t y u n a variable de salida z. Su d iagram a de evolución en el tiem po
se representa en la figura 6.27. C ad a vez que t cam bia de uno a cero la salida z
cam bia de estado. Se define com o un biestable po rq u e posee una sola variable de
salida, pero cuyos cam bios de estado son debidos a los cam bios de nivel o flancos
de la variable de en trad a en lugar de a los niveles. C om o se verá m ás adelante los
biestables asincronos activados p o r flancos constituyen bloques funcionales aplica­
bles a la síntesis de cualquier sistem a secuencial asincrono.
En el diagram a de evolución en el tiem po del sistem a de la figura 6.27 se pue­
den o bservar los diferentes estados internos. Al estado en que se encuentra el siste­
m a cu an d o su salida z está en estado cero al igual que la e n tra d a t, se le denom ina
estado 1. C u an d o t pasa al estado u n o , la salida se m antiene en estado cero y el
1
2
3
4
1
2
3
F i g u r a 6 . 2 7 . — D ia g r a m a d e s e c u e n c ia te m p o r a l q u e r e la c io n a la v a r ia b le d e e n tr a d a ( t) y la d e sa lid a
(z ) d e u n b ie s t a b le I a c t iv a d o p o r f la n c o s d e b a j a d a .
SISTEM AS SECU EN CIA LES
t =0
337
t =1
F i g u r a 6 . 2 8 . — D ia g r a m a d e f lu j o d e i b ie s ­
t a b le t a c t iv a d o p o r f la n c o s .
0
1
©
2
3
©
®
i.
1
®
F i g u r a 6 . 2 9 . — T a b la d e f a s e s d el b ie s t a b le t
a c t iv a d o p o r f la n c o s .
sistem a pasa al estado 2. C u an d o la e n tra d a t vuelve al estado cero ,.la salida pasa
de cero a uno y el sistem a alcanza el estado 3. U na nueva subida de / de cero a
uno hace que la salida z continúe en uno y el sistem a conm uta del estado 3 al 4.
Finalm ente, un nuevo cam bio de t de u no a cero produce el com ienzo de un nuevo
ciclo. Lo expresado se puede representar gráficam ente m ediante el diagram a de
flujo de la figura 6.28. De este d iagram a se obtiene fácilm ente la tabla de fases
de la figura 6.29.
0
i
00
00
01
01
11
01
11
11
10
10
00
10
Vi V \
F i g u r a 6 . 3 0 . — D ia g r a m a d e f l u j o c o d if i c a ­
d o d e l b ie s t a b le I a c t iv a d o p o r f la n c o s .
F ig u r a 6 . 3 1 . — T a b l a d e e x c ita c ió n d e l b ie s ­
ta b le t a c tiv a d o p o r fla n c o s .
338
SISTEM AS EL EC TR O N IC O S D IG ITA LES
O bservando el d iagram a de estado o la ta b la de fases, se llega a la conclusión
de que no pueden aparecer transiciones críticas si se asigna a cada estado un códi­
go binario adyacente al de los estados contiguos. De acuerdo con ello, si a los esta­
dos 1, 2, 3 y 4 se les asignan respectivam ente los códigos 00, 01, 11 y 10 se obtiene
el diag ram a de ñ u jo de la figura 6.30 y la ta b la de excitación de la figura 6.31.
A p a rtir de la tab la de excitación se obtiene la tab la de transiciones de la figura
6.32 aplicando la teoría d esarrollada p a ra los térm inos P lt M t, P 0 y M 0.
\
0
1
00
Mo Mq
M0 P ,
01
Pi
M0 M,
11
M, M,
M ,P 0
10
Po Mo
M i Mo
1 2
Y .Y
F i g u r a 6 . 3 2 . — T a b la d e t r a n s ic io n e s d e l b ie s t a b le
t a c t iv a d o
p o r f la n c o s .
P o r ejem plo, p a ra t = y¡ = y 2 = 0, el nuevo estado interno Y2 es 0, es decir,
el térm ino correspondiente pertenece a M 0 (m antener en estado cero). De igual
fo rm a se obtiene el resto de la tabla.
P a ra realizar un circuito secuencial con cualquier biestable de los estudiados,
es necesario saber qué valores lógicos han de ser aplicados a sus entrad as p a ra cada
un a de las transiciones, lo cual se deduce a p a rtir de su tab la de excitación.
En la ta b la 6.11 se repite la ta b la de excitación del biestable R -S y se indica la
transición correspondiente a cada com binación de variables de la tabla.
S R y,
y, . i Transición
0
0
0
0
M„
0
0
1
1
M,
0
1
0
0
M0
0
1
1
0
P0
1
0
0
1
P.
At,
1
0
1
1
1
1
0
X
1
1
1
X
T a b l a 6 . 1 1 . — T a b l a d e e x c i t a c i ó n d e l b i e s t a b l e R-S.
339
SISTEM AS SECU EN CIALES
yiy^
00
0 0
01
00
X X
xo
01
1X
0 X
01
0 0
xo
M,
,,
X X
X 0
11
0 0
01
10
0 0
xo
10
1X
0 X
P,
M,
s
1
X
0
0
R
n
0
1
X
y
Po
S1 .S2
T a b la
r, , r 2
6 .1 2
F ig u ra
6 . 3 3 . — T a b la s d e v e r d a d d e la s v a r ia b le s
S2, R\ y R 2 d el b ie s ta b le / a c t iv a d o p o r f la n c o s .
t
VtV?
1
yiY2N
0
00
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1
0
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0
0
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X
\
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\
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X
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X
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X
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X
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0
X
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0
0
0
0
X
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''i
\
r
1
X
10
0
yt y 2
y
r2
F í g u r a 6 .3 4 .— T a b la s d e K a r n a u g h d e la s v a r ia b le s 5 , ,
R } y R 2 d e l b ie s t a b le t a c t iv a d o p o r f la n c o s .
340
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
Partiendo de dicha tabla se deducen los valores que deben tomar las entradas
S y R del biestable para cada una de las transiciones, lo cual se indica en la tabla
6.12. Por ejem plo, la transición P¡ (puesta a uno) se produce para S = 1 y R =
= 0 y el mantenimiento del estado uno M ] para S = 0 o 1 y R = 0. De igual
forma se deducen P0 y M 0.
Para realizar la memoria t con biestables R -S se necesitan dos biestables para
ambas variables de estado interno y es necesario deducir las ecuaciones de las
entradas S y R de ambos.
Para lograrlo, se sustituyen las transiciones de la tabla de transición del sistema
que se va a realizar por los valores lógicos correspondientes para S y R indica­
dos en la tabla 6.12. De esta forma se obtienen las tablas de la figura 6.33. De
ellas se deducen lastablas de Karnaugh dela figura 6.34
y seobtienen lasexpre­
siones:
S¡ = 7 y 2j
R\ = 7 y 2;
Sz i pi
R2 = t y t
F i g u r a 6 . 3 5 . — E s q u e m a d e l b ie s t a b le I a c t iv a d o p o r f la n c o s .
que, realizadas con puertas NO-O, resultan:
y 2,
S 2 7 1 yi
Ri — t + y y,
Si
t
R% = t + yi
Dado que Z = y u lo cual se deduce de la tabla de la figura 6.31, se obtiene
el esquema del biestable t representado en la figura 6.35.
341
SISTEM AS SECU EN CIA LES
6.2 .3 Sistem as secuenciales asincronos caracterizad os m ediante
cam bios de nivei
En los apartados anteriores se han estudiado los sistemas secuenciales asincro­
nos caracterizados por medio de niveles. El m étodo descrito adolece de los siguientes
defectos que hacen muy difícil su aplicación práctica:
a) Dificultad de realización de la tabla de fases cuando el número de variables
de entrada es superior a dos.
b) Facilidad de equivocación cuando el número de secuencias de las variables
de entrada que ha de memorizar el sistema es elevado.
c) Posible aparición de transiciones críticas en la codificación.
d) Posibilidad de existencia de fenómenos aleatorios en la realización física.
A continuación se desarrolla un método que caracteriza a los sistemas secuen­
ciales asincronos por medio de los cam bios de nivel de las variables de entrada y eli­
mina prácticamente todos los inconvenientes descritos.
6.2.3.1
Especificaciones de transición de los sistem as secuenciales asincro­
nos caracterizados m ediante cam bios de nivel. En el estudio de los sistemas se­
cuenciales asincronos mediante niveles se crean estados internos estables para una
determinada combinación de todas las variables de entrada y se supone que las
transiciones entre estados internos se producen al aparecer una combinación dife­
rente de todas las variables de entrada. Si se designan las variables de entrada por
la letra x minúscula seguida de un subíndice, se pueden definir los vectores de en­
trada como un cierto estado de todas las variables de entrada:
V
j \ a
_
} V
\-A j
,
y
A
2"I* ,
y
A ,
"I*
,
y
A ,*
í \
i
en el que x * representa a la variable x¡ en forma directa (x¡) o inversa Qcj).
Por ejem plo, si las variables de entrada son x¡, x 2 y x 2, un vector de entrada
X a es:
-‘ u
=
X [ X 2X 3
El núm ero total de vectores de entrada es 2", siendo n el núm ero de
variables de entrada.
En la figura 6.36<? se representa gráficamente la especificación de cambio
de estado interno en el m étodo de niveles. Se supone al sistema secuencial
asincrono en el estado E¡ estable y que permanece en él mientras existe el
vector de entrada X^. Si el vector de entrada X 0 pasa a ser X a, el autómata
cambia del estado interno Ej al E i y en él permanece mientras el vector de
entrada es X a. Se supone que X a y X g se diferencian en el estado de una sola
variable, lo cual es equivalente a decir que solamente puede cambiar una va­
riable de entrada simultáneamente.
342
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
Xu
Xoí
Xn
X a
(b)
F i g u r a 6 .3 6 .— R e p r e s e n t a c i ó n g r á f i c a d e l a s e s p e c i f i c a c i o n e s d e c a m b i o d e e s t a d o i n t e r n o d e u n s i s t e ­
m a secuencial a sin c ro n o c a ra c te riza d o
p o r niveles.
Si se supone que es x h la variable que cambia de estado al pasar del vec­
tor X g al X a, (fig. 6.496) se puede definir X a a partir de X 0 por medio de la
ecuación:
x„ =
donde:
x h | : cam bio de estado de la variable x h. Si el cam bio es de cero a uno se
representa por x h f y si es de uno a cero por x h
Xg\ vector de entrada form ado por todas las variables de entrada que
coinciden con X 0 excepto x h.
producto lógico. Para simplificar puede suprimirse de forma explícita.
A continuación se aclaran los conceptos expuestos mediante un ejemplo. Su­
póngase un sistema secuencial asincrono de tres variables de entrada x u x 2 y x¡,
que permanece en el estado E} estable mientras existe el vector de entrada X¡¡ =
= x ,x 2X3 y que debe cambiar de dicho estado E¡ al E, cuando el vector de entrada
pase a ser X a = x i x 2x } . El vector X a se diferencia de X¡¡ en el estado de x3 y se
puede definir:
X„ -
-X j
t
(a - , x :2 )
En este caso x h |, = x 3 1 y Xg = x ¡ x 2x
La ecuación que se acaba de definir introduce una nueva operación lógica que
es el producto del cambio de estado de una variable por un vector de todas las
variables de entrada excepto la que cambia de estado. Esta ecuación constituye una
nueva forma de representar las condiciones de transición entre los estados internos
de un autómata asincrono.
En el método de niveles, dado un estado E¡ estable para un vector Xp, se ana­
lizan las n transiciones posibles representadas en la figura 6.37, lo cual resulta muy
difícil de realizar cuando el número de variables de entrada es superior a tres.
SISTEM AS SECU EN CIA LES
343
Para reducir el número de transiciones a analizar a partir de un cierto
estado interno se introduce el concepto de capacidad de transición CT. Se define
la capacidad de transición a partir de un cierto estado com o una variable binaria
que adopta el estado uno solamente cuando el cambio de estado de las variables
de entrada producido a partir de un cierto estado interno debe hacer que el autó­
mata cambie de estado. De la figura 6.37 se deduce la expresión general de la capa­
cidad de transición a partir del estado E¡ estable para el vector de entrada X f
CT = x , £ ( x i ) + x 2 l (X j) + ... + x„ $ (**)
que se puede abreviar:
donde I = sum a lógica.
CT = l \
h=|
% (A#
F ig u r a 6 .3 7 .— R e p r e s e n t a c i ó n g r á f i c a d e l a s t r a n s i c i o n e s p o s i b l e s d e u n s i s t e m a s e c u e n c i a l a s i n c r o n o
c a ra c te r iz a d o p o r niveles a p a rtir d e u n e s ta d o in te r n o .
Pero en m uchas o ca sio n es no to d o s los posibles cam bios de las variables
de entrada han de ser m em orizados m ediante un cam bio de estado interno y
no necesitan por ello ser considerados. En este caso se tiene una expresión
particular de la capacidad de transición:
C TÍ = I x h | (X ¡)
en la que la sum a lógica no se extiende a tod os los valores posibles de h.
Pero además, en ocasiones, a partir de un cierto estado interno se debe
m em orizar el cam bio de estado de una variable de entrada x h si dicho cam bio
se produce m ientras un cierto núm ero de variables, m enor que n
1, perm a­
nece en un cierto estado. Se obtiene de esta form a otra expresión particular
de la capacidad de transición:
CT2 = I x h % ( X ’J
donde X 'a representa un vector de entrada form ado por un cierto núm ero ti
de variables de entrada [rí < (n — 1)].
T odavía existe una expresión particular m ás sencilla de la capacidad de
SISTEM AS EL EC TR O N IC O S D IG ITA LES
344
F i g u r a 6 .3 8 ,— R ep resentación g ráfica de la
expresión de la capacidad de transición C 12 =
= Z x h ( x' a) .
F i g u r a 6 .3 9 .— R e presentación g ráfica de la
expresión de la capacidad de transición C n =
= £ * /,•
transición, aquella que indica que el cam bio de estad o interno debe producir­
se cuando cam bia de estado una variable de entrada independientem ente del
estad o de las dem ás variables de entrada en ese instante. Esta expresión es:
CT3 = 'i x l, ^
En las dos expresiones particulares de la capacidad de transición C n y Cn ,
representadas gráficamente en las figuras 6.38 y 6.39, desaparece el concepto de
estabilidad del estado interno para un determinado vector de entrada. Se considera
que un estado interno es estable mientras la capacidad de transición a partir de
él no adopte el estado lógico uno. Por ello se define realmente mediante las ecua­
ciones indicadas en párrafos anteriores un nuevo concepto de estado interno, esta­
ble, mientras la capacidad de transición a partir de él es cero, que se denominará
estado interno de transición. En las figuras 6.40 y 6.41 se representan gráficamente
los cambios de estado interno para las dos últimas expresiones de la capacidad de
transición y en ellas se observa que no se especifica ninguna condición de perma­
nencia en un cierto estado.
F i g u r a 6 . 4 0 . — R ep resen tació n gráfica de la
tran sició n e n tre estad o s in tern o s cu an d o es
igual a u n o la expresión x,T ( X ' g )
F i g u r a 6 . 4 1 . — R ep resen tació n g ráfica de la
tran sició n en tre estad o s in te rn o s cu an d o es
igual a u n o la expresión x , í .
Las expresiones algebraicas introducidas en párrafos anteriores perm iten
representar las con d icio n es de cam bio de estad o interno m ediante los cam bios
de estado de las variables de entrada.
Pero en o ca sio n es debe producirse el cam bio de estado interno si un cierto
núm ero de variables de entrada alcanza sim ultáneam ente un cierto estado, lo
cual es equivalente a la aparición de un determ inado vector de entrada.
C on tinuando en el supuesto de que una sola variable de entrada cam bie de
345
SISTEM AS SECU EN C IA L ES
estado sim ultáneam ente, un vector de entrada X a se puede alcanzar m ediante
el cam bio de alguna de las n variables de entrada a partir de un vector que se
diferencie de X a en el estad o de una única variable.
Por ello X a se puede representar m ediante la expresión algebraica:
= x, l
( x j + a-2 í
(x j) + ... + a,. |
+ ... + A-„ x (a»)
y el cambio de estado interno en estas circunstancias se representa tal com o se indi­
ca en la figura 6.42.
*i}!X:i1
F ig u ra
6 .4 2 .— R epresentación g ráfica de la tran sició n en tre estad o s in tern o s cu an d o se alcanza un de­
te rm in a d o v ecto r de e n tra d a X a .
Pero las n transiciones indicadas en la figura 6.42 se pueden reducir a una sola
si se introduce el concepto de cambio de estado de un vector de entrada X a. En
la figura 6.43 se representa este concepto de forma gráfica. El autómata ha de pa­
sar al estado E¡ si se encuentra en el estado E¡ y se produce una transición del es­
tado cero al uno del vector X a, lo cual se representa mediante el sím bolo X a T.
F ig u ra
6 .4 3 .— R ep resen tació n g ráfica de la tran sició n en tre estados in tern o s cu an d o pasa de cero a
un o el vector X a .
La expresión de la capacidad de transición a partir de un cierto estado E¡ pue­
de estar formada por una combinación de las diferentes expresiones estudiadas en
los apartados anteriores, tal com o se indica en la figura 6.44.
F i g u r a 6 . 4 4 . — R e p r e s e n t a c ió n g r á f ic a d e u n a c a p a c id a d d e t r a n s ic ió n .
346
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
6 .2 .3 .2
D iagram a de secuencia de operaciones y grafo de transición de un
autóm ata asincrono de control. En el apartado anterior se expusieron los
conceptos de cambios de estado interno de un autómata asincrono de control
en función de los cambios de estado de las variables de entrada o de los
vectores de entrada. La principal ventaja del m étodo de síntesis que se está anali­
zando es la obtención directa de un grafo mínimo de evolución del autómata a par­
tir de las especificaciones de funcionamiento.
Para obtener este grafo de ev o lu ció n o de transiciones del autóm ata a
partir de las especificaciones de fu n cion am ien to es con ven ien te representar
éstas de forma gráfica, lo cual se realiza m ediante el diagram a de secuencia
de operaciones. Este diagram a ha de cum plir dos con d icion es m uy im portan­
tes :
a ) O btenerse fácilm ente a partir de las esp ecificacion es de funcionam iento
sin necesidad de tener con o cim ien to s de álgebra binaria.
b) Estar estructurado de tal form a que a partir de él se obtenga de forma
directa un grafo de evolu ció n del autóm ata que perm ita su síntesis sistem ática
aplicando los conceptos teóricos desarrollados en el apartado anterior.
El diagram a de secuencia de op eracion es de un autóm ata asincrono de
control debe expresar la secuencia de activación y desactivación de las varia­
bles de salida cuando las variables de entrada ev o lu cion an de acuerdo con las
especificaciones de funcionam iento del sistem a.
Para poder representar m ediante un diagram a de secuencia las especifica­
ciones de funcionam iento, es necesario crear sím b o lo s adecuados para cada
una de las diferentes acciones de un autóm ata asincrono de control, que son:
a) T om as de decisión de cam bio de estad o interno en función del valor de
la capacidad de transición CT a partir de cada estado interno. Se representan
m ediante un rom bo en cuyo interior se indica la expresión de la capacidad de
transición.
b) A ctivación o desactivación de las variables de salida representadas
m ediante un paralelogram o en cuyo interior se indica la variable o variables
que se activan o desactivan.
Am bos sím bolos se representan en la figura 6.45.
Las especificaciones dé funcionam iento del autóm ata se representan de
form a gráfica m ediante los sím bqlos citados adecuadam ente enlazados entre
sí, con stitu yen d o el diagram a de secuencia de op eraciones.
En este diagram a está contenida de una form a im plícita la evolu ción del
estado interno de transición del autóm ata. Para hacer que esta inform ación
se haga explícita solam ente es necesario especificar las accion es de m em oriza­
ción que deberá realizar el autóm ata después de que en una tom a de decisión
la capacidad de transición adopte el estad o lógico uno. Estas acciones de
m em orización se convierten en cam bios de estado interno. Por ello en el
diagram a de secuencia de operaciones se pueden representar m ediante un
círculo en cuyo interior se indica el estad o al cual ha de llegar el autóm ata
cuando la capacidad de transición CT tom a el valor lógico uno.
SISTEM AS SECU EN CIA LES
347
F i g u r a 6 . 4 5 . — S ím bolos de las acciones de un au tó m a ta asin cro n o de co n tro l: a ) T o m a de decisión de
cam b io de estado in tern o ; b ) A ctivación o desactivación de una variable de salida.
Mediante un par de ejemplos se ilustrará la realización del diagrama de secuen­
cia de operaciones y la obtención del grafo de transiciones a partir de él.
Ejem plo 6.2:
U na vía férrea con tráfico en am bos sentidos corta a una carretera en la
cual se coloca una barrera gobernada por la salida Z de un autóm ata asin ­
crono. A 500 m del punto de cruce se co locan dos detectores x¡ y x 2 respec­
tivam ente. A partir de un estad o inicial en el que z = 0, ésta debe pasar al
estado uno cuando se acerca un tren en cualquier sentido al rebasar su
m áquina los 500 m del cruce y debe volver al estado cero cuando el últim o
vagón se aleja más de dicha distancia independientem ente de la longitud del
tren.
En la figura 6.46 se representa el conjunto del sistema. Se obtendrá en primer
lugar el diagrama de secuencia de operaciones.
Al existir una vía única, no es posible que circulen dos trenes en sentidos
opuestos simultáneamente.
3 48
SISTEM AS EL EC TR O N IC O S D IG ITA LES
En el instante de dar tensión, el autóm ata asincrono deberá ponerse en
estado inicial, en el cual la variable de salida Z = 0, A partir de este instante
el autóm ata debe observar si se produce una con m u tación de x 2 o de x¡ del
estad o cero al uno, lo cual indica que llega al cruce un tren en el sentido de
izquierda a derecha o al contrario, respectivam ente. Si es x 2 la que pasa al
estado uno, debe activarse la salida Z y permanecer activada hasta que el tren
abandone la zona compredida entre ambos detectores, lo cual se detecta mediante
F ig u ra
6 . 4 6 . — B a rr era d e u n p a s o a n iv e l c o n t r o l a d a p o r u n a u t ó m a t a a s in c r o n o .
la conmutación de uno a cero de x¡. Si, por lo contrario, es x¡ la que pasa prime­
ro de uno a cero, lo cual quiere decir que el tren va de derecha a izquierda, debe
activarse también la variable de salida Z y permanecer activada hasta que la varia­
ble x 2 pase de uno a cero, lo cual indica que el tren ha abandonado la zona com ­
prendida entre ambos detectores. En los dos casos anteriores, el autómata debe
volver al estado inicial para esperar la llegada de un nuevo tren.
Las especificaciones que se acaban de describir se expresan gráficamente me­
diante el diagrama de secuencia de operaciones de la figura 6.47 que se deduce a
partir de aquéllas de forma inmediata.
En la figura 6.48 se representa el diagrama de secuencia de operaciones, indi­
cándose en él los estados que alcanza el autóm ata después de cada toma de deci­
sión. El estado inicial se denomina E ,. A partir de él se pasa a E 2 si se produce
x¡ t , o a E¡ si se produce x 2 1 . E 2 memoriza que ha llegado un tren de derecha
a izquierda y E2 que lo ha hecho en sentido contrario. De E 2 se debe pasar a 2?,
SISTEM AS SECU EN CIA LES
349
F i g u r a 6 .4 7 .— D iag ram a de secuencia de operacio n es del a u tó m a ta asin cro n o del ejem plo 6.2.
350
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
F i g u r a 6 .4 S .— D ia g r a m a d e s e c u e n c ia d e o p e r a c io n e s d e l a u t ó m a t a a s in c r o n o d e l e j e m p lo 6 . 2 e n el
q u e s e in c lu y e n lo s e s t a d o s in t e r n o s .
351
SISTEM AS SECU EN CIA LES
al conmutar x 2 i y, por el contrario, cuando x 2 pasa de cero a uno (x2T) el autó­
mata debe permanecer en E2. Por ello la capacidad de transición a partir de E2
es C r = x 2 i. De igual forma se deduce que de
sólo se debe pasar a £j si se
produce jc, 4- y la capacidad de transición a partir de E } es CT = x¡ i.
A partir de la figura 6.48 se obtiene de forma inmediata el grafo de transición.
Para ello se asignan puntos de un plano a cada estado y se enlazan éstos por medio
de segmentos dirigidos sobre los cuales se indica la expresión algebraica cuya igual­
dad a uno produce el cambio de estado. En cada uno de los estados se indican
las variables de salida que adoptan el valor uno. En este caso existe una única va­
riable de salida Z que toma el valor uno en los estados E2 y E }. El grafo de tran­
siciones obtenido es el representado en la figura 6.49.
z=i
Z=l
F i g u r a 6 . 4 9 . — G r a f o d e t r a n s ic io n e s d e l a u t ó m a t a a s in c r o n o d el e j e m p lo 6 .2 .
Ejem plo 6.3:
U n autóm ata asincrono de control tiene com o variables de entrada x , y x 2
y genera la variable de salida z que inhibe la puesta en marcha de la m áq u i­
na M . En el instante de dar tensión a la m áquina y al autóm ata, lo cual se
realiza sim ultáneam ente, éste debe quedar en un estad o inicia! en el que la
variable de salida Z se encuentra en estad o cero e inhibe la puesta en m archa
de M . La salida Z debe pasar al estad o uno y desinhibir la actuación de la
m áquina M si la variable x l pasa del estad o cero al uno m ientras x 2 se
encuentra en estado cero y seguidam ente se produce el cam bio de cero a uno
de x 2 estando x , en estad o cero. Entre los dos cam bios esp ecificad os x x no
debe cambiar de cero a uno. En la figura 6.50 se representa el diagrama de bloques
de la máquina M y el autómata que la controla.
F i g u r a 6 . 5 0 . — D ia g r a m a d e b lo q u e s d e l s is t e m a d e l e j e m p lo 6 .3 .
352
SISTEM AS EL EC TR O N IC O S D IG ITA LES
En este ejemplo se comprobará que aparecen las expresiones de la capacidad
de transición iguales al producto del cambio de una variable por un vector de las
variables de entrada.
En la figura 6.51 se representa el diagrama de secuencia de operaciones.
En el instante de dar tensión el autóm ata recibe una puesta en con d icion es
iniciales. A partir de dicho instante el au tóm ata observa si se produce una
transición de X, y sim ultáneam ente la variable x 2 se encuentra en estad o cero,
es decir, si se produce la igualdad a uno de la capacidad de transición
CT = x i f (* 2). M ientras no se produce dicha igualdad, el autóm ata perm a­
nece en el estado en que se encontraba, y cu an d o la detecta, la m em oriza y
por lo tanto pasa a un nuevo estado. Si a con tin u ación se produce un cam bio
F i g u r a 6 .5 1 .— D iagram a de secuencia d e o p eracio n es d e l a u tó m a ta asin cro n o del ejem plo 6.3.
SISTEM AS SECU EN CIA LES
PO N ER
EN
T E N S IO N
N
y
353
)
F ig u r a 6 . 5 2 . — D ia g r a m a d e s e c u e n c ia d e o p e r a c io n e s d e l a u t ó m a t a a s in c r o n o d e l e j e m p lo 6 . 3 , e n el
q u e s e in c lu y e n l o s e s t a d o s in t e r n o s .
354
SISTEM AS EL EC TR O N IC O S D IG ITA LES
de cero a uno de la variable x ¡ , el autóm ata vuelve al estado inicial porque
no se ha producido la secuencia correcta; si, por el contrario, es la variable
x 2 la que cam bia de cero a uno m ientras la variable x ¡ se encuentra en estado
cero, se produce la secuencia correcta, se activa la salida Z y el autóm ata
alcanza un estado del cual nunca sale porque su capacidad de transición es
siem pre nula (C 7 = 0), D e esta form a la m áquina M queda desinhibida y
puede iniciar su funcionam iento.
En la figura 6.52 se representa el diagrama de secuencia de operaciones con los
estados de transición indicados de forma explícita. Utilizando este diagrama el
lector puede deducir el grafo de transiciones del autómata representado en la figu­
ra 6.53.
z=o
z=i
F i g u r a 6 . 5 3 . — G r a f o d e t r a n s ic io n e s d e l a u t ó m a t a a s in c r o n o d e l e j e m p lo 6 . 3 .
6 .2 .3 .3
Biestables asincronos accionados por los cam bios de nivel. Son siste­
mas secuenciales asincronos con una sola variable de salida en los que las variables
de entrada actúan por medio de los cambios de nivel.
Existen los mismos tipos estudiados en el apartado 6.2.2.2 que se suelen
denominar con letras minúsculas para distinguirlos de aquellos s-r, j-k , p-q.
En la figura 6.54 se indica com o ejemplo el diagrama de secuencia de activa­
ción y desactivación de la variable de salida Z de un biestable s-r en el cual ambas
F ig u r a 6 . 5 4 . — D ia g r a m a d e s e c u e n c ia t e m p o r a l q u e r e la c io n a la s v a r ia b le s d e e n tr a d a (s y r) y la v a ­
r ia b le d e s a lid a ( z) d e l b ie s t a b le s - r a c t iv a d o p o r c a m b io d e l n iv e l u n o a l c e r o .
SISTEM AS SECU EN CIALES
355
entradas actúan sobre el biestable en el instante en que cambian del estado uno
al cero. Cuando s conmuta del estado uno al cero, la salida Z pasa al estado
uno y cuando es r la que realiza dicha conm utación, Z pasa al estado cero. Se su­
pone que s y r n o pueden encontrarse nunca en estado uno simultáneamente. El
lector puede deducir el diagrama de secuencia de operaciones de la figura 6.55 que
representa también la forma de actuación del biestable s-r activado por los cam­
bios de cero a uno de las variables de entrada.
Se define a continuación un biestable asincrono que combina los niveles y cam­
bios de nivel y que será utilizado com o célula básica para la síntesis de autómatas
asincronos y por ello se le denomina célula asincrona activada por flancos (CAF).
F i g u r a 6 . 5 5 . — D ia g r a m a d e s e c u e n c ia d e o p e r a c io n e s d e l b ie s t a b le s-r.
SISTEM AS E L EC TR O N IC O S D IG ITA LES
356
Esta célula posee una variable de salida Q y tres variables de entrada D, T y T ' .
En la figura 6.56 se representa el diagrama de bloques y el diagrama de transicio­
nes de CAF. La célula pasa del estado cero al uno, si se produce un cambio del
estado cero al uno de la entrada T (C I), estando simultáneamente la entrada D
(ID ) en estado lógico uno. Esto se representa en la figura 6.56¿> mediante un seg­
mento dirigido desde el estado Q = 0 al Q = 1 sobre el cual se indica la expresión
T T (D = 1).
El cambio de cero a uno de la variable T se representa mediante T T y la simul­
taneidad de dicho cambio y el estado uno d e D mediante la expresión T I (D = 1).
La célula pasa del estado uno al cero, si se produce un cambio del estado cero
al uno de la variable T ' lo cual se representa en la figura 6.56Í» mediante un seg­
mento dirigido desde el estado Q = X al <2 = 0 sobre el cual se indica T ' T. La
célula asincrona activada por flancos (CAF) tiene también entradas de puesta a
cero y puesta a uno por nivel, S y R , respectivamente que permiten fijar el estado
de la célula en el instante inicial de aplicar la tensión de alimentación. La forma
de realizar físicamente la célula CAF utilizando bloques funcionales disponibles en
circuito integrado en las diversas tecnologías se estudia en el apartado 6.3.3.
( o!
Tf (D=1)
e
c
z
z
z
___
z
í
)
Ib)
F i g u r a 6 . 5 6 . — C é lu la a c t iv a d a p o r f la n c o s
(CAF): a) S ím b o lo ló g i c o ; b) D ia g r a m a d e t r a n s ic io n e s .
En la figura 6.56a se utiliza un sím bolo normalizado para representar la célula
CAF. La entrada T se denomina CI y lleva incorporado el indicativo de flanco
de subida. La entrada D se denomina ID y en la salida Q se pone el símbolo 1.
De esta forma se indica que Q pasa al estado uno cuando se aplica un flanco activo
(de subida en este caso) en CI y ID se encuentra el nivel uno. La entrada T ' se
denomina C2 y lleva incorporado el indicativo del flanco de subida, y en la salida
Q se pone el sím bolo 2; de esta forma se indica que un flanco activo en C2 pone
a uno Q, es decir, Q en estado cero.
SISTEM AS SECU EN CIA LES
357
6 .2 .3 .4
Síntesis de los sistem as secuenciales asincronos con células asincro­
nas activadas por flancos (CAF). Seguidamente se desarrollará un sistema físico
para realizar los diagramas de secuencia de operación utilizando com o bloques
fundamentales las células asincronas activadas por flancos (CAF).
La asignación de células CAF a los estados internos del grafo de transición
constituye la codificación. Existen diferentes formas de resolver este problema:
a) Tratar de reducir al m ínim o el núm ero n de células C A F necesarias, de
tal forma que 2" > m, siendo m el núm ero de estados de transición del grafo.
Esta solu ción com plica el sistem a com b in acion al que enlaza entre sí las
células C A F para constituir el autóm ata, e introduce el problem a de la
conm utación sim ultánea de varias variables de estado interno que ha de ser
tenido en cuenta para evitar los cam bios inadecuados entre estados.
b) A signar una célula C A F a cada estado interno de transición de tal
forma que dicha célula esté en estado uno solam ente si el autóm ata se encuen­
tra en el estado correspondiente. Esta solu ción eleva el núm ero de células
necesarias, pero reduce la com plejidad del sistem a com binacional y sobre
todo evita sistem áticam ente la aparición de fen óm en os aleatorios tal com o se
dem uestra en el apartado 6.2.3,5. Por ello se ha elegido esta solución.
Llegado este punto es conveniente adelantar que el progreso de la microelectró­
nica está cambiando los métodos prácticos de diseño de los sistemas digitales al
reducir la influencia de la complejidad del sistema físico (hardware). De esta for­
ma, los conceptos más importantes pasan a ser la sistematización del diseño me­
diante la adopción de técnicas de diseño asistido por computador, la modularidad
y la programabilidad. Por ello, los sistemas secuenciales asincronos están siendo
sustituidos por sistemas secuenciales síncronos que reciben el nombre de controla­
dores.lógicos que se estudian más adelante en el apartado 6.3.5.6.3. De ahí que
la síntesis con células CAF tenga cada día menor importancia.
No obstante a continuación se estudia el m étodo de realización de autómatas
asincronos con células CAF.
Tal com o se ha indicado, se asigna una célula a cada estado interno de transi­
ción del grafo de tal forma que dicha célula esté en estado uno solamente cuando
el autómata se encuentre en el estado interno de transición correspondiente.
En primer lugar se deduce la forma de hacer pasar las células al estado uno,
lo cual depende de la expresión de la capacidad de transición.
En la figura 6.57 a se representa el cambio de estado interno para la expresión
de CT = x h t (A^) y en la figura 6.57 b el esquema correspondiente. La variable
xh se conecta a la entrada T (C l) de la célula CAF asignada al estado E¡. A la en­
trada D (ID ) de esta célula se conecta el producto de Qj (salida de la célula asig­
nada a E¡) y las variables x¡ a x n excepto x h en forma directa o inversa según el
vector de entrada
de que se trate (por ello se representan las variables x, a x„
con el superíndice *). Si el cambio de estado se ha de producir cuando cambia
x h, pero sólo un cierto número de las variables de entrada forman el vector Xj¡,
el esquema es idéntico con la excepción de que solamente las variables que forman
parte de X ¡¡ se conectarán a la puerta Y unida a la entrada D (ID ) de la célula
SISTEM AS EL EC TR O N IC O S D IG ITA LES
358
©
(al
- o
Ib )
F ig u ra
6 .5 7 .— C a m b io del estado in te rn o , E . ai E . c u a n d o es igual a u n o la expresión
p f jijí
a) R epresentación gráfica; b ) S istem a físico realizado con u n a célula C A F .
Si el cambio de estado interno debe producirse cuando x h pasa de uno a cero
(xh I), se conecta la variable x h a la entrada T (C l) (se supone que la célula
CAF pasa al estado uno cuando su entrada T (C l) (conmuta de cero a uno).
Si el cambio de estado interno debe producirse al conmutar de cero a uno una
variable de entrada x h independientemente del estado de las demás (fig. 6,58#), el
esquema correspondiente es el de la figura 6.586 en la que la variable x h se co-
©
(a)
- o
(b )
F i g u r a 6 .5 8 .—C am bio del estado interno E¡ al £ | cu an d o C T=xhT = 1: a) R epresentación gráfica; b ) Sis­
tem a físico realizado con u n a célula C A F .
SISTEM AS SECU EN CIALES
359
¡a I
Ib)
F i g u r a 6 . 5 9 . — C a m b io del estad o E . al E . cu an d o es igual a uno la expresión X J : a) R epresentación
g ráfica; b ) S istem a físico realizado con una célula C A F.
Ib)
F i g u r a 6 . 6 0 . — B o r r a d o o d e s a c t iv a c ió n d e u n a c é lu la : « ) R e p r e s e n t a c ió n g r á fic a ;
b) S is t e m a f ís ic o .
360
SISTEM AS EL EC TR O N IC O S D IG ITA LES
necta a la entrada T (C l) y la salida Q, de la célula asignada al estado Ej se
conecta a la entrada D (1£>).
Si el cambio de estado interno debe producirse al aparecer un determinado vec­
tor de entrada (fig. 6.59a), el esquema correspondiente es el representado en la fi­
gura 6.596. La variable Q¿ asignada al estado Ej se conecta a la entrada D (ID)
y la entrada T (C l) se une a la salida de una puerta Y que realiza el producto de
las variables de entrada que forman el vector de entrada cuya detección se quiere
realizar.
A continuación se deducirá el circuito de borrado o desactivación de una célu­
la. En general, a partir de un estado interno de transición E¡ el autómata puede
pasar a un cierto número de estados tal com o se indica en la figura 6.60a. La célu­
la Q¡ debe borrarse cuando el autómata alcanza cualquiera de los estados suceso­
res de Ep lo cual se consigue haciendo T ': (C l) igual a una O lógica de las salidas
Q de las células correspondientes (6.606).
En los párrafos anteriores se ha supuesto que el estado E¡ se alcanzaba a tra­
vés de una sola transición. En ocasiones puede suceder, tal com o se indica en la
figura 6.61, que se llegue a E¡ a partir de diferentes estados con expresiones dis­
tintas de la capacidad de transición. Pero la célula CAF sólo puede ser activada
por una sola expresión de CT. Para resolver este problema se crea una macrocélula, que se denomina célula asincrona activada por flancos generalizada, cuyo
diagrama de bloques y grafo de transición se representan en la figura 6.62. La cé­
lula CAF generalizada tiene una sola entrada T (C2) pero posee varios pares de
entrada D -T (1D-C1) que permiten su activación para otras tantas expresiones de
la capacidad de transición a partir de estados diferentes.
F i g u r a 6 .6 1 .— R epresentación g ráfica de la activación de un estad o a través de varias transiciones.
SISTEM AS SECU EN CIALES
361
Ia)
F i g u r a 6 .6 2 .— C é l u l a C A F g en eralizad a: a ) S ím bolo lógico; b ) G ra fo de transiciones.
F i g u r a 6 .6 3 .— C élula C A F generalizada realizad a con células C A F y p u ertas in v erso ras de colector
ab ierto .
362
SISTEM AS EL EC TR O N IC O S DIGITALES
La célula CAF generalizada se puede realizar de forma modular a partir de la
célula CAF elemental representada en la figura 6.56. El esquema correspondiente
se representa en la figura 6.63. Las entradas T ' (C2) de todas las células CAF se
unen entre sí para formar la entrada T* (C2) de la célula CAF generalizada. Las
entradas D y T de cada CAF constituyen las entradas de la célula CAF generaliza­
da. Las salidas Q de cada CAF se unen entre sí a través de seguidores o inversores
de colector abierto o de tres estados.
En la figuia 6.63 se utilizan inversores de colector abierto. Cada Q¡ se conecta
a la entrada de un inversor. Cuando una Q¡ se encuentra en estado uno, la cone­
xión común está a cero, y la salida Q de la célula en uno. Cuando todas las Q¡
se encuentran en cero, la conexión común está en nivel uno y la salida Q en cero.
En la figura 6.64 se representa la solución con inversores de tres estados. Cada
Q¡ se conecta a la entrada de un inversor y a su desinhibición (EN); de esta for­
ma cuando Q¡ se encuentra en estado cero, la salida del inversor correspondiente
se encuentra en tercer estado y cuando Q¡ sube al estado uno, se desinhibe el in­
versor y su salida pasa al estado cero. D ado que solamente una Q¡ puede estar en
estado uno en cada instante porque sólo una de las expresiones de CT realizada
por una célula puede alcanzar dicho estado en un instante determinado, las salidas
de los inversores se pueden unir entre sí y esta conexión común invertida constituye
la salida Q de la célula CAF generalizada. Si no se dispone de inversores o seguido-
F ig u ra
6 .6 4 .— C élula C A F generalizada realizada con células C A F y p u erlas inversoras de tres eslad o s.
SISTEM AS SECU EN CIA LES
363
F i g u r a 6 . 6 5 . — C é lu la C A F g e n e r a liz a d a r e a liz a d a c o n c é lu la s C A F y u n a p u e r ta N O -Y (N A N D ).
res de tres estados, se pueden unir las salidas Q de las células CAF a las entradas
de una puerta NO-Y (N A N D ) cuya salida constituirá la salida Q de la célula CAF
generalizada. El inconveniente de esta solución es su falta de modularidad, porque
el número de entradas de la puerta NO-Y se incrementa al hacerlo el número de
células CAF que constituyen la célula CAF generalizada (fig. 6.65).
En la figura 6.66# se representa una parte de un grafo de transiciones que se
utilizará com o ejemplo de asignación de un estado E¡ a una célula CAF generali­
zada. Se observa que a E¡ se puede llegar desde cualquiera de los tres estados E,„
Ej o E k y por ello se asigna a E¡ una célula CAF generalizada formada por tres
células CAF elementales. Se deducen seguidamente las ecuaciones de las entradas
D (ID ) y T (C l) de la célula CAF generalizada. Para ello se observan las expresio­
nes de la capacidad de transición entre los estados correspondientes. Por ejemplo,
para que el autómata pase de Eh a E¡ es necesario que adopte el valor uno la ca­
pacidad de transición C T = x¡ t ( X ') y por ello:
364
SISTEM AS EL EC TR O N IC O S D IG ITA LES
M
F ig u ra
6 . 6 6 . —Ejem plo
a)
de asignación de una célula CA F generalizada a un grafo de transiciones:
G rafo de transiciones; b) Esquem a del sistema físico.
D ,_o (i/>0) = Qh x¡* x 2*
o ( c i — o)
Basándose en lo explicado anteriormente (fig. 6.57 a 6.59) el lector puede
deducir:
D ,_ ,
(1Z > 1)
=
Qj
T¡_i (C I— 1) = %
D,_2 (1772) = Qk
T:_2 (C l—2) = x¡* x 2* ... x *
SISTEM AS SECU EN CIA LES
365
En la figura 6.66» se observa que, a partir de E¡, el autómata puede ir a uno
de los estados Ep, o En. Por ello la ecuación de la entrada T ' (C l) de la célula
asignada a E¡ resulta:
7J (C l) = Qp + Q„
A continuación, y com o ejem plo de todo lo que se acaba de exponer, se deducen
los esquemas de realización física con células CAF de los ejemplos 6.2 y 6.3 cuyos
grafos de transición se representaron en las figuras 6.49 y 6.53 respectivamente.
Ejemplo 6.2:
En la figura 6.67 se repite el grafo de transición obtenido. Se asigna una célula
CAF a cada estado interno de transición del grafo y se deducen las ecuaciones lógi­
cas de las entradas de cada célula.
Al estado £j se puede llegar desde E2 con una capacidad de transición C r =
= x 2 l o desde ¿s3 con Cr = x, i.
Por lo tanto, Q, es una célula CAF generalizada formada por dos células
CAF elementales y las ecuaciones de sus entradas son:
A - o (1£>D = Qi> T x_ o (C l — 1) = x ,
A _ , ( W l ) = Q2; 7 j_ , (C l — 2) = x 2
A partir de £j se puede ir a E2 o £ 3 y por lo tanto:
r , (C2) = Q2 + Q3
Al estado E2 sólo se puede llegar a partir de E\ con Cr = x, t y por lo tanto:
A O A = Qti t 2 (Cl) = x,
De E2 sólo se puede ir a £ j y por lo tanto:
T \ (C l) = Q,
De igual forma el lector puede deducir para la célula Q{.
A CIA = Qü A (Cl) = x2
n
(c i) = q ,
z=i
z-t
F i g u r a 6 . 6 7 . — G r a f o d e t r a n s ic io n e s d e l a u t ó m a t a a s in c r o n o d e l e j e m p lo 6 . 2 .
366
SISTEM A S EL EC TR O N IC O S D IG ITA LES
F i g u r a 6 . 6 8 . — E squem a del circuito con células C A F co rre sp o n d ien te al a u tó m a ta
p lo 6 .2 .
asin cro n o del ejem ­
El esquema global se representa en la figura 6.68. Se supone que cada
célula CAF posee una entrada de puesta a uno S (activa con un cero lógico)
y una entrada de puesta a cero R (activa con un uno lógico). Mediante un
nivel cero lógico aplicado a la entrada de puesta en estado inicial en el
instante de dar tensión al autómata, se pone Q , en estado uno y Q 2 y Q 3 en
estado cero. Una vez que desaparece dicho nivel, el autómata puede evolucionar
de acuerdo con el grafo de transición de la figura 6.67.
La salida Z del autómata es igual a uno en
los estados E2 y Ei y porello se
deduce:
Z
= Qi + Q}
Ejemplo 6.3:
En la figura 6.69 se repite el grafo de transición de la figura 6.53. Se propone
SISTEMAS SECUENCIALES
Z=0
F ig u ra
F ig u ra
6.6 9 .— G r a to de tran sicio n es del a u tó m a ta asin cro n o del ejem plo 6.3.
6 .7 0 .— E sq uem a del circu ito con célalas C A F co rre sp o n d ien te al a u tó m a ta asincrono
ejem p lo 6,3.
368
SISTEM A S ELECTR O N IC O S D IG IT A L ES
al lector que deduzca las ecuaciones de las entradas de cada una de las tres células
CAF que constituyen el autómata:
Célula Q,:
A
(ID) = Q2; T¡ ( C 1) = x,
T¡ (C2) = Q2
Célula Q2\
D 2 (1.D) = Q¡ x 2; ú (f- ) = x¡
T¡ (C2) = Q, + Q3
Célula Q¡:
D} (1D) = Q2 x,; 7 \ (C l) = x2
T \ (C l) = 0
La entrada T'¡ (C2) de Q3 se conecta al nivel cero porque desde E 3 el autóma­
ta no puede ir a ningún otro estado.
El esquema resultante se representa en la figura 6.70
6 .2 .3 .5
Fenómenos aleato rio s en los sistem as secuenciales asincronos reali­
zados con células activadas por flancos (CAF). Los fenóm enos aleatorios en los
sistemas secuenciales asincronos diseñados por los m étodos clásicos han sido am­
pliamente estudiados en la literatura sobre el tema y constituyen uno de los proble­
mas que complican en mayor medida la síntesis.
Se analizan seguidamente los fenómenos aleatorios en la síntesis de autómatas
asincronos por el procedimiento desarrollado en apartados anteriores con célu­
las asincronas activadas por ñancos (CAF).
El fenóm eno aleatorio se define co m o un com p ortam ien to an óm alo del
autóm ata, que depende de las tolerancias en los parám etros físicos de los
elem en tos utilizados en su realización. El com p orta m ien to an óm alo consiste
en una transición entre estados no deseados. Las transiciones entre estados
internos de transición se producen tal com o se estudió en el apartado 6.2.3.1 al
igualarse a uno la variable binaria capacidad de transición. El com p ortam ien ­
to correcto del autóm ata realizado con células activadas por flancos im plica
el que en cada instante una sola célula se encuentre en estad o uno. C uando
uno de los productos de la capacidad de transición tom a el valor uno, el
autóm ata cam bia de estad o, para lo cual debe activarse una nueva célula y
bajar al estad o cero la que estaba activada. U n fen ó m en o aleatorio puede
producirse si simultáneamente dos o más productos de la capacidad de transición
adoptan el estado uno, lo cual producirá la activación de dos o más células. A con­
tinuación se analiza este fenómeno para las diferentes expresiones de la capacidad
de transición. Supóngase un estado E¡ de un autómata asincrono de control y
considérense los diferentes casos que pueden producirse:
a) A partir de E¡ se pueden producir transiciones a los estados E k y Em si
cambian de estado respectivamente las variables x¡ o x k (fig. 6.71er). Puede produ­
cirse el fenóm eno aleatorio si ambas variables cambian de estado simultáneamente
y se produce la subida a uno de Qk y Qm. Por lo tanto, este fenóm eno no existe
si ambas variables x¡ y x k no pueden cambiar simultáneamente.
b) Puede producirse otro fenómeno aleatorio si cambian simultáneamente una
variable que actúa por el cambio de estado y otra que actúa por su nivel, lo cual
SISTEM AS SECU EN CIALES
369
(a )
i b}
F i g u r a 6 .7 1 .— E j e m p lo s d e g r a f o s d e t r a n s ic io n e s c o n p o s ib le s f e n ó m e n o s a le a t o r io s .
se representa en la figura 6 .7 \b . El autómata debe pasar de EJ a Ek si cambia de
estado x k{xk t) y el vector formado por las demás variables de entrada coincide con
X por otra parte se debe producir la transición de Ek a Em si cambia x k(xk t ) y el
vector de entrada coincide con Xf¡. Si X ka difiere de Xg en el estado de una variable
x h y esta variable cambia de estado al mismo tiempo que x k puede suceder que
ambos términos de C T, x k f (X ka) y x k t
adopten el valor uno simultáneamente
y se activan las dos células correspondientes a Ek y Em. Esto puede evitarse, al
igual que en el caso anterior, mediante el muestreo secuencial de x k y xh, lo cual
implica elevar la complejidad del sistema.
Puede producirse otro fenóm eno aleatorio debido a que los cambios de estado
de las variables o vectores de entrada que actúan sobre las entradas T de las células
C A F se realicen muy lentamente. Los fabricantes de los biestables activados por
flancos utilizados en la realización de las células C A F especifican la máxima
pendiente de las señales aplicadas a las entradas C l y C2. Este problema se resuelve
fácilmente conectando las variables de entrada x , a través de circuitos disparador
(trigger) de Schmitt, que por otra parte son necesarios en general, conjuntamente
con elementos integradores, para anular los rebotes de aquéllas. En el libro «Manual
de prácticas de electrónica digital» (cap. 6) del Departamento de Tecnología
Electrónica de la Universidad de Vigo [M AND 95] se indican los circuitos corres­
pondientes.
De esta forma sistem ática quedan elim inados los fenóm enos aleatorios en los
autómatas asincronos realizados con células CAF.
SISTEM AS EL EC TR O N IC O S D IG ITA LES
370
6 .2 .3 .6
Problem ática de la realización física de los sistem as secuenciales
asincronos. En apartados anteriores se analizó la síntesis de los sistemas secuen­
ciales asincronos caracterizados por niveles y por flancos. La caracterización por
niveles presenta una problemática de aplicación que la hace inviable en la práctica.
La caracterización por ñancos ha permitido el desarrollo de métodos sistemáticos
de diseño con células activadas por ñancos analizados anteriormente para el caso
de que sólo cambie una variable de entrada simultáneamente. Pero el método desa­
rrollado adolece de algunos inconvenientes que se acentúan cuando se eleva el nú­
mero de variables de entrada y salida:
a) El m étodo de codificación de uno entre n eleva excesivamente la complejidad
cuando el número de estados internos supera la decena.
b) Esa complejidad se eleva aún más en el caso, más usual en la práctica, de que
varias variables de entrada cambien simultáneamente. Es necesario en este caso
realizar una exploración secuencial de las variables de entrada.
c) Falta de modularidad, es decir, imposibilidad de que se pueda ampliar el núme­
ro de variables de entrada o salida sin necesidad de cambiar el sistema físico.
Por todo lo expuesto el campo de aplicación de los sistemas secuenciales asin­
cronos es muy limitado.
Por otra parte, el progreso de la microelectrónica con el desarrollo de circuitos
integrados a medida y semimedida está propiciando el desarrollo de controladores
lógicos síncronos que superan todas las dificultades indicadas. A ellos se dedica
el apartado 6.3.5.6.3 y al lector interesado en profundizar en su estudio se le remi­
te a la bibliografía [INTE 88] [M AND 90].
x0 X|
C IR C U IT O
DE
Q
M E M O R IA
TEM PO RA L
(b)
(a !
K
Instante de actuació n
de la s va ria b le s de entrada
(c¡
F i g u r a 6 .7 2 — C ircu ito de m em oria tem p o ral: a ) S ím bolo lógico no n o rm aliz ad o ; b ) S ím bolo lógico
n o rm aliz ad o ; c ) E volución en tiem p o de la salid a Q.
371
SISTEM AS SECU EN CIALES
6.2*4. Circuitos d igitales tem porales
6 .2 .4 .1 .
Introducción. En apartados anteriores se estudiaron los circuitos ca­
paces de recordar las variaciones de una o más variables de entrada memorizándolas mediante el estado de una variable binaria. Dicha variable permanece en un
determinado estado hasta que la variación de las mismas u otras variables de en­
trada la hacen volver al estado anterior. Los circuitos citados recibieron el nombre
de biestables.
Pero en numerosas aplicaciones prácticas es conveniente que el retorno al esta­
do inicial se realice al cabo de un cierto tiempo t variable según la situación parti­
cular. Los circuitos que actúan de esta manera reciben el nombre de circuitos de
memoria temporal o temporizadores, porque memorizan una determinada situa­
ción mediante el estado de una variable binaria durante un cierto tiempo t y su
diagrama de bloques se representa en la figura 6.72.
También resultan muy interesantes en la práctica los circuitos digitales que ca­
recen de variables de entrada y cambian periódicamente de un estado al otro. D i­
chos circuitos reciben el nombre de osciladores de onda cuadrada o generadores
de impulsos y en la figura 6.73 se representa su diagrama de bloques y la evolución
en el tiempo de la señal que aparece en su salida Q.
G EN ERA D O R
DE
Q
IM P U L S O S
(a)
(b)
_ n
j n
n
le)
F i g u r a 6 .7 3 .— G e n e ra d o r de im pulsos: a ) S ím bolo lógico no n o rm aliz ad o ; b) Sím bolo lógico n o rm ali­
zad o ; c) E volución en el tiem p o de la salida Q .
6 .2 .4 .2 .
Circuitos de m em oria tem poral. Se pueden a su vez clasificar en dos
grandes clases: monoestables o temporizadores digitales y temporizadores analógico-digitales.
Los m onoestables se realizan mediante puertas digitales, y los temporizadores
analógico-digitales utilizan comparadores analógicos.
6 .2 .4 .2 .1
M onoestables. Estos circuitos presentan a su vez diversas variantes
que se indican en la tabla 6.13.
372
SISTEM AS ELECTR O N IC O S D IG ITA LES
Í
no redisporobles
(non retriggerable)
N o realimentados
Reolimentodos
|
octivodos por niveles
redisporobles
(retriggerable)
i
1 octivodos por flancos
T a b l a 6 .1 3
Los manoestables no realimentados, com o su nombre indica, son aquellos en los
que la información se desplaza en un único sentido sin que exista una realimenta­
ción que dé lugar a una memorización.
Los monoestables realimentados son en realidad sistemas secuenciales con ca­
pacidad de memorización de las variaciones de las variables de entrada. Los m o­
noestables realimentados se pueden considerar a su vez activados por flancos o
por niveles, pero esta división no constituye un concepto útil porque el comporta­
miento de ambos es idéntico. Los m onoestables activados por niveles generan un
único impulso a la salida cada vez que su entrada alcanza un determinado nivel,
independientemente del tiempo que permanezca en el mismo.
l a]
E
tb)
F i g u r a 6 .7 4 .— M o n o estab le no realim en tad o : a) E squem a típico; b) E volución en el tiem p o de sus va­
riables.
SISTEM AS SECU EN CIA LES
373
En sucesivos apartados se estudian los monoestables no realimentados y los
realimentados activados por niveles.
6 .2 .4 .2 .1 .1
M onoestables no realim entados. Estos monoestables se realizan
mediante puertas interconectadas entre las que se introduce un retardo adecuado.
En la figura 6.74íí se representa un esquema típico y en la figura 6.746 la evo­
lución en el tiempo de sus principales variables. Si la variable E permanece indefi­
nidamente en nivel cero, la salida Q se encuentra en nivel uno. Igualmente si E
permanece indefinidamente en nivel uno, la variable E' se encuentra en nivel cero
y, por tanto, Q también permanece en nivel uno.
Pero en el instante en que E pasa del nivel cero al uno la señal E ‘ tarda un cier­
to tiempo t , igual al tiempo de propagación del inversor más el retardo, en pasar
al nivel cero. Por ello las dos entradas de la puerta NO-Y (N A N D ) permanecen
en nivel uno durante dicho intervalo t y, por tanto, en la salida Q aparece un
impulso de esa duración, tal com o se indica en la figura 6.746.
El retardo de la figura 6.746 se puede obtener mediante una red R C tal como
se indica en la figura 6.75.
En el caso de que la tecnología utilizada sea TTL, el valor de R no puede ser
superior a 220 0 para no disminuir demasiado la inmunidad al ruido de la puerta
NO-Y (N A N D ). Otra manera de realizar físicamente el retardo es mediante un nú­
mero par de inversores. En la figura 6.76 se representa con dos inversores.
Los m onoestables activados por niveles sin realimentar se utilizan para generar
impulsos de duración inferior al aplicado en su entrada y se aplican para sim plifi­
car las etapas de salida de los sistemas secuenciales síncronos cableados que se es­
tudiarán más adelante.
F ig u r a 6 .7 S .— E s q u e m a d e u n m o n o e s t a b l e n o r e a lim e n la d o c o n el r e ta r d o r e a liz a d o m e d ia n t e u n a
red R C .
F ig u r a 6 . 7 6 . — E s q u e m a d e u n m o n o e s t a b le n o r e a lim e n t a d o c o n e l r e ta r d o r e a liz a d o c o n u n n ú m e r o
p a r d e in v e r s o r e s .
374
SISTEM AS EL EC TR O N IC O S D IG ITA LES
6 .2 .4 .2 .1 .2
M onoestables realim entados. Los m onoestables realimentados
se pueden clasificar en dos grandes clases: activados por niveles, y activados por
flancos (tabla 6.13).
Como su nombre indica, los monoestables activados por niveles son aquellos
que generan un impulso de una cierta duración t cuando una o más variables de
entrada adoptan un determinado nivel lógico que puede ser el cero o el uno ló­
gicos.
Los monoestables activados por ñancos generan el impulso cuando se produce
un cambio de estado de una variable binaria. Dicho cambio puede ser del estado
cero al uno lógico o viceversa. En el primer caso se dice que el monoestable es acti­
vado con flancos de subida y en el segundo caso, que lo es con flancos de bajada.
Com o ya se indicó anteriormente, el comportamiento práctico de los m onoesta­
bles activados por niveles y los activados por flancos es idéntico y por ello se estu­
diarán a continuación los primeros.
En la figura 6.77 se representa el biestable activado por niveles constituido por
dos puertas NO-O (ÑOR) realimentadas estudiado en el apartado 6.2.2.2 (figu­
ra 6.22).
F i g u r a 6 .7 7 ,— B iestable R - S activado p o r niveles realizad o con d o s p u ertas N O -O (Ñ O R ).
Este biestable recuerda, mediante el estado de su variable de salida Q, cuál de
las dos variables de entrada S o R ha sido la última en estar en nivel uno.
M odificando ligeramente el esquema de la figura 6.77 se obtiene el esquema del
monoestable representado en la figura 6.78. Para ello se han unido entre sí las dos
entradas de la puerta N 2 y el punto común a través de la resistencia R al positivo
de la tensión de alimentación. Dicho punto se une también a un condensador C
cuyo otro extremo está conectado a la salida de N I.
Asignaremos a + V voltios el nivel uno lógico y a 0 voltios el nivel cero lógico.
Supongamos que la entrada S se encuentra en el nivel cero al dar la tensión de
alimentación a las puertas. Vamos a analizar lo que sucede tanto si la salida Q
está a nivel cero com o si está a nivel uno. Si la salida Q está a nivel cero la salida
de NI estará a nivel uno ( + V), porque sus dos entradas están en nivel cero. El
SISTEM AS SECU EN CIALES
375
F i g u r a 6 .7 8 ,— M o n o e stab le activ ad o p o r niveles realizad o con d o s p u ertas N O -O (Ñ O R ).
condensador C estará descargado y el punto P a nivel uno, lo cual mantiene la
salida Q a nivel cero. Se trata, por tanto, de un estado estable. Si por el contra­
rio, Q está a nivel uno, la salida de N I estará a nivel cero. Esto hará que el con­
densador inicie su carga. La tensión en el punto P es inicialmente cero y va ele­
vándose hasta alcanzar el valor + V.
Mientras el nivel de P es inferior al del uno lógico, la salida Q se mantiene
en nivel uno, pero en el instante en que lo alcanza, pasa al estado lógico cero.
Por ello este estado es inestable. De lo expuesto se deduce que el circuito posee
un solo estado estable y por ello recibe el nombre de monoestable.
En la figura 6.79 se representa el diagrama de evolución en el tiempo de las
distintas variables del circuito de la figura 6.78 a partir del instante en que la varia­
ble S pasa del nivel cero al uno. La variable Q pasa al nivel cero y dicha tran­
sición se transmite al punto P a través del condensador C. Al bajar al nivel cero
el punto P, la variable de salida Q pasa al nivel uno.
La carga del condensador produce la subida de forma exponencial de la ten­
sión del punto P hasta alcanzar el nivel correspondiente al uno lógico (próximo
a + V). Cuando la tensión en P alcanza el nivel del uno lógico, la salida Q vuelve
al nivel cero. Esto hace que la tensión del punto P se incremente aproximadamen­
te en + V, y que el condensador C se descargue a través de R.
La realimentación de la salida Q de la puerta N2 a una de las entradas de N 1
hace que la duración del impulso obtenido en aquélla dependa sólo del valor de
la red RC. Se pueden lograr así impulsos de duración superior al de entrada. Si
376
SISTEM AS EL EC TR O N IC O S D IGITALES
S
F ig u ra
6 . 7 9 . — D ia g r a m a d e e v o l u c ió n te m p o r a l d e la s v a r ia b le s d el m o n o e s t a b le d e la fig u r a 6 .7 8 .
la variable de entrada S del circuito de la figura 6.78 se mantiene en nivel uno des­
pués de finalizar el impulso a la salida, Q se mantiene a nivel cero, el condensador
C cargado, y por ello Q se mantiene también a nivel cero. Para que se produzca
un nuevo impulso a la salida, es necesario que S vuelva al nivel cero y suba de
nuevo al nivel uno.
El circuito monoestable que se acaba de estudiar constituye un bloque fun­
cional que ha sido realizado en circuito integrado en diversas tecnologías con dife­
rentes variantes. Por ello es interesante la representación de los monoestables me­
diante un diagrama de bloques indicado en la figura 6.80, en la que a la variable
de entrada se le asigna la denominación E.
Tal com o se estudió anteriormente, si la entrada E se encuentra a nivel cero
F i g u r a 6 . 8 0 . — D ia g r a m a s d e b lo q u e s d e u n m o n o e s t a b l e n o r e d is p a r a b le :
m a liz a d o ; b) S ím b o lo ló g i c o n o r m a liz a d o .
a) S ím b o lo l ó g i c o n o n o r ­
377
SISTEM AS SECU EN CIA LES
en el instante de dar tensión al circuito, el estado de la salida Q no está definido,
lo cual es equivalente a que se puede producir un impulso en ella. Para evitarlo
es posible dotar al monoestable de una entrada de puesta a cero (reset) que está
unida a una entrada de la puerta N2. Si en el instante de dar tensión se aplica
un nivel uno a la entrada de puesta a cero, se garantiza que no se produce un
impulso en la salida Q.
q )
F ig u ra
¡bl
6 .8 1 .— M o n o estab le n o red isp arab le con e n tra d a de puesta a c e r o : a ) E squem a d e l circuito;
b) S ím bolo lógico n o rm aliz ad o .
En la figura 6.81 se representa el diagrama de bloques de un monoestable con
entrada de puesta a cero activa con un nivel uno. La puesta a cero en el instante
de dar tensión se puede realizar de forma automática mediante el sencillo circuito
R 'C y un inversor representados en la figura 6.82.
F i g u r a 6 . 8 2 . — M o n o e s t a b le c o n p u e s t a a c e r o a u t o m á t ic a a l d a r t e n s ió n .
378
SISTEM AS EL EC TR O N IC O S D IG ITA LES
El monoestable de la figura 6.78 se activa con el nivel uno de la variable de
entrada S. Se obtiene un monoestable activo con el nivel cero sin más que añadir
un inversor, tal com o se muestra en la figura 6.83*?, El diagrama de bloques se re­
presenta en la figura 6.83 b, idéntica a la figura 6.81, a excepción de la entrada que
tiene un círculo que indica que es activa con el nivel cero. En la figura 6.84 se re­
presenta el diagrama de secuencia de las señales S de entrada y Q de salida.
Los monoestables estudiados hasta ahora poseen una única variable de entra­
da. Pero, en ocasiones se desea generar un impulso si varias variables binarias pre-
fo !
L T L
C ext
R ext / C « x t
P cero Í R e s e t l
R
fbl
F i g u r a 6 . 8 3 . — M o n o e stab le activ ad o m ediante el nivel cero de la e n tra d a : a ) E sq u em a de! circuito;
b) S ím bolo lógico n o rm aliz ad o .
i
Q
F i g u r a 6 . 8 4 . — D ia g r a m a d e e v o l u c ió n t e m p o r a l d e la s s e ñ a le s d e l m o n o e s t a b l e d e la f ig u r a 6 .8 3 .
379
SISTEM AS SECU EN CIALES
+v
R
^
- — c = h -r-a -
CIR C U ITO
M O N O ESTA BLE
C O M B IN A C IO N A L
(a)
F i g u r a 6 .8 5 .— M o n o estab le con circu ito com binaciona! a la e n tra d a : a ) E squem a con sím bolos lógicos
no n o rm aliz ad o s; b ) S ím bolo lógico n o rm aliz ad o .
P. Cero {Reset)
(a)
R■
Cext
LTL
R «x t/ C ex t
&
P
Cero { R e s e t i
R
Ib)
F i g u r a 6 , 8 6 . — E j e m p lo d e m o n o e s t a b l e c o n c ir c u it o c o m b in a c i o n a l a la e n t r a d a : a) S ím b o lo ló g i c o n o
n o r m a liz a d o ; b) S ím b o lo ló g i c o n o r m a liz a d o .
380
SISTEM AS EL EC TR O N IC O S D IG ITA LES
sentan una determinada combinación. Por ello, la práctica totalidad de los bloques
funcionales integrados en las diversas tecnologías presentan un diagrama de blo­
ques com o el representado en la figura 6.85. En la figura 6.86 se representa un
caso particular en el que el circuito combinacional realiza la siguiente función de
las variables de entrada A¡, A 2, B¡ y B2:
E = (A , + A ^ B .B ,
El m odo de operación del circuito se puede representar mediante una tabla de
verdad como la de la tabla 6.14. La primera línea indica que la salida Q se mantie­
ne a nivel cero si la entrada de puesta a cero (P. Cero) se encuentra a nivel cero.
P. Cero
Ai
A 2
0
X
1
1
1
B,
b2
Q
X
X
X
0
1
1
X
X
0
1
X
X
0
X
0
1
1
X
X
0
0
X
1
0
_TL
]
1
X
_r
“LT
1
0
X
i
_r
J~L
“LT
1
X
X
0
_r
i
_TL
~LT
1
0
i
_r
_TL
“LT
1
1
“L
i
i
_TL
“LT
1
“L
1
i
i
_TL
“LT
1
7L
"L
i
i
_TL
“LT
Q
T a b l a 6 .1 4
Las tres líneas siguientes indican que, aunque la entrada de puesta a cero se en­
cuentre en nivel uno, la salida O se mantiene a nivel cero si la salida de la puerta Y
se encuentra en ese estado, lo cual sucede si
A ,- 1 (línea 2), o si B¡ = 0 (lí­
nea 3) o si B2= 0 (línea 4). Las restantes líneas indican las condiciones de dispa­
ro del biestable. La quinta línea, por ejemplo, indica que si no existe puesta a cero
(P. Cero = l), y además B¡= 1 y A , = 0, se produce un impulso a la salida al
cambiar B¡ de cero a uno.
Otra de las ventajas que presenta el circuito combinacional es la de permitir
que el monoestable se pueda activar con niveles cero o uno, com o el lector puede
comprobar en la tabla 6.14.
Los circuitos monoestables que se acaban de estudiar presentan la característica
de que si durante el intervalo I se aplica un nuevo impulso a la entrada E, el circui­
to lo ignora. En la figura 6.87 se representa de forma gráfica lo que se acaba de
exponer. Los monoestables que se comportan de esta manera reciben la denomina­
ción de no redisparables (non retriggerable). Si el lector analiza el comportamiento
del circuito de la figura 6.80, comprobará, en efecto, que una vez que se aplica
SISTEM AS SECU EN CIALES
381
’E
F i g u r a 6 . 8 7 . — D ia g r a m a d e e v o l u c ió n te m p o r a l d e la s s e ñ a le s d e u n m o n o e s t a b l e n o r e d is p a r a b le ( n o n
r e tr ig g e r a b le ).
un impulso a la entrada S de 1V1, baja al nivel cero la salida Q y se inicia la
carga del condensador C. Mientras dura el impulso de salida en Q, la aplicación
de un nuevo impulso en S no tiene efecto alguno.
Es posible la realización del monoestable de tal manera que cada impulso apli­
cado a la entrada descargue el condensador C y haga que se inicie de nuevo la temporización. El monoestable actúa de acuerdo con el diagrama de la figura 6.88,
en el que se observa que la aplicación de un nuevo impulso a la entrada E durante
la temporización hace que el impulso en la salida Q se prolongue un tiempo t. Es­
tos monoestables reciben el nombre de redisparables (retriggerable).
En la figura 6.89 se representa un circuito monoestable redisparable. Cada vez
que se aplica un impulso a la entrada S, el monoestable no realimentado, formado
por las puertas N3 a N 6, genera un impulso de corta duración que pone a nivel
cero el punto P y produce la descarga del condensador C. Al mismo tiempo se
pone a cero la salida Q y se inicia de nuevo la carga del condensador C, com en­
zando un nuevo intervalo de temporización. El diodo D es necesario si la puerta
N6 posee una carga activa (pull-up) y tiene com o misión evitar que C se cargue
rápidamente cuando la salida de N6 pasa al nivel uno. En el caso de que N6 sea
de colector abierto, D resulta superfluo.
Es conveniente resaltar que si el nivel de la entrada permanece activo una vez
finalizado el intervalo de temporización, la salida del monoestable redisparable
F i g u r a 6 . 8 8 . — D ia g r a m a d e e v o l u c ió n te m p o r a l d e la s s e ñ a le s d e u n m o n o e s t a b l e r e d is p a r a b le (r e tr ig ­
g e r a b le ) .
3 82
SISTEM AS ELECTRO N ICO S D IG ITA LES
F i g u r a 6 . 8 9 . — E s q u e m a d e u n m o n o e s t a b l e r e d is p a r a b le .
baja a nivel cero y no vuelve al nivel uno hasta que la entrada se desactive y se
vuelva a activar de nuevo. Este modo de operación es idéntico al de los m onoesta­
bles no redisparables.
En la figura 6.90 se representa el diagrama de bloques de un monoestable redis­
parable. El símbolo no normalizado se distingue del correspondiente del monoesta­
ble no redisparable en que en su interior se coloca la denominación «monoestable
redisparable». El símbolo normalizado se diferencia en que el número 1 no figura
en la parte superior al lado del impulso.
Cext
n
Rext / Cext
&
M O N O ESTA BLE
R E D IS P A R A B L E
---------O------P C ero ( C le a r )
P. Cero ( C le a r)
(a)
R
(b)
F i g u r a 6 . 9 0 . — E j e m p lo d e d ia g r a m a d e b lo q u e s d e u n m o n o e s t a b l e r e d is p a r a b le c o n c ir c u it o c o m b in a c i o n a l d e e n tr a d a : a ) S ím b o lo ló g i c o n o n o r m a liz a d o ; b ) S ím b o l o ló g i c o n o r m a liz a d o .
SISTEM AS SECU EN CIALES
383
6 .2 .4 .2 .2
Tem porizadores analógieo-digitales. Los monoestables estudiados
en el apartado anterior constituidos por puertas lógicas realimentadas mediante un
circuito resistencia-condensador no permiten lograr, en algunas tecnologías, temporizaciones superiores a algunos cientos de milisegundos, debido a la relativamen­
te baja impedancia de las puertas lógicas (por ejemplo, en tecnología TTL). Com­
binando un comparador analógico con un biestable activado por flancos o por
niveles se pueden realizar temporizaciones de varios minutos. Encadenando varios
temporizadores o combinando un temporizador con un contador se pueden lograr
temporizadores de varias horas.
Señal
de disparo (trig g er)
(a )
T
F ig u r a
6 .9 1 .— E squem a básico de un te m p o riz ad o r anaiógico-d igifal y diag ram a de evolución tem p o ­
ral de sus señales.
384
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
El comparador es un circuito analógico con dos entradas y una salida, que po­
see una elevada impedancia de entrada. La salida puede encontrarse solamente en
dos estados diferenciados, según cuál de las entradas tenga un nivel de tensión su­
perior a la otra. Para un estudio más detallado de los comparadores analógicos
se remite el lector a la bibliografía [WAIT 85] [TAUB 80],
En la figura 6.91# se representa el esquema básico de un temporizador analógi­
co form ado, esencialmente, por un comparador analógico y un biestable activado
por niveles (en este caso el nivel uno).
En la figura 6.916 se describe gráficamente la forma de operación de este cir­
cuito. Inicialmente Q se encuentra al nivel de cero voltios y Q al nivel de + V
voltios y el condensador C está cortocircuitado por el transistor T. Cuando se
aplica un impulso a la entrada T del biestable, su salida Q pasa a nivel alto y la
Q a bajo, con lo cual el transistor T se corta. Se inicia así la carga del condensador
C a través de R A hasta que Vc iguala la tensión de referencia. En este instante la
salida Qc del comparador pasa a nivel alto y pone de nuevo a nivel bajo la salida
Q del biestable y a nivel alto la salida Q.
La tensión de referencia
se puede obtener a partir de + Vcc mediante un
divisor resistivo (fig. 6.92). El biestable utilizado puede ser de activación por nive­
les (apartado 6.2.2.2) o mediante cambios de nivel (apartado 6.2.3.3).
Para poder asegurar que no se produce un impulso a la salida del temporizador
al darle la tensión de alimentación es conveniente dotar al biestable con una entra­
da de puesta a cero activa mediante un cierto nivel lógico. Esta entrada suele reci­
bir el nombre de puesta en estado inicial. En la figura 6.92 se representa un tem po­
rizador analógico-digital con entrada de puesta en estado inicial activa con nivel
cero (P. Inicial).
d isp a ro (Irig g e r)
F i g u r a 6 . 9 2 . — D ia g r a m a d e b lo q u e s d e u n t e m p o r i z a d o r a n a ló g ic o - d i g it a l a c t iv a d o p o r f la n c o s d e s u ­
b id a q u e p o s e e u n a e n tr a d a d e p u e s t a e n e s t a d o in ic ia l.
SISTEM AS SECU EN CIALES
385
+ Vcc
Ra
c
—
" -1
TEM PO R IZA D O R
Señal
de
d isparo (trig g e r)
->
A N A LO G IC O
D IG IT A L
R In ic ia l
F i g u r a 6 . 9 3 . — D ia g r a m a d e b lo q u e s d e l ( e m p o r iz a d o r a n a ló g ic o - d ig lla l d e la f ig u r a 6 .9 2 .
Si el biestable utilizado es de activación por niveles, el impulso aplicado en la
entrada de disparo T ha de ser de menor duración que el impulso generado en la
salida Q porque, en caso contrario, ésta no bajaría a nivel cero al finalizar el inter­
valo de temporización. Para lograr un funcionamiento independiente de la dura­
ción del impulso de disparo se puede utilizar un biestable activado por flancos. El
de la figura 6.92 se supone activo con flancos de subida (lo cual se indica mediante
el símbolo > colocado en la entrada correspondiente.
Si todos los componentes del circuito de la figura 6.92, a excepción de R A y
C, se colocan en un único circuito integrado, se puede representar aquél mediante
el diagrama de bloques de la figura 6.93.
Utilizando com o bloque básico el temporizador que se acaba de analizar es po­
sible realizar circuitos complejos que constituyen bloques multifuncionales, que
permiten realizar temporizadores y generadores de impulsos. Dichos circuitos se
estudian en el apartado 6 .2 .4 .3 .2 . En el apéndice 2 se describen diversos circuitos
prácticos, desarrollados por varios fabricantes de acuerdo con la teoría expuesta
en este apartado y en el 6.2.4.3.2.
6 .2 .4 .3
G eneradores de impulsos. Los generadores de impulsos u osciladores
de onda cuadrada son circuitos electrónicos que carecen, en general, de señales de
entrada y generan a su salida una onda cuadrada de una determinada frecuencia.
Los generadores de impulsos se pueden realizar mediante puertas adecuada­
mente realimentadas, constituyendo circuitos que reciben el nombre de astables.
También es posible realizar generadores de impulsos mediante temporizadores analógico-digitales. En sucesivos apartados se estudiarán los diferentes circuitos.
6 .2 .4 .3 .1 Circuitos e stab les. Son generadores de impulsos formados por puer­
tas lógicas adecuadamente realimentadas. Constituyen sistemas secuenciales que no
poseen ningún estado estable.
386
SISTEM AS ELECTRO N ICO S D IG IT A L ES
En la figura 6.94 se representa el esquema más sencillo de un oscilador astable
constituido por tres inversores conectados en serie de tal manera que la salida del
tercero está unida a la entrada del primero. La conexión en serie de un número
impar de inversores constituye un generador de impulsos.
F ig u r a 6 . 9 4 . — G e n e r a d o r d e im p u ls o s r e a liz a d o c o n tr e s in v e r s o r e s .
La duración del intervalo durante el cual la salida del generador de impulsos
de la figura 6.94 permanece en nivel cero o uno es igual a tres veces el tiempo
de propagación tpd de cada puerta y, por tanto, la frecuencia de oscilación es
1/6 tp d..
Pero tal com o se estudió en el apartado 5.2, el tiempo de propagación de una
puerta no es el mismo para los cambios de cero a uno que para los de uno a cero
en su entrada y, por otra parte, ambos parámetros pueden variar de una puerta
a otra dentro de unos márgenes definidos por el fabricante. De lo expuesto se de­
duce que el diseñador no puede decidir la frecuencia exacta de oscilación y que
de acuerdo con el valor de los tiempos de propagación, aquélla varía aleatoriamen­
te entre dos valores extremos.
El inconveniente al que se acaba de hacer referencia ha impulsado el desarro­
llo de circuitos con puertas realimentadas a través de redes resistencia-con­
densador o cristales de cuarzo, que permiten al diseñador seleccionar la frecuen­
cia exacta de oscilación. Existen varias alternativas de las que se analizarán las
más utilizadas.
En la figura 6.95 se representa el esquema de un generador de impulsos obteni­
do a partir del monoestable de la figura 6.88.
Para transformar el circuito de la figura 6.88 en el de la figura 6.95 se ha elimi­
nado la entrada S y se ha unido la salida Q con la entrada de la puerta N I a través
de una red R C idéntica a la que enlaza la salida Q y la entrada de N2.
Supóngase que inicialmente Q se encuentra a nivel alto y Q a nivel bajo. En
ese m om ento se inicia la carga de C, y la tensión en el punto B comienza a ele­
varse. En el instante en que su valor rebasa el nivel correspondiente al uno lógico
(lógica positiva), la salida de N I conmuta al nivel cero lógico y el punto A pasa
a dicho nivel, lo cual conmuta Q al nivel uno. En ese instante se inicia la carga
de C2 y cuando el punto A alcanza el nivel lógico uno, Q vuelve a nivel cero y
Q al uno. El ciclo descrito se repite indefinidamente. Los diodos D, y D 2 en pa­
ralelo con R ] y R 2 impiden que la tensión en A y B alcance un valor igual a dos ve­
ces la tensión + V. En la figura 6.96 se representa el diagrama de secuencia en
el tiempo de las señales en los terminales Q y Q y los puntos A y B.
SISTEM AS SECU EN CIALES
F ig u ra
387
6 . 9 5 . — G e n e r a d o r d e im p u ls o s r e a liz a d o m e d ia n t e d o s in v e r s o r e s r e a lim e n t a d o s a tr a v é s d e
u n a red R C .
F i g u r a 6 . 9 6 . — D ia g r a m a d e e v o l u c ió n te m p o r a l d e la s s e ñ a le s d e l g e n e r a d o r d e im p u ls o s d e la fig u r a
6.95.
388
SISTEM AS EL ECTRO N ICO S D IG ITA LES
El lector entenderá fácilmente que en el instante de dar tensión es posible que
las dos salidas Q y Q se queden ambas en nivel cero, debido a que C, y C2 se
carguen a la misma velocidad. Una de las formas de evitarlo es que las resistencias
R t y R 2 posean valores diferentes, lo cual presenta el inconveniente de que la
señal obtenida a la salida del generador no constituye una onda cuadrada porque
no permanece en nivel cero y uno el mismo intervalo de tiempo.
Otra forma de realizar un generador de impulsos es mediante la conexión de
dos monoestables de tal manera que la finalización del im pulso de uno de ellos
provoque el inicio del impulso del otro y viceversa.
En la figura 6.97 a se representa el esquema del circuito obtenido con dos m o­
noestables activos con el nivel uno que pueden ser redisparables o no redisparables. La salida Q¡ del primer monoestable se conecta a la entrada E 2 del segundo
y la salida Q2 de éste a la entrada £j del primero. Supóngase que inicialmente
el primer monoestable no está generando un impulso y que, por tanto, su sa­
lida Qt se encuentra a nivel cero, y su salida <2, en nivel uno. En ese instante
E2 se encuentra en nivel uno y se produce la subida de Q2 a nivel uno y la ba­
jada.de Q2 a nivel cero durante un intervalo /2 fijado por R 2 y C2. Transcurrido
el tiempo t2, Q2 vuelve a nivel cero y Q2 al nivel uno y, por tanto, £ j conmuta
al nivel uno y se inicia la generación de un impulso en la salida Q¡, cuya dura­
ción 11 depende de R¡ y Cj.
¡a)
F i g u r a 6 . 9 7 . — G e n e r a d o r d e im p u ls o s r e a liz a d o m e d ia n t e d o s m o n o e s t a b l e s c o n e c t a d o s e n s erie:
a) E s q u e m a r e a liz a d o c o n s ím b o lo s n o r m a liz a d o s ; 6 ) D ia g r a m a d e e v o l u c ió n t e m p o r a l d e s u s s e ñ a le s .
SISTEM AS SECU EN CIA LES
389
En la figura 6.91b se representa el diagrama de secuencia de la señal obtenida
a las salidas Q x y Q2 de ambos m onoestables, cualquiera de las cuales puede ser
considerada la salida del generador de impulsos. Haciendo R x igual a R2 y C,
igual a C2 se tiene t¡ igual a í2 y el circuito genera una onda cuadrada.
Si se utiliza un monoestable que posea un circuito combinacional a la entrada
existen diversas posibilidades de conexión. Analícese com o ejemplo un m onoesta­
ble com o el representado en la figura 6.98.
En la figura 6.99 se representa el esquema obtenido conectando Q, a A 2 y
Q2 a A ,. En la figura 6.100 se muestra otra alternativa obtenida uniendo Q¡ a
B2 y 0 2 a
En la figura 6.101í7 se representa el esquema de otro generador de impulsos rea­
lizado con monoestables que pueden ser no redisparables o redisparables. El pri­
mer monoestable constituye un oscilador y genera una señal cuya permanencia en
nivel uno depende de R¡ y C¡, mientras que en nivel cero permanece un intervalo
de tiempo muy pequeño igual al que tarda el monoestable en volver a dispararse
(fig. 6.1016). Para obtener una onda cuadrada se conecta un segundo monoestable
al primero con unos valores de R¡ y C2 tales que su producto sea aproximada­
mente la mitad de R¡ Cj. Se obtiene así en Q2 una señal que permanece el mismo
Cext
R
y
_ n
Q
c
Rext /Cext
&
A --------------- C
-------Q
8 --------------R Ce ro ( C íe a r )
D
R
F i g u r a 6 . 9 8 . — S ím b o lo ló g i c o n o r m a liz a d o d e u n m o n o e s t a b le c o n c ir c u it o c o m b in a c io n a l d e e n tr a d a .
i t+vi
F i g u r a 6 . 9 9 , — V a r ia n t e d e g e n e r a d o r d e im p u ls o s r e a liz a d o m e d ia n t e la c o n e x ió n en s e r ie d e d o s m o ­
n o e s t a b le s id é n t ic o s a l d e la f ig u r a 6 .9 8 .
390
SISTEM AS ELECTR O N IC O S D IG ITA LES
.
-TL
^ext
Rext
&
Q2
R
F ig u r a 6 .1 0 0 .— V a r ia n te d e g e n e r a d o r d e im p u ls o s r e a liz a d o m e d ia n t e la c o n e x i ó n e n s e r ie d e d o s m o n o e s t a b le s id é n t ic o s a l d e la f ig u r a 6 .9 8 .
Cext
Rl
TL CJUL
1
Qi
+v
R« x t / C * x t
R2
SC2
C« xt
_TL
Q2
Rcxt / C e x l
&
&
a,
a2
R
K +V)
(ai
F i g u r a 6 . 1 0 1 .— G e n e r a d o r d e im p u ls o s r e a liz a d o c o n d o s m o n o e s t a b le s : a) E s q u e m a d e l c ir c u it o c o n
s ím b o lo s l ó g i c o s n o r m a liz a d o s ; b ) D ia g r a m a d e e v o l u c ió n t e m p o r a l d e s u s s e ñ a le s .
SISTEM AS SECU EN CIA LES
F ig u ra
391
6 .1 0 2 .— G en erad o r d e im pulsos realizado m ed ian te un inversor co n hisféresis (Schm itt trigger):
a) E sq uem a del circuito; b) D iagram a de evolución tem p o ral de sus señales.
tiempo en nivel cero que en uno y que constituye, por tanto, una onda cuadrada
(fig. 6.1016).
En la figura 6,102í? se representa el esquema de un oscilador realizado mediante
una puerta lógica inversora con histéresis (circuito disparador Schmitt). Las puer­
tas lógicas inversoras normales estudiadas en el capítulo 5 (apartado 5.2) poseen
una curva de transferencia com o la de la figura 5.1 de tal manera que tanto cuan­
do Ve se eleva com o cuando disminuye, la tensión de salida Vs pasa por los mis­
mos valores para cada uno de los valores de Ve. Mediante la adecuada configura­
ción circuital [MILL 84] es posible realizar una puerta lógica con una curva de
transferencia com o la representada en la figura 6.103.
En la figura 6.1026 se representa el diqgrama de la evolución en el tiempo de
las señales a la entrada y a la salida del circuito inversor con histéresis. Suponga­
mos que inicialmente el condensador C está descargado y que la tensión en sus
bornes es igual o inferior a Vul; de acuerdo con la curva de transferencia de la fi­
gura 6.103, la salida Q del inversor con histéresis será aproximadamente igual a
F i g u r a 6 . 1 0 3 . — C u r v a d e t r a n s f e r e n c ia d e u n in v e r s o r c o n h is té r e s is .
392
SISTEM AS EL EC TR O N IC O S D IG ITA LES
+ V, y se inicia la carga del condensador C a través de la resistencia R. En el ins­
tante en que la tensión en bornes del condensador alcanza el valor Kz, se produ­
ce la conm utación de la salida Q al nivel aproximadamente igual a cero.
En ese instante se inicia la descarga de C a través de R hasta que la tensión
en sus bornes alcance el nivel Kul, instante en el que la salida Q vuelve al nivel
uno, com enzando de nuevo el ciclo.
La figura 6.104 representa el esquema general de un circuito oscilador consti­
tuido por un amplificador realimentado a través de un circuito pasivo. Si el ampli­
ficador es lineal, a su salida se tendrá una onda senoidal cuya frecuencia será aque­
lla a la que el desfase total sea nulo. Para que se produzca la oscilación es
necesario además que la ganancia global del bucle a esa frecuencia sea igual a la
unidad.
F i g u r a 6 . 1 0 4 . — E s q u e m a g e n e r a l d e u n o s c il a d o r r e a liz a d o c o n u n a m p lif i c a d o r r e a lim e n t a d o
Si el amplificador es no lineal y está constituido por una o más puertas lógicas,
el oscilador generará una onda cuadrada. El circuito de realimentación puede estar
constituido por una red R C o incluir además un cristal de cuarzo. En este último
caso se logra un generador de onda cuadrada de gran estabilidad en su frecuencia
de oscilación.
En la figura 6.105 se representa el esquema de un generador de onda cuadrada
realizado mediante dos puertas inversoras y una red R C , típico en tecnología
CMOS [NATI 84ff],
Supóngase que inicialmente la salida Q se encuentra a nivel cero y el con­
densador C descargado. El punto A está a nivel cero y, por tanto, el punto B
a nivel uno (+ Kt.(). Se inicia en ese instante la carga del condensador C y la ten­
sión en el punto A comienza a crecer exponencialmente; en ei instante en que la
tensión en el punto A alcanza el nivel del umbral del uno lógico, la salida B del
primer inversor conmuta al nivel cero y la salida Q del segundo inversor a uno
( + Vn). Esto hace que la tensión del punto A se eleve hasta + Vn. y que se inicie
seguidamente la descarga de C a través de R. En el m om ento en que el nivel de
tensión disminuya por debajo del nivel de cero lógico, B vuelve al nivel uno, Q
al cero y se inicia un nuevo ciclo de oscilación. La iimitación de la tensión en el
SISTEM AS SECU EN CIA LES
393
(b)
F ig u ra
6.1 0 5 .— G en erad o r de im pulsos realizad o con dos inversores realim en tad o s m ediante u n a red
R C : a ) E sq u em a del circu ito ; b ) D iag ram a de evolución tem poral de sus señales.
punto A entre + V„ y 0 se logra gracias a los diodos de protección conectados a
la entrada de las puertas de tecnología CMOS [M AND 886].
En la figura 6.106 se representa un generador de onda cuadrada con realimen­
tación a través de un circuito R C y un cristal de cuarzo, típico en tecnología
F ig u ra
6 .1 0 6 .— G e n e ra d o r de im p u lso s realizado con un in v erso r realim en tad o m ediante un a red R C
y un cristal de cu arzo (tecnología C M O S ).
SISTEM AS ELECTR O N IC O S DIGITALES
394
R1
R1
1
1
r
i
F ig u r a
6.107.—Generador de impulsos realizado con dos inversores realim entados m ediante resisten­
cias y un cristal de cuarzo (tecnología TTL),
CMOS. En la figura 6.107 se representa otro circuito generador de impulsos utili­
zado en tecnología TTL similar al de la figura 6.105. Para un estudio más detalla­
do de estos circuitos se remite al lector a la bibliografía [NATI 846] [TOCC 77].
6 .2 .4 .3 .2
G eneradores de impulsos con tem porizadores analógico-digitales. En el apartado 6.2.4 .2 .2 se estudiaron los temporizadores analógico-digitales.
La conexión de dos temporizadores analógico-digitales permite realizar un oscilador
en onda cuadrada. En la figura 6 .108a se representa el esquema correspondiente for­
mado por dos temporizadores analógico-digitales activados por flancos de bajada.
La salida del primero se conecta a la entrada de disparo del segundo y la salida
de éste a la entrada de disparo del primero. En la figura 6.1086 se representan las
formas de onda obtenidas.
Por otra parte, complicando ligeramente el esquema de las figuras 6.91 y
6.92 se obtiene un circuito multifuncional que puede actuar com o temporizador
o generador de impulsos ampliando así su cam po de aplicaciones. En la figura
6. 109í7 se representa el esquema básico que contiene dos comparadores en lugar
de uno solo. Las tensiones de referencia de am bos comparadores se obtienen a par­
tir de la tensión + Vcc por medio del divisor formado por tres resistencias de
idéntico valor R. El punto común de las dos resistencias superiores se une a la en­
trada inversora (—) del comparador A , cuya salida está conectada a la puesta a
uno del biestable y el punto común a las dos resistencias inferiores se une a la en­
trada no inversora ( + ) del comparador B, cuya salida está conectada a la puesta
a cero del biestable. La carga del condensador C se realiza a través de las resisten­
cias R a y R B cuando el transistor T está al corte. La descarga de C se realiza a
través de B b cuando el transistor T está saturado. La salida Qr del temporizador
se obtiene a partir de la salida Q del biestable a través de un amplificador inversor.
El biestable posee una puesta en estado inicial que cuando se encuentra en un nivel
activo pone a uno la salida Q del biestable y produce la descarga del condensador
C (en la figura 6.109 se supone que es activada con el nivel cero).
Se describe seguidamente el funcionam iento que se ilustra gráficamente en la
figura 6.1096.
395
SISTEM AS SECU EN CIALES
+VCC
l+ V c<
R2
C1
TEMPORIZADOR
ANALOGICO
TEM PO RIZA D O R
a,
A N A LO G IC O
DIGITAL
a2
D IG IT A L
P In ic ia l
!a)
(b)
F i g u r a 6 . 1 0 8 .— G e n e r a d o r d e im p u ls o s r e a liz a d o m e d ia n t e d o s t e m p o r iz a d o r e s a n a ló g ic o - d ig it a ie s c o ­
n e c t a d o s e n s e r ie : a) E s q u e m a d e l c ir c u ito ; b) D ia g r a m a d e e v o l u c ió n te m p o r a l d e s u s s e ñ a le s .
Supóngase que inicialmente se mantiene activada la puesta en estado inicial du­
rante un cierto tiempo. La salida Qr quedará en nivel cero (Q en nivel uno) y el
condensador C descargado. Al desaparecer dicha puesta en estado inicial, la salida
del comparador B, que se encuentra en nivel alto debido a que la entrada inversora
(—) es m enos positiva que la no inversora ( + ) , hace que la salida Q del biestable
pase a cero ( Qr se pone a nivel alto), y que se inicie la carga del condensador C.
Cuando la tensión en bornes del condensador Vc supera el valor de la tercera
parte de Vcc desaparece la puesta a cero del biestable porque la salida del compa­
rador B cambia de estado.
Cuando Vt. alcanza los dos tercios de Vtl. pasa a nivel alto la salida del com ­
parador A [su entrada no inversora ( + ) se hace más positiva que la inversora
(—)] y se realiza así la puesta a uno del biestable con lo cual la salida Q T del
396
SISTEM AS EL EC TR O N IC O S D IG ITA LES
(a)
6 . 1 0 9 . — G e n erad o r de im pulsos realizado m ediante un circu ito tem p o ral m uitifuncional
an aló g ico -d ig ital: a ) E sq u em a del circuito; b ) D iag ram a de evolución tem p o ral de sus señales.
F ig u ra
397
SISTEM AS SECU EN CIALES
■S a lid a
Se ñ a l
de d is p a r o
P. In ic ia l
S e ñ a l de
d isp a ro
(b)
F ig u r a
6 . 1 1 0 . — T e m p o r iz a d o r r e a liz a d o m e d ia n t e u n c ir c u it o t e m p o r a l m u lt if u n c io n a l a n a ló g ic o d ig ita l: a ) E s q u e m a d e l c ir c u it o ; b ) D ia g r a m a d e e v o l u c ió n t e m p o r a l d e s u s s e ñ a le s .
398
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
temporizador pasa a nivel cero y se inicia la descarga del condensador a través
de R B. Cuando V( disminuye por debajo de P(1./3, vuelve a pasar a nivel alto
la salida del comparador B, se pone a cero la salida Q del biestable y se inicia
un nuevo ciclo.
El circuito que se acaba de estudiar puede ser utilizado también com o m onoes­
table o temporizador. El esquema correspondiente se representa en la figura
6.11 Oí?. La entrada inversora (—) del comparador B se conecta a nivel alto
( + Vcc) a través de una resistencia R 2, y constituye la entrada de la señal de dis­
paro externa. La salida no inversora ( + ) del comparador A , se conecta al terminal
com ún de la resistencia R, y el condensador C.
En la figura 6.1106 se representa el cronograma de las señales del circuito. Se
supone que en primer lugar se activa la puesta en estado inicial (en este caso activa
con nivel bajo), que pone a uno la salida Q del biestable y provoca la descarga
del condensador C. La bajada a nivel cero de la señal de disparo hace que pase
a nivel alto la salida del comparador B, que genera una puesta a cero del biestable
y, por tanto, el paso a nivel uno de Q r. Se inicia de esta forma la carga del con­
densador hasta que su tensión alcanza los dos tercios de Vcc, instante en que pasa
a nivel uno la salida del comparador A, que provoca la puesta a uno del biestable
(Qr pasa a cero) y la vuelta al estado normal. El sistema permanece en dicho es­
tado mientras no se produce una nueva señal de disparo.
De lo expuesto se deduce que los elementos comunes a las figuras 6.109 y 6.110
constituyen un bloque funcional temporizador que puede ser convertido en un astable o en un m onoestable conectándolo a los elementos externos adecuados.
En la figura 6.111 se representa el citado bloque funcional en el que para tener
una adecuada versatilidad se conectan al exterior:
a) El colector del transistor T: Entrada de descarga (Discharge input).
b) El terminal inversor (—) del comparador B: Entrada de Disparo (Triggerinput).
c) El terminal no inversor ( + ) del comparador A: Entrada de umbral (Threshold input).
d) El termina! no inversor (—) del comparador A: Entrada de control (Control
voltage input).
Este bloque funcional ha sido realizado en un único circuito integrado m onolí­
tico bajo la denominación de 555. En el apéndice 1 se representa su diagrama
de bloques con indicación de los terminales y se analizan varios circuitos prác­
ticos.
6 .2 .4 .4
A p lica cio n e s de ios circuitos d ig ita le s te m p o ra le s . Los circuitos de
memoria temporal tienen com o principal aplicación la generación de impulsos de
duración programable cuando una o más variables lógicas alcanzan unos niveles
determinados. Para esta aplicación se pueden utilizar tanto monoestables redisparables com o no redisparables.
Pero la combinación de monoestables con otros elementos lógicos com o, por
ejem plo, puertas, biestables, etc., da lugar a circuitos con aplicaciones muy diver­
sas, de las que se analizan algunas a continuación.
SISTEM AS SECU EN CIALES
399
E. CONTROL o
E . U M B R A L (T H R E S H 0 1 D !
E . D IS P A R O o
E . D ESCA RG AO -
P In ic ia l
F Ig u r A 6 .1 1 1 .— B lo q u e m u ltifu n cio n a l te m p o riz a d o r a n a ló g ico -d ig ital.
F i g u r a 6 . 1 1 2 . — D e t e c l o r d e a u s e n c i a d e i m p u l s o s : a) E s q u e m a d e l c i r c u i t o ; b) D i a g r a m a d e e v o l u c i ó n
e n el t ie m p o d e s u s s e ñ a le s .
400
SISTEM AS ELECTR O N IC O S D IG ITA LES
En la figura 6.112¿7 se representa un circuito detector de ausencia de impulsos
que constituye una de las principales aplicaciones de los m onoestables redisparables. En la figura 6.112b se indica gráficamente la forma de funcionamiento.
Mientras la separación entre los impulsos aplicados a la entrada T sea inferior
al tiempo I seleccionado mediante la red RC, la salida Q del monoestable se man­
tendrá en nivel uno.
Este circuito constituye también un detector de frecuencia mínima. En efecto,
si a la entrada E del monoestable se aplica una secuencia de impulsos, la salida
Q permanecerá en nivel uno si la frecuencia no disminuye por debajo de un cierto
valor correspondiente a una separación entre impulsos que sea superior al tiempo
t correspondiente a la red RC.
Otra aplicación típica de los m onoestables es la conversión de la posición de
un potenciómetro en la duración de un impulso, constituyendo un convertidor
analógico-temporal. La duración del impulso se puede medir mediante un proce­
sador digital que almacenará de esta forma, en una posición de su memoria, una
com binación binaria cuyo valor es equivalente a la posición del potenciómetro.
En la figura 6.113 se representa el esquema que consiste en un monoestable redisparable o no redisparable cuya resistencia R ha sido sustituida por un potencióm e­
tro P.
F Ig u r A 6 .1 1 3 .— C ir c u it o co n v e rtid o r de la p o sició n de un po ten ció m etro en la d u ra c ió n de un im ­
pu lso .
En la figura 6.114a se representa un circuito que detecta la anchura de los
impulsos de entrada y sólo permite la aparición a su salida de un impulso cuando
aquél rebasa un cierto valor. En la figura 6.1146 se representa el diagrama de
la evolución en el tiempo de las señales del circuito. La salida / es el producto
lógico de la entrada £ y la salida Q del monoestable y solamente alcanza el nivel
uno si la duración del impulso aplicado a £ es superior a la duración del impulso
que aparece a la salida del monoestable programado mediante la red RC. Los dos
inversores N 1 y N2 tienen corno misión evitar que el retraso en la conmutación
de! monoestable produzca un impulso de pequeña duración a la salida / cuando
£ pasa de cero a uno.
Los temporizadores analógico-digitales tienen aplicaciones idénticas a los m o­
noestables, pero su característica de permitir la generación de impulsos de gran du­
ración les hace especialmente útiles para la realización de temporizadores en apli­
caciones industriales.
SISTEM AS SECU EN CIALES
401
(a)
Ib)
F i g u r a 6 . 1 1 4 . — C ir c u it o detector de a n c h u ra de im p u lso s: o) E s q u e m a dei c irc u ito ;
e v o lu c ió n tem p o ral de sus señales.
b) D ia g ra m a de
En la figura 6.115 se representa una aplicación típica que combina un genera­
dor de impulsos realizado con un temporizador analógico-digital, un contador y
un biestable. La señal de disparo pone a uno el biestable, eliminando de esta for­
ma la puesta a cero del generador de impulsos y la inhibición del contador. A par­
tir de ese instante el contador realiza el contaje de los impulsos del generador hasta
alcanzar la máxima capacidad, lo cual viene indicado por la subida a uno de la
salida Q del contador. Esta variable permanece en estado uno durante un ciclo del
generador de impulsos, y su vuelta al estado cero hace que el biestable retorne a
su estado inicial, quedando nuevamente puesto a cero el generador de impulsos
e inhibido el contador hasta que se produzca una nueva señal de disparo.
El circuito de la figura 6.115 ha sido realizado en circuito integrado por diversos
fabricantes [INTER 81] [MAXI 85].
402
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
Señal
d isp a ro
d«_
G1
CTR
>1C
<1 > R
!G
_TLT L
S a lid a d d
* tem pof iza d o f
F I g u r A 6 .1 1 5 .— T e m p o riz a d o r re aliza d o con un g en erad o r de im p u lso s y un c o n ta d o r.
6.3
6.3.1
SISTEMAS SECUENCIALES SINCRO NOS
Introducción
En apartados anteriores se han estudiado los sistemas secuenciales en los que las
variables de entrada y las variables de estado interno actúan directamente sobre el
sistema, dando lugar a un estado de salida y un nuevo estado interno. En estos siste­
mas es necesario evitar las transiciones no adyacentes de las variables de estado in­
terno y las variables de salida.
Los sistemas secuenciales síncronos son aquellos en los que las variables de
estado interno o las variables de entrada no actúan directamente sobre el sistema,
sino que lo hacen en los instantes en que éste recibe impulsos procedentes de un
generador.
Los impulsos del generador pueden actuar de dos maneras:
a) Por niveles, cuando permiten que las variables de entrada actúen sobre el
sistema en el instante en que adoptan un determinado nivel activo que puede ser el
cero o el uno lógicos.
b) Por flancos, cuando dicha acción se produce en el instante en que cambian
de nivel. El cambio de nivel o flanco activo puede ser el de subida (cambio de cero
a uno) o el de bajada (cambio de uno a cero).
En sucesivos apartados, se comprueba que los sistemas secuenciales síncronos
realimentados, cuya estructura responde al esquema de la figura 6.6 que se repite
en la figura 6.116, utilizan células básicas o biestables activados por flancos. Los
sistemas secuenciales síncronos activados por niveles se utilizan exclusivamente para
la memorización de inform ación binaria.
En los sistemas secuenciales síncronos activados por flancos no existe el proble­
ma de las transiciones críticas siempre y cuando el tiempo que transcurra entre dos
flancos activos sea superior al tiempo máximo de propagación del sistema combina­
cional (fig. 6.116).
S IST E M A S S E C U E N C IA L E S
403
Se iniciará el estudio de los sistemas secuenciales síncronos por el de los Inesta­
bles síncronos o células binarias elementales síncronas. Se comprobará que su com ­
plejidad es superior a la de los biestables asincronos activados por niveles, en parti­
cular el R-S, La aparición de los biestables síncronos en circuito integrado
representó un gran avance para el diseño y realización de los sistemas secuenciales
síncronos.
F I g u r A 6 .1 1 6 .— D ia g r a m a de b lo q u e s de u n sistem a se cu e n cia l sín cro n o
A continuación se estudiarán los sistemas secuenciales síncronos de control, su
constitución y forma de funcionamiento, y se observará que existen numerosos siste­
mas secuenciales síncronos que pueden ser utilizados com o bloques básicos para la
construcción de los demás.
Por ello reciben el nombre de bloques funcionales síncronos y han sido desarro­
llados en circuito integrado.
Seguidamente se elaborará una teoría general de los bloques funcionales síncro­
nos, a cuya luz se analizarán los distintos casos particulares que han sido realizados
en circuito integrado y se estudiarán los m étodos de síntesis de sistemas secuenciales
con ellos.
Finalmente se analizarán las aplicaciones de los sistemas secuenciales síncronos
de control que se dividen en dos grandes clases:
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
404
a) Los sistemas secuenciales síncronos de control que reciben señales binarias exter­
nas y evolucionan entre estados internos en función del estado o cambios de esta­
do de aquéllas. Estos sistemas se comportan igual que los sistemas secuenciales
asincronos con la ventaja de que superan los inconvenientes de éstos y reciben
el nombre de controladores lógicos. A su estudio se dedica el apartado 6.3.5.6.3.
b) Los sistemas secuenciales síncronos de control que se utilizan conjuntamente con
una unidad aritmética com o las estudiadas en el capítulo 4. El sistema así obteni­
do recibe el nombre de procesador digital secuencial. La trascendencia de los pro­
cesadores digitales secuenciales que, gracias al progreso de las técnicas de integra­
ción, están revolucionando la electrónica aplicada, ha hecho que a ellos se les
dedique el capítulo 8.
6 .3 .2 Biestables sincronizados
En el apartado 6 .2 .2 .2 se han estudiado los biestables no sincronizados o asin­
cronos activados por niveles en los que las entradas controlan directamente su es­
tado.
Los biestables sincronizados, cuyo diagrama de bloques se representa en la figu­
ra 6.117, poseen una entrada de impulsos de sincronización o de disparo (7 ) (trigger)
y una o más entradas de inform ación, cuyo estado lógico actúa sobre el biestable
solamente cuando lo permite aquélla. La variable de salida del biestable recibe la
denominación Q. A esta variable se la suele llamar salida directa. Normalmente
se dispone también de su inversa que recibe el nombre de salida inversa y se desig­
na Q.
E n tra d a s
de
Inform ación
E n tra d a
de
----S in c ro n iza c ió n
B ie s ta b le
S incro ni zado
F Ig u r A 6 . 1 1 7 .— B ie sta b le s in c ro n iz a d o .
Según la forma en que la entrada de sincronización controla la actuación de
las entradas de información, los biestables sincronizados son de dos tipos dife­
rentes:
a) Biestables sincronizados por niveles. La entrada T permite que las entradas de
información actúen sobre el estado del biestable durante todo el tiempo que se
encuentra en un determinado nivel que se denomina activo.
b) Biestables sincronizados por cambios de nivel (flancos). El estado de las entradas
de información actúa sobre el biestable en el instante en que se produce un flanco
activo en la entrada T.
405
SISTEM AS SECU EN CIA LES
Entradas
de ___
infor mación
Entrada
de —
sincronización
Q
in f o r m a c ió n
E n tra d a
Ca
s in c r o n iz a c ió n
a !
Ca
b!
F i g u r a 6 .1 1 8 ,— Sím bolo lógico norm alizado de los biestables sincronizados por niveles: a) Nivel uno;
b) Nivel cero.
La representación gráfica de los biestables sincronizados también se ha norma­
lizado. La entrada de sincronización recibe el apelativo de C (control) seguido de
un número decimal a y a las entradas de información se les asigna ese mismo nú­
mero a.
Cuando la entrada C actúa por nivel no se le añade ningún otro indicativo, a
excepción de un círculo si es activa con el nivel cero. En la figura 6.118 se represen­
tan los símbolos lógicos normalizados de sendos biestables sincronizados mediante
niveles uno (fig. 6.118óf) y cero (fig. 6.1186) lógicos.
En el caso de que la entrada C actúe por flancos se le añade un triángulo isósceles.
En la figura 6.119 se representan los sím bolos lógicos normalizados de los biestables
sincronizados activados por flancos de subida (fig. 6.119(7) y por flancos de bajada
(fig. 6.1196).
a )
b)
F i g u r a 6 .1 1 9 .— Sím bolo lógico norm alizado de los biestables sincronizados por flancos: á) Flanco de
subida; b ) Flanco de bajada.
Existen varias formas de realizar los biestables sincronizados y, en particular, los
activados por flancos. En la tabla 6.15 se representa una clasificación de los princi­
pales biestables sincronizados que se estudian en apartados sucesivos.
El diseño de estos biestables se puede realizar por los métodos indicados en el
apartado 6.2.2.1 o bien mediante biestables no sincronizados activados por niveles,
en particular el tipo R-S.
La complejidad de los biestables sincronizados, en especial de los activados por
flancos, es relativamente elevada y su realización mediante componentes discretos
implica la utilización de gran cantidad de éstos. Por esto, en la práctica, la utiliza­
ción de los biestables sincronizados se desarrolló con la aparición de los circuitos
integrados.
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
406
p o r n iv e le s
( c lo c k e d la t c h )
p r in c ip a l - s u b o r d in a d o
( m a s t e r - s la v e )
B i e s t a b le s
s in c r o n iz a d o s
a c t iv a d o s p o r im p u ls o s
(p u ls e - t r ig g e r e d )
p r i n c ip a l - s u b o r d in a d o
c o n e n c la v a m ie n t o
p o r c a m b io s
( m a s t e r - s la v e w it h
d e n iv e l
d a ta
lo c k o u t )
a c t iv a d o s p o r fla n c o s
( e d g e - t r ig g e r e d )
T abla
6.15
6 .3 .2 .1
B ie sta b le s sin cro n iz a d a s por n iv e le s. Se realizan muy fácilmente con
biestables R-S, En la figura 6.120» se representa el esquema de un biestable R-S de
borrado prioritario sincronizado por niveles. La sincronización se realiza mediante
sendas puertas Y de dos entradas conectadas a las entradas R y S del biestable, que
se denominan R s y Ss para indicar que están sincronizadas. Se conectan entre sí
(a)
ib)
F i g u r a 6 .1 2 0 . — Biestable R-S de borrado prioritario sincronizado mediante el nivel uno de la entrada T:
a) Esquema del circuito; b) Sím bolo lógico norm alizado.
SIST E M A S S E C U E N C IA L E S
407
sendas entradas de ambas puertas Y para obtener la entrada T de sincronización.
La otra entrada de cada puerta Y se lleva al exterior y constituye la entrada R y
S del biestable.
Solamente cuando la entrada T de sincronización se encuentra en el estado lógi­
co uno, permite que las entradas R y 5 actúen sobre el estado del biestable. En
la figura 6.120¿> se representa el sím bolo normalizado de este biestable. La entrada
de sincronización se indica con el sím bolo C (control) seguido del dígito 1. Este mis­
mo dígito se coloca antes de los sím bolos 5 y R, para indicar que estas entra­
das están sincronizadas con la C l. [Al lector se le remite al apéndice 2 (aparta­
do A 2.5.3.2.) para estudiar la relación de control C.]
F Ig u r A 6 .1 2 1 .— Biestable R-S de grabado prioritario sincronizado mediante el nivel uno de la entrada
T (C l): a) Esquema del circuito; b) Sím bolo lógico norm alizado,
En la figura 6.120 se representa el biestable R-S sincronizado por niveles realizado
con un biestable R-S de borrado prioritario. En la figura 6.121 se muestra su realiza­
ción con un biestable de grabado prioritario [con puertas NO-Y (NAND)]. Al igual que
en el primero, cuando la entrada T (C l) de sincronización se encuentra en nivel
uno, permite que las entradas 5 (15) y R (IR) actúen sobre el estado del biestable.
Tanto en uno com o en otro biestable se dice que la entrada T (C l) es activa con
un nivel uno. Se obtiene un biestable R-S sincronizado por niveles en el que la en­
trada T (C l) es activa con un cero lógico añadiendo un inversor a las figuras 6.120
y 6.121. Como ejemplo se representa la figura 6.122 obtenida a partir de la 6.121.
El más utilizado de los biestables sincronizados por niveles es el tipo D que re­
cibe el nombre de biestable D cerrojo (latch).
En la figura 6.123 se indica el esquema lógico de un biestable típico de este
tipo. Mientras la señal en T está en estado lógico uno, la información presente en
408
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
F i g u r a 6 .1 2 2 .— B ie sta b le R - S de gra b a d o p rio rita rio sin c ro n iz a d o m e d ia n te el n ive l ce ro de la en trada
7 X C 1 ) : a) E s q u e m a del c irc u ito ; b) S ím b o lo ló g ico n o rm a liz a d o .
s
la )
F i g u r a 6 . 1 2 3 . —Biestable D cerrojo (iatch) sincronizado por el nivel uno de la entrada
del circuito; b) Símbolo lógico norm alizado.
(b )
T: a) Esquema
SIST E M A S SE C U E N C IA L E S
409
la entrada D y su inversa (obtenida mediante N ,) se aplican a través de Y, e Y2 res­
pectivamente, a las entradas de puesta a uno (S,) y puesta a cero (S2) del biesta­
ble formado por N 2 y N 3. Por lo tanto, la salida del biestable sigue las variacio­
nes de la inform ación presente en la entrada D y el conjunto se comporta como
una puerta Y. Es importante notar la diferencia de funcionamiento con el biestable
D activado por flancos que se describe en el apartado siguiente.
Tan pronto com o la señal en T toma de nuevo el valor lógico cero, las dos en­
tradas S¡ y S2 del biestable pasan al estado lógico cero y en el biestable queda al­
macenada la inform ación presente en D en el instante en que se produce la bajada
a cero de la señal T. Mientras esta señal permanece en estado cero, el estado del
biestable se mantiene invariable, independientemente de las variaciones que se pro­
duzcan en la inform ación presente en la entrada D. En la figura 6.1236 se repre­
senta el sím bolo lógico normalizado correspondiente a este biestable.
Para que un biestable sincronizado memorice adecuadamente la información
presente en las entradas correspondientes cuando la entrada T adopta un nivel acti­
vo, es necesaria una adecuada relación de tiempo entre ambas.
F Ig u r A 6 .1 2 4 .— R e la c ió n te m p o ra l en tre las señales a p lic a d a s a las e n tra d a s D y T d e un biestable ce­
rro jo (la tch ) sin c ro n iza d o m ediante el nivel u no de ia en tra d a r t c i ) .
En la figura 6.124 se representa dicha relación entre las entradas T (C l) y D (ID) de
un biestable cerrojo (latch) cuya entrada T (C l) es activa con el nivel uno. Las es­
pecificaciones que ambas entradas deben cumplir son las siguientes:
1. La información presente en la entrada D ha de permanecer en estado cero o
en estado uno durante un tiempo mínimo t^ o tsi antes de la aparición del
flanco de bajada del estado lógico uno al cero de la señal en T (fig. 6.124).
2. Además dicha información ha de permanecer invariable un tiempo mínimo tH0
o tHi para los estados lógicos cero y uno respectivamente después de haberse
producido el flanco de bajada de la señal en T (C l) (fig. 6.124).
3. La señal aplicada a la entrada T (C l) debe permanecer en el nivel activo (en este caso
el nivel uno lógico) durante un tiempo mínimo td (fig. 6.124). Los valores de
4s>
(wo> (hí y C dependen de la tecnología utilizada en la realización del
biestable y limitan la máxima frecuencia de los impulsos que se pueden aplicar
a la entrada T (C l).
410
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
En la figura 6.123 se observa que además de las entradas D y T, el biestable
posee entradas de puesta a cero (R ) y puesta a uno (S) asincronas que actúan por
nivel y que en esta ocasión son activas con un cero lógico. Estas entradas permiten
poner a cero o a uno el biestable independientemente de la entrada de sincroniza­
ción T y la entrada de información D. Se utilizan usualmente para colocar en esta­
do inicial los biestables en el momento de dar tensión al equipo del cual forman
parte.
Este biestable se representa mediante un diagrama de bloques o sím bolo lógico.
En la figura 6.125 se representan los sím bolos lógicos no normalizado (a) y nor­
malizado (b ). En el sím bolo no normalizado, las entradas D y T se colocan en el
segmento vertical izquierdo y las salidas Q y Q en el vertical derecho. Las entradas
asincronas por nivel S y R se indican en los segmentos horizontales; la de puesta
a uno (S) en la parte superior y la de puesta a cero (R ) en la inferior. En el
sím bolo normalizado todas las entradas se colocan en el segmento vertical izquier­
do, y las salidas en el derecho. La entrada de sincronización se denomina C 1, la
de inform ación sincronizada con ella ID y las de puesta a uno y puesta a cero S
y R respectivamente.
s
D
Q.__
B ie s t a b le
Q
- ID
D
_L
c e r r o jo
c s
—
- CI
c R
(a )
F ig u r a
(b )
6.125.— Sím bolos lógicos del biestable D cerrojo de la figura 6.123: a) N o normalizado; b) Nor­
m alizado
Este biestable se ha utilizado en la realización de registros auxiliares para alma­
cenamiento temporal de la información. Estos registros, cuyas aplicaciones se estu­
dian en el apartado 6 .3.5.4.5, están constituidos por un cierto número de biesta­
bles D cerrojo, cuyas entradas T se unen entre sí y las salidas Q y entradas D
están disponibles al exterior independientemente.
6 .3 .2 .2
B ie sta b le s sin cro n izad o s por ca m b io s de n iv e l. Estos biestables se
realizan también con biestables R-S activados por niveles. Existen dos formas dife­
rentes de interconectar entre sí los biestables R-S que dan lugar a dos grandes cla­
ses de biestables sincronizados por cambios de nivel:
SIS T E M A S SE C U E N C IA L E S
411
a) Biestables activados por impulsos (pulse-triggered), en los que la información
se memoriza durante un nivel activo y se transfiere a la salida en el flanco que
le sigue que se denomina también activo. Estos biestables presentan a su vez
dos variantes que se estudian en el próximo apartado.
b) Biestables activados por flancos (edge-triggered) en los que tanto la memoriza­
ción de la información en el biestable com o la aparición de la misma a la salida
se realiza en un cierto flanco que se denomina activo.
Tanto en los biestables activados por impulsos com o en los activados por flan­
cos, el flanco activo puede ser el de subida o el de bajada. En sucesivos apartados
se analizan ambas clases de biestables.
6 .3 .2 .2 .1 B iestab les activ a d o s por im pulsos. Se clasifican a su vez en dos tipos:
a) Biestables principal-subordinado (master-siave).
b) Biestables principal-subordinado con enclavamiento (master-slave with data
lockout).
A continuación se analiza cada uno de ellos.
6 .3 .2 .2 .1 .1 B ie sta b le s p rin cip al-su b o rd in ad o (m a ste r-sla v e ). El diagrama
de bloques de un biestable de este tipo se representa en la figura 6.126. Está consti­
tuido por dos biestables sincronizados por niveles interconectados entre sí. El pri­
mero (master) recibe las entradas de información y su salida se conecta a la entra­
da de! segundo (slave) cuya salida constituye la salida del conjunto. Las entradas
T ( Q de ambos biestables son mutuamente inversas. Analicem os el comportamien­
to de este sistema. Se supone que la entrada T de cada biestable permite que las
entradas de información actúen sobre su estado cuando se encuentra en estado ló­
gico uno. Mientras la entrada T se encuentra en estado cero, las entradas de infor­
mación no actúan sobre el primer biestable, pero, por el contrario, las salidas de
éste actúan sobre el estado del segundo. Este tiene el mismo estado que aquél y,
por ello se le llama subordinado (slave). Cuando la entrada de sincronización pasa
F ig u r a
6 .1 2 6 .—B iestable p rin cip al-su b o rd in ad o (m aster-slave).
412
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
l a)
1 -
1S
Cl
IR
"1 >
Ib!
F Ig u r A
6 .1 2 7 .— Biestable R-S principal-subordinado activado por im pulsos positivos (nivel uno):
a) Esquema del circuito; b) Sím bolo lógico norm alizado.
al estado uno, la información presente en las entradas de inform ación actúa sobre
el primer biestable y simultáneamente el subordinado queda desconectado de él.
Cuando la entrada de sincronización vuelve al estado cero, el biestable subordina­
do vuelve a adoptar el estado del principal.
El lector puede observar que este biestable no es totalmente activado por flan­
cos porque la información entra en el principal (master) mientras la entrada de sin­
cronización T se encuentra en estado uno. Por el contrario, la salida de la inform a­
ción Q se produce por flanco porque la inform ación aparece en ella cuando la
entrada T cambia de uno a cero.
Los biestables principal-subordinado (master-slave) pueden ser R-S, J-K o D.
En la figura 6.127a se representa el biestable R-S principal-subordinado formado
por dos biestables R-S activados por niveles unidos entre sí. En la figura 6.1276
se representa el símbolo lógico normalizado. En la entrada C l no se coloca el sím­
bolo de flanco debido a que la información se almacena durante el nivel activo
(en este caso el uno) de la entrada C l del primer biestable. Pero dado que la infor­
mación aparece a la salida después del flanco activo (en este caso de bajada) de
C l, se coloca el símbolo 1 en ella para distinguir este biestable del sincronizado
por niveles. El biestable J - K se obtiene realimentando las salidas Q y Q a través
de puertas Y tal com o se indica en la figura 6.128a. La ventaja de este biestable
es que permite que ambas entradas J y K adopten el estado uno sim ultáneamente
S IST E M A S S E C U E N C IA L E S
413
y en esta situación el impulso aplicado a la entrada T hace cambiar de estado la
salida Q. En la figura 6.1286 se representa el símbolo lógico de este biestable cuya
entrada C1 transfiere también la información al biestable de salida al pasar de uno
a cero.
En la figura 6,129tf se representa el esquema de un biestable J-K principalsubordinado. Cuando se aplica un impulso a la entrada T de sincronización, el es­
tado adoptado por el biestable es el que se indica en su tabla de excitación. Esta
tabla, que se representa en la tabla 6.16, coincide con la del biestable J-K no sin-
(a )
u
q -
C1
1K
1 >
(b!
J-K principal-subordinado activado por im pulsos positivos (nivel uno):
a) Esquema sim plificado del circuito; b) Sím bolo lógico norm alizado.
F Ig u r A 6 .1 2 8 .— Biestable
414
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
F Ig u r A 6 .1 2 9 .— Esquema del circuito de un biestable J-K principal-subordinado, activado por im pul­
sos positivos (nivel uno).
1 K Q,
Q „,
0 0
0
0 0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
0
1
1
1
0
1
1
1
0
J K
Q ,.,
1
0 0
Q,
1
0
1
0
1
1
0
t
0
1
1
Q.
(b)
ts)
T a b l a 6 .1 6 .—Tablas de excitación del biestable J-K: a) Com pleta; b ) Reducida.
cronizado (tablas 6.5 y 6.6). (La variable de estado interno se denomina Q en lugar
de Y, siguiendo la nomenclatura normalmente utilizada por los fabricantes de cir­
cuitos integrados.) De esta tabla se deduce la ecuación característica del biestable.
Para ello se representa la tabla de excitación en una tabla de Karnaugh (fig. 6.130)
y se agrupan todos los unos correspondientes a la fila Q¡ = 0 y los de la fila
<2i = 1 con lo cual se obtiene la ecuación característica:
Qi
+1
=
JQt + KQi
SISTEM AS SECU EN CIA LES
0
1
\
0
1
1
0
0
1
415
N
Qi i
F Ig u r A 6 .1 3 0 . — Tabla de excitación de un biestable J-K principal-subordinado.
que indica e! nuevo estado de Q después de aplicar un impulso en T en función
del estado anterior y del estado lógico de J y K.
A continuación se describe la forma de operación de este biestable.
Cuando la señal en T pasa del estado lógico cero al uno, la información presen­
te en las entradas de las puertas 7, e 7 2 (fig. 6.129) se transfiere a la salida de las
mismas y activa al biestable formado por las puertas N t y N 2 que recibe el nom ­
bre de principal (master).
Las puertas 7, e 7 2 realizan respectivamente (mientras T está en estado uno)
el producto de la información externa presente en las entradas J (1/) y K (1Á) por
la que en ese instante tiene almacenada el biestable de salida subordinado (slave)
formado por las puertas N 6 y N 7. De esta forma se consigue que, al producirse el
flanco de subida de la señal en T (C l), se almacene en el biestable principal (mas­
ter) la información correspondiente a la tabla 6.17, de acuerdo con el valor de la
información presente en las entradas J y K y el estado actual del biestable subordi­
nado (slave).
Cuando la señal en T pase al estado lógico cero, la salida N¡ sube al estado
lógico uno. De esta forma, a través de N 4 y N¡, \a información presente en el
biestable principal (master) se aplica a las entradas de puesta a uno (S,) y puesta
a cero (S2) del biestable subordinado (slave) a través de N 4 y N¡ respectivamente,
y se logra que el biestable subordinado tome el estado correspondiente a la tabla
de excitación (tabla 6.16). Simultáneamente se cierran las puertas 7 , e Y2 impii
K Q,
Q'
0
0
X
0
1
0
Q'
Q'
0
1
1
1
1
0
0
0
1
0
1
Q'
1
1
0
0
1
1
1
1
T a b l a 6 .1 7
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
416
diendo el cambio del biestable principal mientras la entrada T permanece en estado
lógico cero.
Si se desea que el biestable principal cambie de estado únicamente cuando la
señal en T pase del estado lógico cero al uno, es necesario que las entradas J y
K permanezcan invariables durante todo el tiempo que la entrada T se encuentre
en estado uno.
Aunque el nivel de la señal en T es el que controla la entrada de inform ación
en el biestable principal, la inform ación pasa al subordinado (slave) en el flanco
de bajada de la señal en T y, por lo tanto, este biestable se puede considerar activa­
do por flancos si se cumple la condición anteriormente indicada.
En el estudio realizado, la inform ación entraba en el biestable principal en el
nivel uno de la entrada T y pasaba al subordinado en el cambio de uno a cero.
Invirtiendo la situación del inversor N } de la figura 6.129 se puede cambiar la
forma de operación del biestable. En efecto, si la entrada T se conecta directamen­
te a N A y N i y la entrada de N } y la salida de éste se conecta a f , e Y2, se logra
que la información entre en el biestable principal cuando el nivel de la entrada T
es un cero lógico y pase al subordinado cuando cambie de cero a uno.
Una propiedad importante de este biestable es que funciona en los cambios de
nivel de la señal presente en la entrada T sin que la pendiente de los flancos, tanto
de bajada com o de subida, tenga efecto alguno.
Al igual que el biestable sincronizado por niveles estudiado en el apartado ante­
rior, los biestables principal-subordinado poseen entradas de puesta a cero y pues­
ta a uno asincronas activadas por niveles, en las que el nivel activo puede ser un
cero o un uno lógicos. En la figura 6.129 se observa que, además de las entradas
J y K sincronizadas mediante la entrada T, existen entradas no sincronizadas de
puesta a uno (S) y puesta a cero (R ) que permiten poner a uno y cero, respectiva­
mente, ambos biestables principal y subordinado independientemente del estado
lógico del resto de las entradas. Esto se realiza aplicando un cero lógico a una de
dichas entradas.
s
1
1J
C1
1K
TT7"
R
la)
F i g u r a 6 . 1 3 1 .—Símbolos lógicos de u n
1
R
Ib)
bieslable J-K principal-subordinado activado por impulsos po­
sitivos: a) No norm alizado; b) Norm alizado.
41 7
SISTEM AS SECU EN CIALES
En la figura 6.131 se representan los símbolos lógicos no normalizado (fig.
6.131 £7) y normalizado (fig. 6.1316) correspondientes al biestable principalsubordinado de la figura 6.129.
Las señales presentes en las entradas de información de un biestable principalsubordinado y la entrada de sincronización T han de cumplir también determina­
das relaciones en el tiempo. En la figura 6.132 se representan dichas relaciones en
el supuesto de que la inform ación entra en el principal (master) en el nivel uno de
la señal aplicada a la entrada T y pasa al subordinado (slave) en el flanco de baja­
da (paso de cero a uno) de dicha señal.
en tr ad os J o K
F Ig u r A 6 .1 3 2 .— R e la c ió n te m p o ra l entre la s señ a le s de un b iestable J-K p rin cip a l-su b o rd in a d o a ctiv a ­
d o co n im p u lso s p o sitiv o s.
Las especificaciones más importantes para una operación correcta son:
á) La señal presente en T ha
de permanecer en
estado lógico uno un tiempo míni­
mo t j | min.
b) La información en J o K ha de permanecer en estado uno mientras está en di­
cho estado la señal en T durante un tiempo mínimo tJ/Kl m¡„.
En algunas tecnologías se han realizado biestables D principal-subordinado.
Dichos biestables están form ados por un biestable D sincronizado por niveles
com o el representado en las figuras 6.123 y 6.125 seguido de un biestable R-S sin­
cronizado también por niveles (figs. 6.120 y 6.121). Su diagrama de bloques se re­
presenta en la figura 6.133, en la que el biestable memoriza la información en el
principal cuando la entrada T se encuentra en nivel cero y la transfiere al subordi­
nado en el cambio de cero a uno (flanco de subida) de dicha señal. El lector no
tendrá ninguna dificultad para comprender su funcionamiento a la luz de la teoría
expuesta en párrafos anteriores. Es conveniente resaltar que el biestable D princi­
pal-subordinado no presenta el inconveniente del J-K que necesitaba que ambas
entradas no variasen mientras la entrada T se encontraba en nivel activo, si se que­
ría asegurar que lo que se transfería al subordinado en el flanco activo era el esta­
do correspondiente a la situación de aquéllas en dicho instante. En efecto, si la
entrada D varía mientras T se encuentra en el nivel activo (nivel cero en la figu-
418
SISTEM AS EL EC TR O N IC O S D IG ITA LES
(a )
1D
T ---------------- c
Cl
1
Ib )
F i g u r a 6 .1 3 3 .— B ie s ta b le D p r in c ip a l- s u b o r d in a d o a c tiv a d o p o r im p u ls o s n e g ativo s y s ím b o lo lóg ico
n o r m a liz a d o .
ra 6 .133í7), la salida Q del biestable principal irá cambiando de acuerdo con ella.
El estado de la entrada D en el flanco activo (en este caso el de subida) será el
que se transferirá a la salida. Por lo tanto, el biestable D principal-subordinado
es, en realidad, totalmente activado por flancos y su sím bolo normalizado es el re­
presentado en la figura 6.1336.
6 .3 .2 .2 .1 .2
B ie sta b le s p rin cip al-su b o rd in ad o con e n c la v a m ie n to (m astersla v e w ith d a ta lo ckou t). En el apartado anterior se analizaron los biestables prin­
cipal-subordinado y se comprobó que presentan el inconveniente de que las entradas
de inform ación han de permanecer fijas durante todo el tiempo que la entrada de
sincronización o control se encuentra en el nivel que hace que el estado de aquéllas
se introduzca en el biestable principal. Para superar dicho inconveniente se crearon
los biestables principal-subordinado con enclavamiento (master-slave with data
lockout). En la figura 6.134a se representa el esquema de un biestable R-S de este
tipo. La diferencia fundamental con el estudiado en el apartado anterior es la in­
troducción de un nuevo biestable formado por N 5 y N6 cuyas salidas se reaíimentan a las entradas del biestable principal (master) formado por N3 y N4. De
esta forma se logra que, al iniciarse el impulso (flanco de subida en la figura 6.134a),
la información entre en el biestable principal y que se transfiera al subordinado
(slave) formado por iV9 y M O al pasar la entrada T de uno a cero. El lector in­
teresado puede analizar el esquema de la figura 6.134a y comprobar el funcio­
namiento descrito.
SIS T E M A S S E C U E N C IA L E S
419
En la figura 6.1346 se representa el símbolo lógico normalizado de este biesta­
ble que se diferencia del biestable principal-subordinado (figura 6.127) en que la
entrada C posee el indicativo del flanco para especificar que la información sólo
tiene que permanecer estable al producirse el flanco inicial.
En la figura 6.135a se representa un biestable J-K principal-subordinado con
enclavamiento en el que se introduce la inform ación en el principal (N3-N4) en el
flanco de subida y pasa al subordinado (M 1 -M 2 ) en el de bajada, lo cual se indi­
ca en el símbolo normalizado correspondiente (figura 6.1356).
(a)
1S
1
>C1
IR
1
(b)
F Ig u r A 6 .1 3 4 .— Biestable R-S principal-subordinado con enclavam iento, activado mediante im pulsos
positivos: a) Esquema del circuito; b) Sím bolo lógico norm alizado.
420
S IST E M A S E L E C T R O N IC O S D IG IT A L E S
íb l
F Ig u r A 6 .1 3 5 .— Biestable J-K principal subordinado con enciavam iento activado, m ediante im pulsos
positivos: a) Esquema del circuito; b) Sím bolo lógico norm alizado.
6 .3 .2 ,2 .2
B ie sta b le s a c tiv a d o s por fla n co s (e d g e -trig g e re d ). Reciben este
nombre los biestables en los que la inform ación se transfiere a la salida en el mis­
mo flanco en que se memoriza, lo que los distingue tanto de los principal-subordi­
SISTEM AS SEC U EN CIA LES
421
nado (master-slave) com o de los principal-subordinado con enclavamiento (masterslave with data lockout).
Tal com o se estudió anteriormente, el biestable D principal-subordinado se
comporta realmente con activación total por flancos. Pero existe otra forma de
realizar los biestables de activación por flancos diferente a la del montaje
principal-subordinado que permite la obtención de biestables J-K y D totalmente
activados por flancos. En esta nueva forma se utilizan tres biestables activados por
niveles adecuadamente conectados entre sí.
En la figura 6.136 se representa el esquema del biestable D activado por flancos
cuya tabla de excitación se indica en la tabla 6.18. En dicha figura se comprueba
que este biestable está constituido a su vez por tres biestables R-S formados por
las puertas AT-ÍV2, N3-N4 y N5-N6.
El biestable de la figura 6.136 posee entradas de puesta a uno (5) y puesta a
cero (/?) asincronas que actúan sobre el biestable cuando se encuentran en el nivel
F i g u r a 6 .1 3 6 .— E s q u e m a d e u n b ie sta b le
D a c tiv a d o p o r fla n c o s d e s u b id a .
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
422
D Q,
Ol t ,
D
Q,+ i
0
0
o
O
0
0
1
0
1
i
1
0
i
1
1
i
a)
£>)
T a b l a 6 .1 8 .— Tablas de excitación de un biestable D activado por flancos: a) Com pleta; c) Reducida.
activo cero y realizan dicha acción sobre las salidas Q (directa) y Q (inversa) del
biestable.
Es interesante analizar seguidamente el funcionam iento de las entradas T y D
de este biestable cuando S y R se encuentran en nivel uno. Mientras la señal T está
en estado lógico cero, las entradas de puesta a uno S, y puesta a cero S2 del bies­
table de salida formado por las puertas N¡ y N 6 están en estado lógico uno y, por
tanto, el estado de éste permanece invariable. Al mismo tiempo, en las salidas Q,
y Q 2 de los otros dos biestables aparecen, respectivamente, el estado lógico co­
rrespondiente a la entrada D y el inverso del mismo. Cuando T pasa del estado
lógico cero al uno, aparece un cero lógico en S, o S2 según esté en estado lógico
uno <2, o Q2, respectivamente. De esta forma se transfiere a las salidas Q y Q
el estado lógico de D y su inverso, respectivamente.
En este biestable la transferencia de inform ación se produce en el instante en
que la entrada T cambia del estado cero al uno sin que influya la velocidad de di­
cho cambio.
Las señales aplicadas a las entradas D y T de este biestable también han de
cumplir unas ciertas especificaciones para asegurar la correcta memorización de la
información. Dichas relaciones, que se representan en la figura 6.137, son las si­
guientes:
Vmm;„
entrada T
F ig u r a
6 .1 3 7 .— Relación temporal enlre las señales del biestable D activado por flancos de la figura
6 .1 3 6 .
SIS T E M A S S E C U E N C IA L E S
423
1. La información presente en la entrada D ha de permanecer en estado cero o
uno durante un tiempo mínimo
o tsU respectivamente, antes de la aparición
del flanco de subida del estado lógico cero al uno de la señal en T.
2. La información presente en la entrada D ha de permanecer en estado cero o
uno durante un tiempo mínimo tHl o tHQ, respectivamente, después de la apa­
rición del flanco de subida del estado lógico cero al uno de la señal en T.
En la figura 6.138 se representan los sím bolos lógicos no normalizado (figura
6.138») y normalizado (figura 6.1386) correspondientes a este biestable. En este úl­
timo es conveniente destacar que no posee indicativo alguno en las salidas y que
la entrada C (C l) posee el indicativo de flanco.
(a i
(b!
F Ig u r A 6 . 1 3 S . — Sím bolos lógicos del biestable D activado p o r fiancos de subida cuyo esquema se re­
presenta en la figura 6.136: a) N o norm alizado; b) N orm alizado.
En la figura 6.1 39a se representa el esquema de un biestable J-K de activación
por flancos de subida cuyo análisis se propone al lector. La entrada K está inverti­
da lo cual indica que se memoriza un uno cuando J — K = 1 y un cero cuando
J = K = 0.
En las figuras 6.1396 y 6.139c se representan los símbolos lógicos no normali­
zado y normalizado correspondientes respectivamente.
6.3 .3 Aplicación de los biestables sincronizados activados por flancos
(edge-triggered) a la síntesis de biestables asincronos activados
por flancos
En el apartado anterior se estudiaron los biestables síncronos activados por
flancos. Como el lector recordará, estos biestables poseen dos tipos de entradas:
las de inform ación, que determinan el estado del biestable, y la de sincronismo,
que controla el instante en que se produce dicha acción.
(b)
F ig u ra
Id
6.139.— Biestable J-K activado por flancos (edge-triggered) de subida: a) Esquem a del circui­
to; b) Símbolo lógico no norm alizado; c) Sím bolo lógico norm alizado.
S IST E M A S SE C U E N C IA L E S
425
Pero la operación lógica producto del cambio de estado de una variable por
el estado de otras permite analizar los biestables síncronos desde un nuevo punto
de vista. Las ecuaciones obtenidas para los biestables D y J-K activados por flan­
cos se pueden representar de una nueva forma:
Biestable D
Q¡+ , = D <í=> Q = T í (D)
Biestable J-K
Q = T t ( J Q + KQ)
Ql+l = JQ, + K Q ¡ O
¡al
F ig u r a
6.140.—Célula CAF realizada con biestables J-K activados por flancos: a) Esquema del circui­
to; b) Símbolo lógico no norm alizado; c) Sím bolo lógico norm alizado.
426
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
En estas expresiones se supone que las entradas T actúan mediante los flancos
de subida, Si los flancos activos fuesen los de bajada, se sustituiría el sím bolo t
por el l .
La conexión adecuada de biestables J-K activados por flancos o biestables D
activados por flancos permite la realización de células asincronas activadas por
flancos (CAF) que, com o se vio en el apartado 6.2,3.4, pueden ser utilizadas en
la síntesis de autómatas asincronos de pequeña complejidad.
En la figura 6.140a se representa el esquema de la célula CAF realizada con
biestables J-K activados por flancos. El biestable Q¡ tiene su entrada K conectada
al nivel del cero lógico y sus entradas T y J constituyen respectivamente las entra­
das T y D de la célula; Q¡ sube al estado uno cuando se aplica un flanco activa­
do a T y simultáneamente D se encuentra en estado uno. Por lo tanto, Q, es la
salida Q de la célula. El biestable Q2 permite el borrado de la célula mediante un
flanco activo aplicado en su entrada T que constituye la entrada T'. Mientras
■C s
CAF
Q
C ID
>C1
>C 2
Q
D---------------
R
(c |
F ig u ra
6.141.— C é l u l a CAF realizada con biestables D activados por flancos: a) Esquema del circuito6) Símbolo lógico no norm alizado; c) Sím bolo lógico norm alizado.
SISTEM AS SECU EN CIA LES
427
se encuentra en estado cero, la salida Q2 adopta también este estado debido a
que su entrada de puesta a cero R 2 está activada. Al subir Q¡ al estado uno desa­
parece la puesta a cero del biestable Q r Este pasa al estado uno cuando se aplica
un flanco activo a T' y a través de N v produce una puesta a cero de Qs que, a
su vez, vuelve a realizar una puesta a cero de Q r Las entradas R y S permiten
realizar una puesta a cero y una puesta a uno respectivamente de la célula.
La entrada de puesta a uno (S) es activa con un cero lógico y la de puesta
a cero (R) es activa con un uno lógico.
En las figuras 6.1406 y 6.140c se representan los sím bolos lógicos no normali­
zado y normalizado respectivamente, correspondientes a la célual CAF de la figura
6.140a.
En la figura 6.141a se representa el esquema de la célula CAF realizada con
biestables D activados por flancos. La principal diferencia con respecto a la figura
6.140a es la necesidad de la puerta N2 que realimenta la salida Q, para que, una
vez que Q pasa al estado uno, sólo vuelva al estado cero al aplicar un flanco activo
a T ' . La entrada D de la célula resulta invertida (D ) porque la célula pasa al
estado uno cuando T pasa de cero a uno y la entrada D se encuentra en nivel cero.
El símbolo lógico de la célula CAF obtenida se representa en las figuras 6.1416
y 6.141c. Este sím bolo coincide con el de las figuras 6.1406 y 6.140c excepto en
que la entrada D ha sido sustituida por D,
6 .3 .4 Representación g ráfica de los biestables síncronos
En los apartados anteriores se analizaron los sím bolos lógicos de los diferentes
biestables síncronos. En este apartado se vuelve a insistir sobre ello para indicar
la especial trascendencia de los símbolos normalizados que permiten mediante su
observación deducir la forma de operación de los biestables sin necesidad de nin­
guna información adicional.
ía)
( b!
F ig u r a 6 .1 4 2 .— Sím bolos lógicos del biestable D cerrojo sincronizado m ediante el nivel uno de la en­
trada T (C l): a) N o norm alizado; b) Norm alizado.
Como resumen, en las figuras 6.142 a 6.152 se representan los símbolos no nor­
malizados y normalizados correspondientes a diferentes tipos de biestables síncro­
nos y células CAF. El lector puede comprobar las ventajas que los últimos presen­
tan sobre los primeros.
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
428
(b)
(al
F I g u r A 6 .1 4 3 .— Sím bolos lógicos del biestable D cerrojo sincronizado m ediante el nivel cero de la en­
trada T (C l): a) N o norm alizado; b) Norm alizado.
(a )
F Ig u r A 6 .1 4 4 .— Sím bolos lógicos del biestable D activado por flancos de subida: a) N o normalizado;
b)
Norm alizado.
F Ig u r A 6 .1 4 5 .— Sím bolos lógicos del biestable D activado por flancos de bajada: a) N o normalizado;
b)
(a l
F ig u r a
Norm alizado.
(b)
6.146.— Símbolos lógicos del biestable J -K activado por flancos de subida: a) No norm aliza­
do; b) Norm alizado.
SIST E M A S SE C U E N C IA L E S
J
429
Q
T
>
Q
Kc
¡ai
( b)
F Ig u r A 6 ,1 4 7.— Sím bolos lógicos del biestable J-K activado por Flancos de subida: o) N o norm aliza­
do; b) Norm alizado.
1J
1
C1
1K
1
Ib)
¡ai
F Ig u r A 6 .1 4 8 .— Sím bolos lógicos del biestable J-K principal-subordinado activado por im pulsos posi­
tivos: a) N o norm alizado; b) N orm alizado.
Q
J
T
>
Q
K
¡al
F Ig u r A 6 .1 4 9 .— Sím bolos lógicos del biestable J-K principal-subordinado con enclavam iento, activa­
do por im pulsos negativos: a) N o norm alizado; b) N orm alizado.
S
Q
J
T
>
S
1J
>C1
Q
K
R
1K
R
(b!
F ig u ra 6 . ISO.— Sím bolos lógicos del biestable J-K activado por flancos de subida con puesta a cero
y puesta a uno asincronas activas con nivel uno: a) N o norm alizado; b) N orm alizado.
430
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
I b!
F i g u r a 6 .1 5 1 .— Sím bolos lógicos del biestable D activado p o r Flancos de bajada con puesta a cero
y puesta a uno activas con nivel cero: a) N o norm alizado; b) N orm alizado.
ID
>C2
I b)
F i g u r a 6 .1 5 2 . — Sím bolos lógicos de la célula C A F con entrada 7 X C 1) activa con flancos de subida y
7~'(C2) activa con flancos de bajada.
6 .3 .5 Sistem as secuenciales síncronos de control
6 .3 .5 .1
Introducción. En el apartado 6 . 2.2.3 se estudiaron los sistemas se­
cuenciales asincronos y su realización mediante biestables S-R activados por nive­
les. En la figura 6.153 se representa el diagrama general de bloques de un sistema
secuencia! asincrono realizado con biestables S-R correspondiente a un autómata
de Moore. Este sistema evoluciona de una forma autónom a. D ado un estado de
entrada ( x , , ..., x „ ) y un estado interno (Q¡, ..., Q,„) estable para dicho estado de
entrada, los valores de las variables S¿ y R¡ (para i de 1 a n) toman un valor tal
que los biestables SR permanecen en un estado fijo.
Al cambiar una variable de entrada, el sistema ha de ir a un nuevo estado inter­
no que puede ser distinto del actual. En este caso el sistema combinacional hace
que para el nuevo estado de entrada y el estado interno actual cambien las S, y
R¡ adecuadas para que se produzca el nuevo estado interno. Si este nuevo estado
interno es estable, las entradas S¡ y R, permanecen invariables hasta que se pro­
duzca un nuevo cambio en el vector de entrada. Si el nuevo estado interno no es
estable, se produce un nuevo cambio en la entradas S¡ y R¡ y así sucesivamente
hasta alcanzar un estado interno estable.
S IST E M A S S E C U E N C IA L E S
431
C O N JU N T O
B IE S T A B L E S
S -R
F Ig u r A 6 .1 5 3 . — Diagram a de bloques de un sistema secuencial asincrono realizado con biestables R-S.
El sistema asincrono va, por lo tanto, evolucionando entre estados internos de
una forma autónoma cuando se produce un cambio de las entradas. Su forma de
operación se puede representar mediante un grafo denominado diagrama de flujo
como el indicado en la figura 6.154.
En ella se representa un autóm ata asincrono con cuatro estados estables £ , a
E4. Las evoluciones entre estados se realizan al aparecer determinadas variables
de entrada. Por ejemplo, si el autómata está en el estado E2 y aparece la com bi­
nación de entrada X jt pasa al estado E 3. U n ejemplo práctico de un sistema de
este tipo es el representado mediante el diagrama de la figura 6.12.
La asimilación de los conceptos expuestos en los párrafos anteriores, que fue­
ron desarrollados en el apartado 6.2, permitirá al lector comprender el funciona­
miento de un sistema secuencial síncrono cuyo diagrama de bloques se representa
en la figura 6.155 en sus dos versiones: no normalizada (a) y normalizada (b). D i­
cho sistema está constituido fundamentalmente por una unidad formada por bies­
tables síncronos activados por flancos de cualquiera de los tipos descritos en el
apartado 6.3.2 (en la figura 6.155 se han utilizado los del tipo J-K activados por
flancos) y un sistema com binacional N I cuyas entradas son las salidas de los bies­
tables Q t a Q m y las entradas exteriores x t a xn, y cuyas salidas se conectan a las
432
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
entradas de inform ación de los biestables (en la figura las entradas J y K por ser
los biestables del tipo J- K activados por flancos). Las entradas T (C l) de todos los
biestables se conectan entre sí y a la salida del generador de impulsos. En el diagra­
ma de bloques de la figura 6.1556 se representa el conjunto de m biestables síncro­
nos mediante el sím bolo de un registro form ado por m biestables J- K con una en­
trada común del generador de impulsos C l.
x,
F Ig u r A 6 .1 5 4 .— D ia g ra m a de D u jo de u n sistem a se cu e n cia ! a sin c ro n o c a ra c te riza d o p o r n iveles.
La forma de operación de este sistema es análoga a la del asincrono de la figura
6.153 con la diferencia fundamental de que los cambios de estado interno (cambios
de estado de los biestables <2, a Qm) se producen cuando se aplica un flanco acti­
vo (que puede ser el de subida o el de bajada) a la entrada T de los biestables.
Aunque las entradas x¡ a x„ cambien en un instante determinado, dicho cambio
no afecta al estado interno hasta que se aplica el im pulso del generador a las entra­
das T. Los cambios de estado interno están sincronizados con los impulsos del ge­
nerador, por lo cual el autómata recibe el adjetivo de síncrono.
El funcionamiento de un autómata secuencial síncrono se puede representar
mediante un diagrama de flujo similar al de la figura 6.154. La única diferencia
de uno con respecto a otro es que en el sistema síncrono los cambios de estado
se producen al aparecer un flanco activo de los impulsos del generador, mientras
que en los sistemas asincronos el cambio de las entradas produce de inmediato el
cambio de estado interno.
U n ejemplo permitirá aclarar mejor los conceptos que acabamos de exponer:
SISTEMAS SECUENCIALES
433
(a)
G
-TLT L
■C1
K|
X„
S IS T E M A
S IS T E M A
Q1 COM BINACIONAL
COM BINACIONAL
NI
N2
(b )
F ig u r a 6 .1 5 5 . — Diagram as de bloqnes de un sistem a secuencia! síncrono: a) N o norm alizado; b) N or­
m alizado.
434
SIS T E M A S E L E C T R O N IC O S D IG IT A L E S
X, : 0
F Ig u r A 6 .1 5 6 .— E je m p lo de d ia g ra m a de flu jo de un sistem a se cu e n cia l sín c ro n o .
Ejemplo 6.4:
Sea un sistema secuencial síncrono con una variable de entrada x, y que ha de
realizar el diagrama de flujo de la figura 6.156. Las variables de estado interno
se denominan Q 0 y Q¡.
En el diagrama de la figura 6.156 se observa que, a partir de un estado interno
determinado, el sistema cambia de estado al aplicar impulsos de sincronismo en
función del estado de las variables de entrada. Por ejem plo, si el sistema se en­
cuentra en el estado interno 00, al aplicar un im pulso de sincronism o permanece en
él si la variable de entrada x, es 0 y pasa al 01 si la variable de entrada x¡ es 1.
El diagrama de la figura 6.156 se puede representar mediante la tabla de funcio­
namiento indicada en la tabla 6.19, en la que las variables independientes son las
variables de estado interno en el instante t (antes de aplicar el im pulso de sincro­
nism o) y la variable de entrada x,, y las variables dependientes son las variables de
estado interno después de aplicar el citado im pulso, es decir, en el instante / I I .
La tabla 6.19 se deduce fácilm ente a partir del diagrama de la figura 6.156.
Para cada estado interno en el instante t y cada com binación de las variables de en­
trada se observa en la figura 6.156 cuál es el nuevo estado interno en el instante t + 1.
El estado interno y la com binación de las variables de entrada forman una de las
com binaciones de la izquierda de la tabla 6.19 y el nuevo estado interno la com bi­
nación de la m ism a línea de la derecha. Por ejem plo, si el estado interno es 10 y la
variable x, es cero, el nuevo estado interno es 11. Esto se indica en la quinta línea
de la tabla 6.19.
A partir de la tabla 6.19 es necesario deducir el nivel lógico que deben tener las
variables J y K para que se produzcan las transiciones adecuadas entre estados. Para
ello en la tabla 6.20a se representan los niveles lógicos que deben adoptar las entra­
das J ( y K, para cada una de las com binaciones de Q„ y QitV\. El lector no debe tener
435
SIS T E M A S SE C U E N C IA L E S
Oo( +1
0
0
0
0
1
0
1
1
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
1
1
0
1
1
0
1
1
1
1
1
0
0
Qqi
0
0
0
0
6.19.—T abla d e funcionam iento de un sistema secuencíal síncrono que realiza el diagrama d e
flujo de la figura 6.156.
Q„
Q' í • i
4
K,
0,
Q„
X,
4
K,
Ja
K„
0
0
0
X
0
0
0
0
X
0
X
0
1
1
X -
0
0
1
0
X
1
X
1
0
X
1
0
1
0
1
X
X
1
1
1
X
0
0
1
1
0
X
X
1
1
0
0
X
0
1
X
0
X
w
1
0
i
X
0
1
1
0
X
0
X
0
1
1
1
X
1
X
1
Ib)
T a b l a 6 .2 0
o
o
p
01
0
0
1
X
X
------- 4 --------
11
2
1
X
--------
X
1
10
7
0
i
s
01
0^
Qq 00
0
X
1
' -------0 -------- 3
11
10
1
X
-----
X
0
1
X
0^ 0:1 00
01
11
10
1
1
a
01
o
o
T abla
Qtf +1
^lr
0
X
0
- I
11
2
X
4 ^------ (
0
10
3
X
0
1
X
7
5
0
X
1
0
J.
0
X
2
0
1
*
K,
F ig u r a 6 . 1 5 7
» l
1
7
X
t
0
J
436
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
ninguna dificultad para deducir dicha tabla a partir de la descripción del comporta­
m iento del biestable J - K principal-subordinado descrito en el apartado 6.3.2.2,1.1.
A partir de las tablas 6.19 y 6.20a se obtiene la tabla 6.206 y a partir de esta última
las tablas de Karnaugh de la figura 6.157 de la cual se deducen las ecuaciones:
Jo = X¡Q> + * i < 2 i
K q = x i + Q\
J\ = x \ Qo
K\ ~
Q0
Realizando estas ecuaciones con puertas NO-O resulta:
Jo ~~ x \ J Q\
x\ J Q i
K 0 = x i + Qi
J\
=
-ri b Qo
K\ ~ x¡ + Qo
En la figura 6.158 se representa el esquema del sistema secuencial síncrono ob­
tenido cuya forma de funcionam iento es la indicada en el diagrama de flujo de
la figura 6.156. Una de las principales ventajas de los sistemas secuenciales síncro­
nos sobre los asincronos es la ausencia de transiciones críticas. En efecto, aunque
al producirse el paso de un estado interno a otro cambien más de una variable de
estado interno, no importan los estados intermedios por los que se pase si la sepa­
ración entre impulsos desincronismo es talque cuando seaplica un nuevo impulso
ya han cambiado todas las variables. Esta propiedad simplifica el problema de la
codificación de estados internos que trataremos en el apartado 6.3.5.5.3.
Las variables de entrada del sistema secuencial síncrono han de estar sincroni­
zadas con los impulsos del generador de impulsos o reloj. En general, cambiarán
después el flanco activo que introduce la inform ación en los biestables, y por ello
estos últimos pueden ser de activación por flancos o principal-subordinado y ser
activados con los flancos de subida o bajada. Para distinguirlos de los biestables
síncronos activados por niveles se coloca el indicativo de flanco en la entrada C.
El sistema secuencial síncrono de la figura 6.155 es un autómata síncrono gene­
ral cuyo diagrama de flujo puede ser cualquiera y depende de la tabla de verdad
del circuito combinacional.
Pero existe un conjunto de casos particulares que merece un estudio especial
por dos razones:
a) Poseer un conjunto de aplicaciones que han m otivado su realización en cir­
cuito integrado de mediana o gran escala de integración.
b) Poder ser utilizados com o bloques funcionales para la síntesis de cualquier
sistema secuencial síncrono.
En el apartado siguiente se analizan dichos sistemas.
SISTEMAS SECUENCIALES
437
F i g u r a 6 . 1 5 8 , Esquema del sistem a secuencial síncrono realizado con biestables J-K activados por
flancos de subida que realiza el diagrama de f i n j o de la figura 6 .1 5 6 .
Ó .3.5.2 Sistem as seeuenciales síncronos de control de aplicación
general
6 .3 .5 .2 .1
R e g istro s d e e n tra d a y s a lid a en p a r a le lo . Si en el sistema de la fi­
gura 6.155 se suprime el sistema combinacional N I y las salidas de cada biestable
se disponen accesibles desde el exterior, al igual que las entradas, se obtiene un regis­
tro de inform ación de entrada y salida en paralelo representado en la figura 6.159.
Por tratarse de uii sistema de aplicación general existe com o bloque funcional en
escala de integración media en todas las tecnologías. Por ser su finalidad el almace­
namiento de inform ación se suele realizar con biestables D activados por flancos,
los cuales presentan la ventaja sobre ios J- K de poseer sólo una entrada. El diagrama
SISTEMAS ELECTRONICOS DIGITALES
438
iD
CO
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(b )
F i g u r a 6 .1 5 9 .— D iag ram a de bloques de u n registro sín c ro n o de e n tra d a y sa lid a p aralelo realizado
con biestab les J-K: a) S ím bolo lógico no n o rm a liz a d o ; b) S ím bolo lógico n o rm aliz ad o .
SISTEMAS SECUENCIALES
439
O
cu
o
ÜJ
QC
G EN ERAD O R
DE
IM P U L S O S
(a )
G
_n_n_
D)
Q1
ID
D2
(bl
F i g u r a 6.160.— Diagrama de bloques de un registro de entrada y salida en paralelo realizado con bies­
tables D: a) Sím bolo lógico no norm alizado; b ) Sím bolo lógico norm alizado.
440
SISTEMAS ELECTRONICOS DIGITALES
de bloques correspondiente se representa en la figura 6.160. Para reducir la com ­
plejidad de los esquemas, la entrada y la salida de inform ación de estos registros
se suelen representar mediante un solo hilo cruzado por una línea inclinada sobre
la que se indica el número m de biestables que lo constituyen (figura 6.161).
(a )
G
- n _ n _
h
m
D
----- 7 1 --------------
r
ID
(b )
F ig u r a 6 .1 6 1 .— Diagram a de bloques de un registro de entrada y salida en paralelo realizado con bies­
tables D : a) Sím bolo lógico no norm alizado, b) Sím bolo lógico norm alizado.
SISTEM AS SEC U EN CIA LES
441
F Ig u r A 6 .1 6 2 .— D ia g ra m a de bloqu es de un c o n ta d o r sín c ro n o .
6 .3 .5 .2 .2
Contadores síncronos. Supóngase que el sistema combinacional N I
de la figura 6.155 no posee las entradas exteriores x, a x„. El sistema resultante
se representa en la figura 6.162. El diagrama de flujo de un sistema de este tipo
que posea m biestables tiene 2'" = n estados internos y se representa en la figura
6.163. Este sistema cambia de estado cada vez que se aplica a la entrada T de sus
biestables un impulso de sincronismo. El estado en que se encuentra en cada ins­
tante depende del número de impulsos de sincronismos que se ha aplicado hasta ese
m omento. Por lo tanto, este sistema secuencial síncrono constituye un contador.
La figura 6.162 se puede representar también de forma más simplificada indi­
cando las m salidas de los biestables y las m entradas mediante un segmento sobre
el que se coloca el indicativo m. Se obtiene así la figura 6.164.
Por ser los contadores sistemas secuenciales síncronos de aplicación general, se
estudiarán con mayor detenimiento en el apartado 6.3.5.4.3 posteriormente. Pero
antes se analizarán diversas variantes que se pueden realizar en la figura 6.162. Al
sistema representado en dicha figura se le puede añadir una variable de entrada
/, que cuando adopte un determinado nivel lógico coloque las variables de entra­
da de los biestables en un estado tal que los impulsos aplicados a éstos no hagan
cambiar su estado (si los biestables son J-K, la variable I hará que ,/, = K¡ = 0
para todos los biestables). Se obtiene así un sistema cuyo esquema es el de la figu-
442
SISTEMAS ELECTRONICOS DIGITALES
F i g u r a 6 . 163.— Diagram a de flujo de un contador síncrono.
ra 6.165 y su diagrama de flujo el representado en la figura 6.166. El sistema obte­
nido constituye un contador con entrada de inhibición.
Al sistema combinacional de la figura 6.162 se le puede añadir una entrada
A / D (fig. 6.167) que, según su estado sea el uno o el cero lógico, haga que a partir
de un estado determinado el sistema vaya al siguiente o al anterior. Se obtiene así
un contador síncrono cuyo diagrama de flujo es el representado en la figura 6.168,
y que recibe el nombre de reversible porque realiza el contaje en sentido ascendente
o descendente según el valor de la variable A / D .
SISTEMAS SECUENCIALES
F ig u r a
443
6 .1 6 4 .— D ia g ra m a d e b lo q u e s s im p lifica d o de un co n ta d o r sín c ro n o re a liz a d o co n b iestables
J-K.
F Ig u r A 6 .1 6 5 .— D ia g ra m a d e b loq u es de un c o n ta d o r s ín c ro n o re aliza d o co n biestables J - K q u e posee
una en trada d e in h ib ic ió n .
Se puede realizar un contador que posea ambas variables de entrada / y A / D ,
es decir, que sea reversible y al mismo tiempo se pueda inhibir su evolución. Su
diagrama de flujo será el de la figura 6.169 y su esquema el de la figura 6.170.
También resulta de gran interés, tal com o se verá en apartados posteriores, do­
tar a los contadores síncronos de la posibilidad de que en ellos se pueda introducir
información exterior en paralelo al aplicar el impulso de sincronismo en las entra­
das T. Esta opción se puede añadir a cualquiera de los esquemas de las figuras
444
SISTEMAS ELECTRONICOS DIGITALES
F ig u r a
6.1 6 6 .— Diagrama de flujo de un contador síncrono con entrada de inhibición.
F i g u r a 6.167,—Diagram a de bloques de un contador síncrono reversible realizado con biestables J-K.
SISTEMAS SECUENCIALES
445
F Ig u r A 6 .1 6 8 .— D ia g ra m a de flu jo de un co n ta d o r sín c ro n o reversib le.
6.164, 6.165, 6.167 y 6.170. En la figura 6.171 se representa el esquema de la figu­
ra 6.164 m odificado para dotarlo de entradas en paralelo. Entre el sistema com bi­
nacional y las entradas de los biestables se colocan m multiplexores de dos canales
con una variable de selección común C / P . U no de los canales de los multiplexores
se conecta a las salidas del sistema combinacional y el otro al exterior. Según el
estado de la variable C / P , los impulsos aplicados en T harán que el contador pase
al estado siguiente o que en él se introduzca la información externa en paralelo.
En los distintos esquemas de contadores que se han analizado se puede utilizar
cualquiera de los biestables síncronos activados por flancos estudiados en el apar-
446
SISTEM AS EL EC TR O N IC O S D IG ITA LES
1= 1
F ig u r a
6.169.—Diagram a de flujo de un contador síncrono reversible con entrada de inhibición.
tado 6.3.2.2. Com o se estudió en dicho apartado, estos biestables suelen poseer en­
tradas de puesta a cero y a uno asincronas. Por ello a los contadores se les puede
añadir una o más variables de puesta en estado inicial que se obtienen conectando
entre sí todas las variables de puesta a cero o puesta a uno de los distintos biesta­
bles. En la figura 6.172 se representa el diagrama de bloques de un contador con
entrada de puesta en estado inicial asincrona.
SISTEMAS SECUENCIALES
447
F i g u r a 6 .1 7 0 . — Diagrama de bloques de un coniador síncrono reversible con entrada de inhibición
realizado con biestables J-K.
F i g u r a 6 .1 7 1.— Diagrama de bloques de un contador síncrono con entradas en paralelo síncronas rea­
lizado con biestables D.
6 .3 .5 .2 .3
R e g istro s d e d e sp la z a m ie n to . Si en el sistema de la figura 6.155 se
suprime el sistema combinacional N 1 y las salidas de cada biestable Q¡ se conec­
tan directamente a las entradas del biestable Q¡ + ,, se obtiene el sistema de la fi­
gura 6.1730. Si se disponen al exterior las entradas del primer biestable y las sali-
448
F ig u r a
SISTEMAS ELECTRONICOS DIGITALES
6 .1 7 2 .— Diagrama de bloques de un conlador con puesta en estado inicial asincrona, realizado
con biestables D.
das del últim o, este sistema es un registro de desplazamiento: la inform ación con­
tenida en cada biestable se desplaza al siguiente al aplicar un impulso de sincronis­
mo. Por tratarse de un sistema de aplicación general su estudio se realiza también
en el apartado 6.3.5 .4 .4 . En la figura 6.173er se utilizan biestables J- K y por ello
las salidas Q y Q de cada biestable se conectan respectivamente a las entradas
J y K del siguiente. El conexionado se simplifica utilizando biestables tipo D que
resultan más adecuados para realizar registros de desplazamiento. El esquema co­
rrespondiente se representa en la figura 6.174#.
Los diagramas de las figuras 6.173ff y 6.174# resultan complejos en lo que se
refiere a su realización. Por ello se pueden sustituir por los sím bolos normalizados
representados en las figuras 6.1736 y 6.1746, que se caracterizan por poseer el indi­
cativo SRGm que indica que se trata de un registro de desplazamiento (shift register) de m bits con una entrada de impulsos de desplazamiento, que hacen que se
desplace la inform ación hacia la derecha (C l/-> ) , y una de inform ación (1J-IK en
la figura 6.1736 y 1£> en la 6.1746).
Al igual que los contadores, los registros de desplazamiento pueden también
poseer entradas de inhibición, ser reversibles o tener la posibilidad de introducir
en ellos información en paralelo. El lector puede, a partir de lo estudiado, deducir
los esquemas correspondientes.
6 .3 .5 .3
Sistem as secuenciales síncronos a sin cro n izad o s. En el apartado 6.3.5.1
se analizaron los sistemas secuenciales síncronos cuyo diagrama de bloques se repre­
senta en la figura 6.155 y que se caracterizan porque los impulsos del generador se
J.
Entro d a
de
Inform ación
lo.
T,
K,
J?
T?
K?
Om-7
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S a lid a
de
In fo rm ació n
G EN ER A D O R
DE
IM PU LSO S
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SRG m
_n _n
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u
c
1K
(b )
F ig u r a 6 .1 7 3 . — Diagram a de bloques de un registro de desplazam iento realizado co n biestables J-K:
a) Con indicación de todas las conexiones entre los biestables; b) M ediante un sím bolo lógico norm ali­
zado.
En tra d a
de ---------info rm ació n
CD
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2
<n o
Qm-1
—
S a lid a
de
Inform ación
GEN ERAD O R
DE
IM P U LSO S
(a)
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> C 1 /— —
h
E n tra d a de
in fo rm a ció n
r
ID
1
1
1
1
1
1
1
1
1
S a lid a de
info rm ació n
(b )
F i g u r a 6 .1 7 4 .— Diagrama de bloques de un registro de desplazam iento realizado con biestables D: a)
Con indicación de todas las conexiones entre los biestables; b) M ediante un sím bolo lógico norm a­
lizado.
SISTEM AS SECU EN CIALES
451
aplican a la entrada T de todos los biestables. Estos sistemas poseen la característi­
ca de que todos los biestables cambian simultáneamente.
Existe otra forma de construir los sistemas secuenciales síncronos que permite
simplificar el sistema combinacional N 1. Dicha forma consiste en conectar la entra­
da T de algunos biestables a la salida Q de otros y el generador de impulsos a los
demás. La entrada T de un biestable se puede conectar a la salida Q de otro que
cambie de estado com o mínimo siempre que aquél deba cambiar de estado.
Estos sistemas presentan el inconveniente de que los biestables no cambian de
estado simultáneamente y por ello se pueden generar transiciones aleatorias en las
salidas del sistema N2 que genera las variables de salida 2 .
Esta característica ha hecho que estos sistemas reciban el nombre de sistemas
secuenciales síncronos asincronizados o asincronos sincronizados, y que su utiliza­
ción práctica presente limitaciones que han hecho que su principal aplicación sea
la síntesis de contadores.
La comprensión del funcionam iento de estos sistemas resulta más sencilla me­
diante algunos ejemplos. En la figura 6.175 se representa el esquema general de
un sistema secuencial síncrono asincronizado. La entrada T del primer biestable se
F ig u r a 6 . 1 7 5 . — D ia g r a m a d e b lo q u e s d e u n s is t e m a s e c u e n c ia l s ín c r o n o a s in c r o n iz a d o .
452
Im p u lso s
de contaje
SISTEMAS ELECTRONICOS DIGITALES
_n j
F Ig u r A 6 .1 7 6 .— D ia g ra m a de e vo lu c ió n te m p o ra l de la s s a lid a s de un c o n ta d o r a sin c ro n o b in a rio n atu ­
ral en se n tid o ascend ente.
conecta al generador de impulsos y la de los demás a las salidas Q de otros que
les precedan. El biestable más adecuado para controlar la entrada T de otro es
aquel que cambie de estado solamente cuando el último deba hacerlo. Si ello es
posible para todos los biestables, se puede eliminar el sistema combinacional. Lo
demostraremos mediante un ejemplo sencillo de gran aplicación práctica.
Supóngase que se desea realizar un contador asincrono que efectúe el contaje
de impulsos en binario natural y hasta 7. El diagrama de evolución de las variables
de este contador se representa en la figura 6.176, en la que se supone que el cambio
de los biestables se realiza en el flanco de bajada (se necesitan tres biestables para
codificar los 8 estados posibles del 0 al 7).
Observando dicha figura se comprueba que Q¡ sólo debe cambiar cuando Q0
lo hace de uno a cero y lo mismo puede decirse de Q2 con respecto a Q,. Por ello
Im pulsos
dt
—
contaje
H-V (II
S
s
S
1J
1J
1J
>C1
>C1
- C >C1
tK
1K
IK
R
Oo
R
F ig u r a 6 .1 7 7 ,— E s q u e m a d e u u c o n t a d o r a s in c r o n o
b in a r io n a tu r a l e n s e n t id o a s c e n d e n te .
SISTEM AS SECU EN CIALES
453
si el contador se realiza con biestables J-K activados por flancos de bajada se puede
unir Q0 a 7 j y Q, a Tv al mismo tiempo que las entradas J y K de cada biestable
se conectan al nivel del uno lógico. Se obtiene así el esquema del contador represen­
tado en la figura 6.177 en el que el sistema combinacional N I ha desapare­
cido. En dicha figura se supone que los biestables tienen entradas de puesta a uno
(S) y puesta a cero (R ) activas con un cero. El contador es cíclico y evolucio­
na de acuerdo con el diagrama de flujo de la figura 6.178. Las entradas R se co­
nectan a un interruptor que permite realizar una puesta a cero en cualquier
instante.
F ig u r a 6 . 1 7 8 . — D ia g r a m a d e f lu j o d e u n c o n t a d o r a s in c r o n o b in a r io n a t u r a l e n s e n t id o a s c e n d e n te .
SISTEMAS ELECTRONICOS DIGITALES
454
El lector puede hacerse a continuación la siguiente pregunta: ¿Cuál sería el dia­
grama de flujo del contador si los biestables cambiasen de estado con los flancos
de subida? Se deduce fácilmente que las salidas del contador evolucionarían de
acuerdo con el diagrama de la figura 6.179 que corresponde al diagrama de flujo
de la figura 6.180 equivalente al de un contador en binario natural en sentido des­
cendente.
Im p u lso s
de contaje
^
u
r r n
I_________ l
F ig u r a
l__________l
L
6.1 7 9 .— Diagrama de evolución temporal de las salidas de un contador asincrono binario natu­
ral en sentido descendente.
Otra pregunta interesante: ¿Cómo se podría obtener un contador descendente
con un diagrama de flujo idéntico al de la figura 6.180 con biestables activados
por flancos de bajada? La respuesta se da gráficamente en la figura 6.181 en la
que se comprueba que Q0 se une a 7j y Q, a T2.
Para elevar la capacidad de contaje es necesario añadir biestables conectándo­
los de forma similar (Q2 o Q 2 a T-¡, etc.).
Se obtiene fácilmente un contador reversible com binando los esquemas de las
figuras 6.177 y 6.181 mediante la utilización de multiplexores de dos canales junto
con los biestables. El esquema se representa en la figura 6.182. Cada entrada T
se conecta a la salida de un muitiplexor de dos canales cuyas entradas se unen a
las salidas Q y Q del biestable anterior. Las entradas de selección de todos los
multiplexores se conectan a una variable A / D que según se encuentre en cero
o uno hace que el contador realice el contaje en sentido ascendente o descendente
respectivamente. En la figura 6.183 se representa el diagrama de flujo correspon­
diente.
Los contadores asincronos se caracterizan por su sencillez y fueron los primeros
en integrarse. Un estudio más detallado se realizará en el apartado 6 .3 .5.4.3.2 en el
que se analizarán las transiciones debidas al retraso en la conmutación de los sucesi­
vos biestables.
SISTEMAS SECUENCIALES
F ig u r a
455
6 .1 8 0 .— Diagrama de flujo de un contador binario natural en sentido descendente.
6 .3 .5 .4 Bloques funcionales síncronos
6 .3 .5 .4 .1
Introducción. En el apartado 6.3.5.2 se definieron y analizaron diver­
sos sistemas secuenciales síncronos de aplicación general. Se define un bloque funcio­
nal síncrono, al igual que un bloque funcional combinacional, com o un sistema
secuencial síncrono de aplicación general.
Estos bloques funcionales poseen ya un nivel de complejidad lo suficientemente
elevado com o para que en ellos aparezcan diversos conceptos con variantes alter­
nativas.
SISTEMAS ELECTRONICOS DIGITALES
456
Im p u lso s
de
contaje
F Ig u r A 6 .1 8 1 .— E sq u e m a de un c o n ta d o r a sin c ro n o b in a rio n atu ra l en sentido descendente.
A /d \
S
Im p u ls o s
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Q1
—
1K
-C R
F Ig u r A 6 .1 8 2 .— E sq u e m a de un c o n ta d o r a sin c ro n o reversib le en b in a rio n a tu ra l.
Esto hace necesario, en opinión del autor, la creación de una teoría general de
los bloques funcionales síncronos que estudie los diferentes conceptos y sus varian­
tes.
Por todo ello, se desarrolla en primer lugar dicha teoría para analizar a conti­
nuación los distintos tipos de bloques funcionales que, com o se verá, son casos
particulares de la misma.
SISTEMAS SECUENCIALES
F ig u ra
457
6 .183.— D ia g ra m a de flu jo de un c o n ta d o r reversible en binario n a tu ral.
Se recom ienda al lector que antes de estudiar los apartad o s siguientes analice
con detenim iento la sim bología norm alizada descrita en el apéndice 1 .
6 .3 .5 .4 .2
Teoría general y símbolos norm alizados. L a creación de una teoría
general de los bloques funcionales síncronos está basada en la existencia de un
conju n to de características com unes a todos ellos independientem ente de la función
concreta que realicen.
Los bloques funcionales síncronos poseen en general una capacidad de operación
458
SISTEM AS EL EC TR O N IC O S D IG ITA LES
(por ejem plo contaje, m em orización, etc.) lim itada que depende del núm ero de
biestables situados en su interior.
Las características generales com unes a todos los bloques funcionales síncronos
son las siguientes:
a) Posibilidad de puesta en u no o m ás estados determ inados de todos los
biestables que form an el bloque.
E sta característica responde a la necesidad de colocar los biestables en un cierto
estado en el m om ento de d ar tensión al sistem a electrónico del cual form a parte el
bloque, o cuando se produce una determ inada circunstancia.
La puesta en un cierto estado se puede realizar de form a asincrona o síncrona.
La puesta asincrona en cierto estado actúa directam ente sobre las entradas de
puesta a cero o puesta a u no asincronas de los biestables. La m ás usual en los
bloques funcionales síncronos es la puesta a cero de todos los biestables.
La puesta síncrona en un cierto estado se logra colocando las entrad as de
inform ación de todos los biestables en u n estado tal que al aplicar un flanco activo
en la en trad a T se pongan aquéllos en un cierto estado.
P o r ejem plo, si se tra ta de u n a puesta a cero síncrona y los biestables son del
tipo J-K, se p o n d rá n a cero to d as las en tradas J y a uno todas las entradas K.
L a m ás utilizada de am bas es la p uesta a cero asincrona que la poseen la p rácti­
ca to talid ad de los bloques funcionales síncronos en las distintas tecnologías.
b) Selección de distintos m odos de operación.
La m ayoría de los diferentes tipos de bloques funcionales pueden tener varios
m odos de operación, algunos de los cuales se analizaron en el a p a rta d o 6 .3 .5 . 2 .
Los m odos de operación dependen, en general, del tipo de bloque. P o r ejem ­
plo, los co ntadores pueden realizar el co n taje en dos sentidos diferentes seleccionables m ediante una variable b in aria de selección (variable A / D en la figu­
ra 6.167).
E n los esquem as es conveniente que se pueda conocer el m odo de operación
co rrespondiente a cada uno de los estados de la variable de selección. U na form a
de realizarlo, utilizada en la sim bología no n orm alizada, consiste en definir la va­
riable de selección m ediante las letras iniciales de los dos m odos de operación, se­
p arad as p o r un segm ento inclinado. A dem ás, a la letra correspondiente al m odo
de operació n que se p roduce cu an d o la variable de selección se encuentra en cero,
se le coloca encim a la raya de inversión. P o r ejem plo, en el c o n ta d o r reversible
de la figura 6.167 la variable de selección se indica A / D si el co n ta d o r cuenta en
sentido ascendente cuando A / D = 0 y en sentido descendente cuando A / D = 1.
La representación A / D indicará la situación c o n tra ria a la an terio r.
U n m odo de operación, de aplicación en todos los bloques funcionales síncro­
nos independientem ente de su tipo, es el de inhibición. La inhibición de un bloque
funcional síncrono consiste en colocar las en tradas de los biestables en un estado
tal que los im pulsos aplicados a la en trad a de sincronización T nt> producen la
m odificación del estado interno. P o r ejem plo, si los biestables utilizados son J-K,
se logra la inhibición colocando en nivel cero las en trad as J y K de todos ellos.
La inhibición produce dos m o d o s o estados de funcionam iento: estado de
inhibición y estado de desinhibición. A m bos pueden ser, p o r lo tan to , seleccionados
459
SISTEMAS SECUENCIALES
E n tra d a s
m odo
(a )
de
d t fu n c io n a m ie n to
(b !
F i g u r a 6 .1 8 4 .— S ím bolos lógicos de u n c o n ta d o r sín c ro n o reversible: a) N o n o rm aliz ad o ; b) N o rm ali­
zad o .
m ediante u n a variable binaria que se suele designar m ediante la letra / si la inhibi­
ción se produce cu an d o a d o p ta el nivel u no y por 7 en el caso contrario.
C uando los distintos m odos de funcionam iento son incom patibles entre sí, es
decir, que el sistem a sólo se puede en co n trar en uno de ellos, y no en m ás de uno
sim ultáneam ente, son posibles varias soluciones para las entradas de selección de
aquéllos.
U n ejem plo se m uestra en las figuras 6.184 y 6.185 en las que se representa el
diagram a de bloques de un contador reversible con cuatro m odos de funcionam iento.
En la figura 6.184 se presenta u n a solución en la que se utilizan dos entradas de
selección A 0 y A ¡ que perm iten m ediante sus cu atro posibles estados seleccionar los
cuatro m o d o s: contaje ascendente, contaje descendente, en trad a de inform ación en
paralelo e inhibición.
E n la figura 6.184# se representa el sím bolo no norm alizado. U na característica
de este sím bolo es que no es autoexplicativo y necesita ir acom pañado de una tabla
de verdad que indique el m o d o correspondiente a cada una de las com binaciones
dc'las variables de selección A 0 y A ¡. D icha tab la se representa debajo del sím bo­
lo en la figura 6.184#. La figura 6.184& representa el sím bolo norm alizado que
hace innecesaria la ta b la de verdad. P a ra ello a las variables de selección se les
asigna la letra M (de m odo de operación) seguida de 0 /3 , que indica que las com bi-
SISTEMAS ELECTRONICOS DIGITALES
460
a /d
C/P
1
la)
F ig u ra
6.1 8 5 .— S ím bolos lógicos de u n c o n ta d o r reversible: a ) N o n o rm a liz a d o ; b) N o rm alizad o .
naciones 0, 1, 2 y 3 corresponden a los distintos m odos de operación. La com bina­
ción 0 corresponde al contaje ascendente, lo cual se indica colocando los sím bolos
0 + en la en trad a de co n taje. L a com binación 1 corresponde al co n taje descenden­
te, lo cual se indica colocando los sím bolos 1— en la entrada de contaje. La com bi­
nación 2 perm ite la en trad a de in fo rm ació n en paralelo, lo cual se indica colocan­
do el dígito 2 en las entradas en paralelo. A dem ás, dado que la en trad a en paralelo
se p roduce en sincronism o con los im pulsos aplicados en la en trada de im pulsos,
ésta se denom im a C (control) seguida del núm ero 4.
L a en trad a en p aralelo recibe, p o r lo ta n to , la denom inación 2,4D que indica
que p a ra que se produzca es necesario que M 0 /3 = 2 y que sim ultáneam ente se
aplique un flanco activo (en este caso el de subida) en C4. La en trad a de control
recibe la denom inación C 4 /0 + / I — en la que las barras inclinadas indican m o­
dos de fu ncionam iento excluyentes. Se recom ienda al lector nuevam ente que con­
sulte el apéndice 1 en el caso de que no conozca la sim bología norm alizada.
La figura 6.185# representa el sím bolo no norm alizad o de o tra solución que
posee tres en trad as de selección, una de ellas A / D selecciona si el contaje se realiza
en sentido ascendente o descendente. La en trad a C / P selecciona si el im pulso
aplicado en T es con tad o o bien hace que entre en paralelo la inform ación presente
en las en trad as D . F inalm ente, la en trad a I inhibe cualquier acción cuando se en­
cu en tra en nivel uno. Esta solución im plica un term inal m ás en el circuito integra­
d o , pero presenta la ventaja de que es autoexplicativa y no necesita la tab la de la
figura 6.184cr. P a ra ello se utiliza el convenio, indicado anteriorm ente, de represen­
ta r las entradas de selección de m odo de operación por las dos iniciales de los dos
m odos seleccionados, separadas p o r un segm ento inclinado.
SISTEMAS SECUENCIALES
461
En la figura 6.1856 se representa el sím bolo norm alizado de esta solución. Las
tres en trad as de m odo de operació n se d en o m inan M I { A /D ), M I (C / P ) y M 3 (/).
La entrad a de im pulsos de sincronism o recibe la denom inación C 4/3, 2 , 1 + /3 , 2,
1 — que indica:
C4: im pulsos de en trad as de in form ación.
3, 2, 1 + : co n taje ascendente ( + ) si M3 = 0 (3), M 2 = 0 (2) y M 1 = 0
3, 2, 1— : co n taje descendente (—) si M3 = 0 (3), M 2 = 0 (2) y M I (1)
La en trad a de in fo rm ació n en paralelo recibe la denom inación 3, 2, 4D que
indica que dicha acción se p roduce si M3 = 0 (3), M 2 = 1 (2) y se aplica un flanco
de subida en C4 (4D ).
c) A m pliabilidad de la capacidad.
Los bloques funcionales integrados poseen una capacidad lim itada, pero es
conveniente que se p uedan aco p lar p a ra am p liar dicha capacidad sin necesidad de
utilizar o tro tipo de circuitos.
P a ra ello se d o ta a los bloques funcionales síncronos de los term inales adecua­
dos. El m odo de operación de estos term inales depende del tipo de bloque funcio­
nal y se estudia en los a p a rta d o s 6 .3.5.4.3 y siguientes dedicados a cada uno de
ellos.
d) C on tro l del tercer estado de la salida.
C iertos tipos de bloques funcionales se utilizan en ocasiones conectándolos a
una b a rra (bus) de in fo rm ació n . Es conveniente para ello que tengan en las salidas
puertas seguidoras de tres estados com o las estudiadas en el a p a rta d o 5.4.4.3.4.
En la figura 6.186cr se representa el esquem a sim plificado de un bloque funcio­
nal síncrono con salida de tres estados. Las salidas Q de los biestables del blo­
que se conectan a las en trad as de sendas p u ertas de tres estados cuya entrada de
inhibición se lleva al exterior. Según dicha e n tra d a se encuentre en el nivel lógico
cero o uno, a la salida del bloque aparece el estado de las salidas Q de los biesta­
bles, o bien dicha salida se p one en el tercer estado de alta im pedancia con relación
a los term inales de la fuente de alim entación. E n la figura 6.1866 se representa el
sím bolo lógico no no rm alizad o , en el que la salida de tres estados se indica con
un triángulo invertido.
E n la figura 6.186c se representa el sím bolo norm alizado. La en trad a de inhibi­
ción recibe la denom inación E N [desinhibición (enable)] seguida del dígito a . D i­
cho dígito a se coloca al lado del sím bolo V de tres estados en las salidas. En el
caso de que E N a actúe sobre todas las salidas, es su ficien te que se coloque a V en
una sola de ellas. C uando el estado de la salid a depende sólo de E N se puede incluso
su prim ir a.
é) O tras funciones.
Las funciones descritas en los ap artad o s anteriores son las más usuales, pero
existen o tras que, au n q u e de uso m enos generalizado, son de utilidad en algunos
bloques funcionales.
E n la figura 6.187ff se representa el sím bolo no norm alizado de una de ellas
constituida p o r la posibilidad de selección del flanco activo de los im pulsos de sin-
SISTEMAS ELECTRONICOS DIGITALES
462
T
Is
!o)
BLO Q U E
FU N C IO N A L
S IN C R O N O
Ib)
(c)
F i g u r a 6 .1 8 6 .— B loque fu n cio n al sín c ro n o con salid a de Ires estad o s: a) E squem a sim plificado;
b) Sím bolo lógico no n o rm aliz ad o ; c) S ím bolo lógico n o rm aliz ad o .
cronism o. L a form a m ejor de lograrlo es conectar la e n tra d a T del bloque a una
p u erta O-exclusiva de dos entradas que se disponen en el exterior. A una de ellas
se aplican los im pulsos de sincronism o. Según que el nivel de la o tra sea cero o
u n o , a la salida de la puerta aparecen los im pulsos de form a directa o inversa. P o r
ello, esta en trad a se puede d enom inar de selección de flanco activo y ser indicada
p o r S / B si su estado cero selecciona el flanco activo de subida y el uno el de b aja­
da, o p o r S / B en caso co n trario . E n la figura 6.187& se representa el co rrespon­
diente sím bolo n o rm alizado. La en trad a S / B posee el indicativo M I. La entrada
de im pulsos de sincronism o se indica m ediante dos term inales, uno activo con los
flancos de subida (TC) y o tro con los de b ajad a (1C). El dígito I indica que la ac­
ción correspondiente se produce cuando M I = 0, y el dígito 1 índica que la acción
correspondiente se produce cuando M I = 1.
463
SISTEMAS SECUENCIALES
Ib)
(a)
F ig u ra
6 .1 8 7 .— B lo q ue funcional sín c ro n o co n selección del flan co activo de los im pulsos de sin c ro ­
n ism o: a) S ím bolo lógico no n o rm aliz ad o ; b ) S ím bolo lógico norm alizad o .
B LO Q U E
FUN CIO N A L
SIN C R O N O
D /I
¡ o)
I bl
F ig u r a 6.188.—Bloque funcional síncrono con selección de salida directa o inversa: a) Símbolo lógico
no norm alizado; b) Símbolo lógico norm alizado.
464
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
En la figura 6 . 188a se representa el sím bolo no norm alizado de o tra función
constituida p o r la posibilidad de selección de que a la salida del circuito aparezca
el contenido de los biestables que fo rm an p arte del bloque funcional o su inverso.
P a ra ello las salidas de los n biestables se conectan a una de las entradas de otras
ta n ta s puertas O-exclusiva de dos en trad as. Las segundas entradas de todas las
p uertas se unen entre sí y al exterior a un term inal que, según se encuentre en cero
o en uno, produce el efecto indicado an teriorm ente. D icho term inal recibe la deno­
m inación D //^ d ire c to /in v e rs o ) y, de acuerdo con lo expuesto anteriorm ente, se
debe indicar D / I o D / I . E n la figura 6.188& se representa el sím bolo n o rm a ­
lizado.
La e n trad a D / I recibe la denom inación N [de inversión (negate)] seguido del
dígito (3. Las salidas llevan el indicativo (3 que indica que son directas si Nf3 = 0
e inversas si N(3 = 1.
C om o resum en, en la figura 6.189 se representan los sím bolos no norm alizado
(a) y norm alizado (b) de un bloque funcional síncrono que posee todos los term i­
nales estudiados en este a p a rta d o y los que le preceden. Es conveniente describir
brevem ente el sím bolo norm alizado que posee los siguientes term inales:
M ------——— : m en trad as de m odo de o peración que corresponden a 2"’ m odos
2”
1
diferentes.
G k : E n tra d a de desinhibición que actúa sobre la salida de propagación
k CT=n.
M o l : E n tra d a de co n tro l del tipo de flanco activo.
E N k : E n tra d a de desinhibición del tercer estado de la salida.
N y : E n tra d a de co n tro l de la inversión de la salida.
a C l : E n tra d a de im pulsos de sincronism o activa con flancos de subida
cu ando M a = 1
o lC I : E n tra d a de im pulsos de sincronism o activa con flancos de b ajada
cuando M a = 0
ID : E n trad a de inform ación en paralelo en sincronism o con los im pulsos
aplicados en a C 1 y a C l.
\ , y V : Salida de tres estados. Se encuentra en tercer estado si E N k = 0.
C u an d o E N K = 1, aparece en ella la in fo rm ació n contenida en el blo­
que si Ny = 0 y su inversa si N y = 1.
kCT= n
: Salida de p ropagación que se encuentra en nivel uno si G k = 1 y el
contenido del bloque es el núm ero binario equivalente al decim al n,
f ) P ro g ram ab ilid ad .
Finalm ente se estudia esta característica que añade una gran flexibilidad a los
bloques funcionales síncronos. Se dice que un bloque funcionl síncrono es program able cu an d o posee capacidad de m em orización de las variables de m odo de ope­
ración.
E n la figura 6.190a y b se representa el esquem a básico de un bloque funcional
síncrono pro g ram ab le que está d o tad o de un registro de e n tra d a y salida en parale­
lo cuyas salidas se conectan a las entradas de m odo de operación del bloque fu n ­
cional síncrono. C olocando en las en trad as D de este registro una com binación bi-
SISTEM AS S E C U E N C IA LE S
E n tra d a s
465
d e m odo
de
fu n c io n a m ie n to
(a )
E n t r a d a s de modo__
de fu n c io n a m ie n to
E n tra d a
de
p ro p a g a c ió n —
Gk
E n tra d a
de
s e le c c ió n
Mo¿
flanco activo
de
E NA
E n t r a d a de in h ib ic ió n
del t e r c e r e s ta d o
E n tra d a
de s e le c c ió n
d ir e c to / in v e r s o
Im p u ls o s
de
s in c r o n is m o /
NTf
iz ;:
o cC I
ó¿C1
n
ID
x ,1 v
V
kCT= n
S a lid a
de
p ro p a g a c ió n
(b )
F i g u r a 6 . 1 8 9 . —Diagram a d e bloques general de un bloque
funcional síncrono: a) Símbolo lógico no
norm alizado; b) Símbolo lógico norm alizado.
466
SISTEMAS ELECTRONICOS DIGITALES
(a l
Ib )
F ig u ra
6 .1 9 0 .— E squem a básico de un blo q u e fu n cio n al sín cro n o p ro g ra m a b le realizado m ediante:
a) S ím bolos lógicos no n o rm alizad o s; b) S ím bolos lógicos n o rm aliz ad o s.
n aria y aplicando u n im pulso en su en trad a T(C) se m em oriza en él un cierto m odo
de funcionam iento.
E n la figura 6.190 se supone que las en trad as en paralelo del registro y del blo­
que funcional síncrono son independientes al igual que las entradas T(C) de am -
SISTEMAS SECUENCIALES
46 7
E n t ra d o s en
p a r a le lo
E n tra d a
de
s e le cció n
I
R E G IS T R O
PE
MODO
DE
O P E R A C IO N
BLO Q U E
FU N C IO N A L
Im p u ls o s
de
sin cro n ism o
I
S IN C R O N O
(ü )
E n tra d a
de selección
Im pu lsos
de sincronismo
En tra d a s
p a ralelo
en
n,
(b )
F ig u r a 6 .1 9 1 .— Esquema básico de un bloque funcional síncrono program able con entrada en parale­
lo única realizado mediante: a) S ím b olos lógicos no norm alizados; b ) Sím bolos lógicos norm alizados.
SISTEM AS E LE C T R O N IC O S D IG IT A L E S
468
E n tra d a
(b)
F i g u r a 6.192.—Esquema básico de un bloque funcional síncrono program able con entrada en parale­
lo única y entrada de inhibición realizado mediante; a) Sím bolos lógicos no norm alizados; b) Símbolos
lógicos norm alizados.
SISTEM AS SECU EN CIALES
469
bos. P ero , en general, es necesario seleccionar prim ero el m odo de operación para
realizar a co ntinuación las acciones adecuadas sobre el bloque funcional síncrono,
por ello resulta m ás adecuado disponer de term inales com unes de en trad a en p a ra ­
lelo y de u n a en trad a T(C) tam bién com ún. E n la figura 6.191a y b se representa
el esquem a básico. E n el registro se m em orízan todas las señales de m odo de ope­
ración excepto la de inhibición. Las entradas T{C) de am bos elem entos se conectan
entre sí, y lo m ism o sucede con las en trad as en paralelo cuyo núm ero es igual a
n o m según cuál de am bos sea m ayor. C o locando una cierta inform ación en los
n bits de e n tra d a en paralelo, al aplicar un im pulso en la en trada T(C), dicha in fo r­
m ación se in tro d u ce en el registro o en el bloque funcional dependiendo del estado
de la en trad a de inhibíció n /d esin h ib ició n de am bos. D ado que la inform ación debe
en trar en uno o en o tro , se puede d o ta r a am bos de sendos term inales de inhibi­
ción/desin h ib ició n I{Ga) que actúen con niveles inversos y unirlos entre sí. Ese ter­
m inal com ún constituye u n a e n tra d a de selección. E n la figura 6.191, si ese term i­
nal se encuentra en nivel uno, la inform ación entra en el registro de m odo de
operación, y si se encuentra en nivel cero, en tra en el bloque funcional.
Se puede adem ás d o ta r al bloque funcional obtenido de una entrada de inhibi­
ción com ún a am bos elem entos. E n la figura 6.192a y b se realiza esta función m e­
diante sendas p uertas Y conectadas a las en trad as de inhibición. Sólo cuando la
en trad a de inhibición se encuentra en nivel uno puede introducirse inform ación en
paralelo en el registro o en el bloque funcional. E n la figura 6.193a y b se represen­
ta un bloque funcional síncrono prog ram ab le que contiene en su interior todos los
elem entos de la figura 6.192.
En tra d a
de
in h ib ició n
E n tra d a
de
s e le c c ió n
En trad a
de
En tra d a
de selección
inhibición
Go¿
1
Gfl
>CT
«AT D - M—T—
2-1
r
BLO Q U E
F U N C IO N A L
SIN CRO N O
PR O G RA M A BLE
la
,'n
a,n,xD
(a)
( b)
F i g u r a 6 . 1 9 3 . —Bloque funcional síncrono program able:
a) Sím bolo lógico no norm alizado; b) Sím­
bolo lógico norm alizado.
SISTEMAS ELECTRONICOS DIGITALES
470
En ap artad o s sucesivos se estudian los bloques funcionales síncronos más típi­
cos que se pueden co nsiderar casos p articulares de la teoría general que se acaba
de exponer.
6 .3 .5 .4 .3 Contadores
6 .3 .5 .4 .3 .1
G en eralid ades. C om o ya se ha visto anteriorm ente, los co n ta d o ­
res son sistem as secuenciales con u n a en trad a de im pulsos, cuyo estado interno en
cada instante representa el núm ero de im pulsos que se han aplicado a aquélla. El
núm ero de estados internos ha de ser igual al m áxim o núm ero de im pulsos que
se desean co n tar, más uno que será el estado inicial, el cual indicará la ausencia
de im pulsos.
P a ra la realización de los contad o res se utilizan los elem entos biestables sincro­
nizados p o r ñ an co s estudiados en el a p a rta d o 6.3.2 que poseen dos estados in ter­
nos.
Los parám etros m ás im portantes de los contadores son los siguientes:
1. Frecuencia m áxim a de los im pulsos que pueden contar.
D epende de la tecnología utilizada en la realización de los biestables y las
p uertas lógicas que constituyen el contador. D icha tecnología fija el tiem po de
conm utación de aquéllos y el tiem po de p ropagación de éstas. Estos parám etros
han tenido una gran evolución y, p a ra conocer en cada m om ento los valores reales,
es necesario recurrir a los m anuales de los fabricantes.
2. C ódigo de contaje.
El código binario de contaje de im pulsos puede ser cualquiera de los m uchos
existentes y algunos de los cuales se estu d iaron en el capítulo 1. Los m ás utilizados
son el binario n atu ral y el decim al codificado en binario natu ral (B CD natural).
C u an d o la capacidad de integración de los fabricantes sólo había alcanzado el
nivel de puerta o biestable era necesario realizar el diseño de los contadores m e­
diante interconexiones de los citados elem entos. El desarrollo de las técnicas de
integración ha perm itido la fabricación de circuitos integrados m onolíticos com ple­
jos que contienen contadores que realizan el contaje en los códigos anteriorm ente
citados. Al lector que desee analizar los m étodos de diseño de contadores con
biestables se le rem ite a la b ibliografía al final del capítulo [M A N D 83].
3. C ap acidad de contaje.
Es el m ayor núm ero de im pulsos que han de ser contados por el sistema. Este
parám etro fija el núm ero de elem entos biestables que se han de utilizar. Si llam a­
mos n al núm ero de im pulsos que se han de co ntar, el núm ero de biestables
necesarios ni, ha de cum plir la re la c ió n :
2m-' < n +
1
<2m
Por ejemplo, si el núm ero de im pulsos a c o n tar es 9, el co n ta d o r ha de tener 4
biestables, dado que
2 4 - 1 < 9 + 1 < 2a
4. M odo de operación.
Los contadores pueden ser síncronos o asincronos según su m odo de operación
SISTEMAS SECUENCIALES
471
corresponda a un sistem a secuencial síncrono o síncrono asincronizado, respectiva­
mente.
Los contadores síncronos son aquellos en los que todas las variables de estado
cam bian sim ultáneam ente, para lo cual se aplican los im pulsos de contaje a la
entrada T de todos los biestables. La m áxim a frecuencia de operación de estos
contadores es igual a la de los biestables utilizados en su realización.
Los co n tad o res asincronos son aquellos en los que las variables de estado
interno no cam bian sim ultáneam ente. Los im pulsos que se desean co ntar no se
aplican a la en trad a T de todos los biestables sino, en general, sólo a la del prim ero,
y la en trad a T de los dem ás biestables es gobernada por las salidas de los que les
preceden. Por tan to , para cam biar de un estado interno a otro no adyacente cuando
se aplica un im pulso al co n tad o r, éste pasa por una serie de estados interm edios.
Las principales diferencias entre los contadores síncronos y asincronos son las
siguientes:
a) La máxim a frecuencia de operación de los contadores síncronos es superior
a la de los asincronos porque, antes de aplicar a la entrada de éstos un nuevo
im pulso, es necesario que todos los biestables hayan cam biado de estado.
b) Los contadores asincronos son m enos com plejos que los síncronos porque el
núm ero de puertas que se utilizan p ara co n trolar las entradas de los biestables es
menor.
c) Los contadores asincronos presentan el problem a de la aparición de impulsos
aleatorios en la decodificación de sus estados.
En sucesivos ap artad o s se analizan los bloques funcionales contadores tanto
asincronos com o síncronos.
6 .3 .5 .4 .3 .2
C o n ta d o re s a sin c ro n o s. Los bloques funcionales contadores asin­
cronos responden a la teoría d esarro llad a en el a p arta d o 6 .3.5.3. Fueron los prim e­
ros en ser integrados p orque son los que necesitan un m enor núm ero de puertas.
El d iagram a de bloques de un bloque funcional co n ta d o r asincrono se represen­
ta en la figura 6.194a y b y posee los siguientes term inales:
a) E n tra d a T (C) de im pulsos de contaje (se supone en este caso activa con flan­
cos de bajad a).
b) E ntrad as de puesta en estado inicial que actúan por nivel e independiente­
m ente de los im pulsos de co n taje. La más usual es la de puesta a estado cero.
c) Salidas Q de los biestables.
Los prim eros en ser integrados fueron bloques funcionales de 4 biestables con
capacidad m áxim a de co n taje 9 en BCD n atu ral o 15 en binario natural.
Los bloques funcionales contadores asincronos en binario natural o BCD n a tu ­
ral se diferencian sólo por el esquem a del circuito com binacional que hace que se
vuelva al estado cero a p a rtir del 9 (BCD n atural) o el 15 (binario natural).
E n la figura 6.195a se representa el sím bolo de un co n ta d o r de flancos de b a ja ­
da en binario n atu ral de 4 biestables y en la figura 6.1956 su cronogram a de evolu­
ción en el tiem po. Se supone que el bloque posee una en trad a de puesta a cero
(Reset) activa con un uno lógico. D icha e n tra d a se debe colocar en el nivel del cero
lógico p a ra que pueda realizarse el contaje.
472
SISTEMAS ELECTRONICOS DIGITALES
E n t r a d a s de pu esta en
e s ta d o in ic ia l por nivel
Im p u lso s
de
con taje
CO N T A D O R
T
A S IN C R O N O
Q
' n
(a )
(b )
F i g u r a 6 , 1 9 4 . — B loque fu n cio n al c o n ta d o r asin cro n o : o) S ím bolo lógico no n o rm aliz ad o ; b ) S ím bolo
lógico n o rm aliz ad o .
En el cro n o g ram a de la figura 6.1956 se observa que la salida <23 presenta un
flanco de b a ja d a solam ente cu ando el c o n ta d o r pasa del estado 15 al 0. E sta cir­
cunstancia perm ite am pliar la capacidad de co n taje conectando los bloques funcio­
nales tal com o se indica en la figura 6.196gt y b. L a salida Q¡ de cada bloque se
conecta a la e n tra d a T(C) del siguiente. Las entrad as de puesta a cero de los dife­
rentes bloques se conectan entre sí p a ra o btener un term inal único que perm ita p o ­
ner a cero tod o s los bloques sim ultáneam ente.
SISTEM AS SECU EN CIALES
473
E n la figura 6.197cr se representa el sím bolo de un co n tad o r de flancos de b aja­
da en BCD n atu ral de 4 biestables y en la figura 6.197¿> su cronogram a de evolu­
ción en el tiem po. Su capacidad de co n taje m áxim a es 9 y, por ello, recibe el nom ­
bre de década c o n tad o ra. Se supone tam bién que el bloque posee una entrada de
puesta a cero activa con un nivel uno lógico.
E n el cro n o g ram a de la figura 6.1976 se observa que la salida Ql presenta un
flanco de b ajad a solam ente cuando el co n tad o r pasa del estado 9 al 0. P o r ello
se puede am pliar la capacidad de co n taje de form a idéntica a la estudiada anterior-
(0 )
F i g u r a 6.19S .— C o n ta d o r a s i n c r o n o b in ario n a tu ra l de c u a tro biestables: a) S ím bolo lógico n o rm aliz a­
do; b) D iag ram a de evolución tem p o ral de sus salidas.
474
SISTEMAS ELECTRONICOS DIGITALES
m ente p a ra los co ntadores en binario n atu ral. E n la figura 6.198 se representa un
co n tad o r de capacidad de 999 realizado m ediante tres décadas BCD natu ral aco­
pladas entre sí.
Se com prende fácilm ente que la am pliación de la capacidad de la form a indica­
da en las figuras 6.196 y 6.198 dism inuye la frecuencia m áxim a de contaje.
M uchas veces es necesario obtener una indicación de que un co n tad o r asincrono
ha llegado a un determ inado estado. La acción de obtener una salida cuya subida
al estado uno o b ajad a al estado cero indique que se ha alcanzado un estado se de-
P u e sta
a
cero
la )
C T R DIV16
P u e sta
cero
a
R
C T R DIV 16
R
Im p u lso s
de contaje^
(b)
F ig u r a 6.196.—C ontador asincrono binario natural: a) Esquem a realizado con símbolos no normal!'
zados; b) Esquema realizado con sím bolos norm alizados.
SISTEMAS SECUENCIALES
Pu e sta
a
475
cero
(a )
F i g u r a 6 .1 9 7 . — C o n ta d o r asin cro n o BC D n atu ral de c u a tro biestables (década binaria): a) S ím bolo ló ­
gico n o rm aliz ad o ; b ) D iagram a de evolución tem p o ral de sus salidas.
nom ina decodificar el m ism o y consiste en la obtención del producto canónico co­
rrespondiente a la com binación de variables de estado interno del contador. P or
ejem plo, p a ra tener una indicación de que el co n ta d o r BCD n atu ral de la figura
6.197 ha alcanzado el estado 7, es necesario realizar el pro d u cto canónico de las
variables de estado Q0 a
que to m a el valor uno cuando el co n ta d o r alcanza di­
cho estado. C om o 7 en BCD n atu ral es equivalente a la com binación binaria
476
SISTEMAS ELECTRONICOS DIGITALES
C T R DIV 10
C T R D IV IO
P u « sta a
ctro
R
R
F ig u r a
6.198.—C ontador asincrono BCD natura).
, el p roducto canónico que le corresponde es QJQ1QlQa- E n la figura 6.199 se
representa la realización física m ediante u n a p u erta N O -Y que obtiene el inverso
de dicho p ro d u cto canónico. D icha salida to m a el estado cero solam ente cuando
el c o n ta d o r haya co n tad o 7 im pulsos.
Si el código de co n taje del c o n ta d o r es el BCD natu ral o el binario n atu ral y
el núm ero de estados a decodificar es elevado, se pueden utilizar los decodlficadores integrados estudiados en el capítulo 3. E n la figura 6.200 se representa una dé01 1 1
a)
F ig u r a 6 .1 9 9 .— D eco dificación de un c o n ta d o r asin cro n o : a) E squem a realizad o con sím bolos no n o r­
m alizados; b) E squem a realizado con sím b o lo s n o rm aliz ad o s.
SISTEM AS SECU EN CIA LES
477
cada asincrona BCD n a tu ra l cuyos estados se decodifican m ediante un decodifica­
d o r decim al com o los estudiados en el a p a rta d o 3.7.1.
E n la decodificación de los contadores asincronos es posible tener im pulsos
aleatorios debido a que los biestables no cam bian de estado sim ultáneam ente. P o r
ejem plo, cu an d o el co n ta d o r en BCD n a tu ra l de la figura 6.197 pasa del estado
0 1 1 1 al 1 0 0 0 , no lo hace directam ente sino que pasa p o r los estados interm edios
0110, 0100 y 0000. D ichos im pulsos aleatorios aparecen después de los flancos acti­
vos de los im pulsos de co n taje y p a ra evitarlos es necesario inhibir la decodifica­
ción d u ran te el intervalo co m prendido entre aquéllos y los flancos no activos. En
CONTADOR
>
ASINCRONO
BCD
NATURAL
‘I
Qo
DECODIFICADOR
D EC IM A L
H B
% P.
(a i
CTR DIVIO
J=
- c >c
BIN/DEC
Qo
Qi
a,
(b)
F ig u r a 6 .2 0 0 . — D ecodificación de u n a d écad a a sin c ro n a co n u n d eco d ificad o r decim al: a) E squem a
realizad o co n sím b o lo s no n o rm a liz a d o s; b) E squem a realizad o co n sím bolos n o rm alizad o s.
478
SISTEMAS ELECTRONICOS DIGITALES
Im p u lso s
de
c o n ta je
CONTADOR
>
V
A S IN C R O N O
B IN A R IO
NATURAL
D E C O D I F IC A D O R
H E X A D E C IM A L
o o
P,, R.
o 0
Pn P.
(a)
C T R DIV
16
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B IN / H E X
Im pulsos
de
Q
1
contaje
2
U
8
&
*EN
15
Ib )
F i g u r a 6 . 2 0 1 . — D e c o d if i c a c ió n d e u n c o n t a d o r a s in c r o n o b in a r io n a t u r a l c o n u n d e c o d if i c a d o r h e x a d e c im a i: a ) E s q u e m a r e a liz a d o c o n s ím b o lo s n o n o r m a liz a d o s ; b ) E s q u e m a r e a liz a d o c o n s ím b o lo s n o r ­
m a liz a d o s .
la figura 6 . 2 0 1 se representa la decodificación del c o n ta d o r asincrono binario n a tu ­
ral m ediante el decodificador hexadecim al de la figura 3.72. La inhibición de este
decodificador se realiza aplicando un uno a las entradas correspondientes y los
cam bios de estado del co n ta d o r se producen con los ñancos de b a ja d a . P o r ta n to ,
SISTEMAS SECUENCIALES
479
■t ^-í-TLf u t J i J _L n j_i j _Lj- L rL rL n jT j_L rL rL R
c o n ta jee
I
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1
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7
0
9
10
11
12
13
K
15
i
|0
F ig u r a 6 .2 0 2 .— D ia g r a m a d e e v o l u c ió n t e m p o r a l d e la s s a lid a s d el d e c o d if ic a d o r d e la fig u r a 6 .2 0 1 .
la inhibición se realiza m ediante el inverso de los im pulsos de entrada. Los im pul­
sos de salida del d ecodificador alcanzan el estado cero solam ente cuando los im ­
pulsos de e n tra d a se encu en tran en estado u no. E n la figura 6.202 se representa
el diagram a de secuencia de los im pulsos a la salida del decodificador.
M ediante el simple acoplam iento de bloques funcionales contadores asincronos
no es posible o bten er un co n ta d o r de cualquier capacidad. C uando se desee obtener
un co n tad o r de una cierta capacidad se debe proceder de la siguiente m anera:
a) A coplar el núm ero adecuado de bloques funcionales que perm ita obtener un
co n ta d o r con una capacidad de contaje superior a la deseada y lo m ás cercana
posible a aquélla.
b) D ecodificar el estado correspondiente a la capacidad de contaje deseada y
utilizar la variable binaria así obtenida p ara realizar la puesta a cero de los bloques
funcionales.
P o r ejem plo, si desea o btener u n co n ta d o r cuya capacidad no supere 999 se
puede realizar con tres décadas (contadores en BCD natu ral de 4 biestables) aco­
plados tal com o se representa en la figura 6.198.
La decodificación del estado deseado se puede realizar de diversas m aneras.
U na de ellas se representa en la figura 6.203. C ad a década se decodifica m ediante
un a p u erta N O -Y (N A N D ) de cuatro entradas y un inversor. A las cuatro entradas
de la p u erta NO-Y (N A N D ) se conectan las variables directas Q o inversas Q del
co n tad o r de acuerdo con el estado que se desee decodificar. P o r ejem plo, si se
quiere decodificar el estado 5 se conectan a las citadas entradas las variables Q 0,
Q¡, Q 2 y Q y M ediante o tra p u erta NO-Y (N A N D ) TV, de tres entradas se obtiene
la decodificación del estado del co n ta d o r correspondiente a la capacidad m áxim a.
La conm utación del estado uno al cero de la salida de esta p u erta indica que el nú­
m ero de im pulsos aplicados a la en trad a del co n ta d o r ha alcanzado la capacidad m á­
xim a del m ism o. D ebido a que las décadas utilizadas son asincronas, a la salida de
480
SISTEM AS EL EC TR O N IC O S D IG ITA LES
N-, aparecen im pulsos aleatorios después del ñ a n co activo de los im pulsos de en tra­
da (en este caso p articu lar es el de b ajad a). P a ra su prim irlos se realiza una sincroni­
zación con el inverso de los im pulsos de contaje por m edio de la puerta N O -O (ÑOR)
N^. La salida de esta p u erta se pone a nivel uno cuand o el co n ta d o r alcanza la
capacidad m áxim a y la e n trad a de im pulsos vuelve al nivel uno. Si dicha salida se
conecta a la en trad a de puesta a cero de todas las décadas, en ese instante se ponen
a cero todas ellas y el siguiente flanco de b ajad a de los im pulsos inicia un nuevo
ciclo de co ntaje. El im pulso de puesta a cero tiene una d u ración igual al tiem po que
ta rd a en realizarse esa acción sobre un biestable cualquiera de la década más el
tiem po de prop ag ació n del circuito d ecodificador. D icha d u ración ha de ser sufi­
ciente p ara asegurar la puesta a cero de todos los biestables de todas las décadas.
A veces se necesita tener un im pulso de duración elevada p a ra excitar algún ele­
m ento indicador (un diodo em isor de luz, por ejem plo) o provocar alguna acción
externa (activación de u n relé, por ejem plo). P a ra ello el im pulso que realiza la
puesta a cero puede ser m em orizado en un biestable, E n la figura 6.203 se utiliza
un biestable R - S fo rm ad o p o r las dos puertas N O -O (Ñ O R ) N w y N n . L a puesta
a cero de nuevo de este biestable se puede realizar m anualm ente o bien cuando se
realiza el co n taje del prim er im pulso del nuevo ciclo. E sta es la opción elegida en
la figura 6.203 en la que dicha puesta a cero se realiza m ediante la salida del inver­
sor N r
SISTEM AS SECU EN CIA LES
481
L a obten ció n de un co n ta d o r de capacidad program able con conm utadores ro ­
tativos se puede realizar de fo rm a sim ilar u tilizando com paradores binarios o puer­
tas O-exclusiva. En el libro « M an u al de prácticas de electrónica digital» de E dito­
rial M arcom bo, se exponen diversos m o ntajes prácticos de contadores asincronos
con circuitos integrados de tecnología T T L y CM O S.
6 .3 .5 .4 .3 .3
Contadores síncronos. Los bloques funcionales contadores sín­
cronos respo n den a la teo ría d esarro llad a en el a p a rta d o 6 .3.5.2.2. L a en trada de
im pulsos se conecta a la e n tra d a T(C) de to d o s los biestables. P o r ser m ás com pli­
cado el circuito com binacional, su integración se realizó posteriorm ente a la de los
contadores asincronos. El interés de p o d er in troducir inform ación en paralelo en
el interior del c o n ta d o r, tal com o se indicará en el a p a rta d o 6 .3 .5 .5 .3 . 2 , hizo que
se integrasen bloques funcionales síncronos que responden, en general, a los sím ­
bolos no n o rm alizado y norm alizado representados en la figura 6.204# y b.
En la designación de los term inales del sím bolo no norm alizado no existe u n a ­
nim idad p o r p arte de los d istintos fabricantes. E n la figura 6.204# se crea u n a n o ­
m enclatu ra que sigue las líneas generales de la teo ría expuesta en el a p artad o
6 .3.5.4 y que es la siguiente.
a) La e n tra d a T de im pulsos de co n taje.
b) Las en trad as D de in fo rm ació n en paralelo.
c) L a en trad a C / P de m odo de fu ncionam iento que, según se encuentre en un es­
ta d o lógico u o tro , hace que los im pulsos aplicados a T in troduzcan en paralelo
la in fo rm ació n presente en D o bien que se realice el co n taje en el código ade­
cu ado de acuerdo con la configuración del circuito com binacional situado en
el in terio r del bloque y a través del cual se realim entan los biestables. A l igual
que en el caso de los co ntadores asincronos se h a n realizado bloques funciona­
les co ntadores síncronos en binario n a tu ra l y BCD n atu ral de capacidad de con­
ta je 15 y 9 respectivam ente. A la e n trad a C / P se la denom ina C/P si se realiza
el co n taje cuando se en cu en tra en cero y la en trad a en paralelo cuando se en­
cuen tra en u no y C / P si se tiene la situación co n traria.
d) L a en trad a de inhibición / , que si se en cuentra en un determ inado nivel inhibe
la acción de los im pulsos aplicados a T. Se com prende fácilm ente que existen
varias posibilidades y que la inhibición puede actu ar ta n to sobre la en trada en
paralelo com o sobre el co n taje o solam ente sobre este últim o. La opción más
usual es que actú a sólo sobre el contaje. Se denom ina a la inhibición 7 si se
realiza esta acción cu an d o se encuentra en nivel cero, e I si se realiza cuando
se encuentra en nivel u n o .
é) L a en trad a de p uesta a cero R que puede ser asincrona o síncrona. C uando es
asincrona se realiza la acción de p uesta a cero en cuanto este term inal se coloca
en el nivel activo que p u ede ser el u no (se la denom ina i?) o cero (se la denom i­
na R ). C u an d o es sín cro n a se realiza la acción de puesta a cero cuando este ter­
m inal se en cuentra en el nivel activo y, adem ás, se aplica un flanco activo a
la en trad a de im pulsos T.
E n la figura 6.2046 se representa el sím bolo norm alizado que posee los siguien­
tes term inales:
482
SISTEMAS ELECTRONICOS DIGITALES
E n t ra d a
En tra d a
de puesta
de
modo
de
fu ncionam ien to
a cero
(b)
F ig u r a
6 .2 0 4 .— B loque fu n cio n al c o n ta d o r sín c ro n o : a ) S ím bolo lógico no n o rm a liz a d o ; b ) S ím bolo
lógico n o rm aliz ad o .
R : E n tra d a p uesta a cero asincrona activa con nivel uno.
Afy: E n tra d a de m odo de operació n . Si se encuentra el nivel cero, la inforiríáción en tra en paralelo, y si se encuentra en nivel u n o , se realiza el
contaje.
G/3 : E n tra d a de inhibición de cOntaje, que perm ite que se realice cuando
se en cuentra en nivel uno.
SISTEMAS SECUENCIALES
483
C a/y,(3 + '■ E n tra d a de im pulsos de sincronism o que provoca la en trada de in fo r­
m ación en paralelo (C a ) o el co n taje en sentido ascendente ( + ) si
M y = G(3 = 1
y,aD : E n tra d a de inform ación en paralelo. Se realiza esta acción al aplicar
un flanco activo en Ca (el de subida en este caso) si My = 0.
P a ra am p liar la capacidad de contaje es posible acoplar los bloques funcionales
síncronos tal com o se hizo con los asincronos en las figuras 6.196 y 6.198. Pero
esta fo rm a de am pliar la capacidad de co n taje hace que el co n tador así obtenido
deje de ser síncrono con la consiguiente dism inución de la frecuencia m áxim a de
contaje y la ap arición de im pulsos aleatorios en la decodificación.
P o r ello p a ra que se pued a realizar la am pliación conectando los im pulsos de
contaje a la en trad a T de to d o s los bloques, es necesario que éstos posean una en­
tra d a de prop ag ació n 2? y u n a salida de propagación Sp indicadas en la figu­
ra 6.205a que representa el sím bolo no n o rm alizado.
R
CTR DIV 10
MI
G3
C > C 2 / 1,3 +
□ _
c
7,2D
c/p
CONTADOR
Sp
S IN C R O N O
3CT = 9
(a)
F ig u r a
Ib)
6.205.—Símbolo lógico norm alizado de un contador síncrono BCD natural: a) No norm aliza­
do; b) Norm alizado.
La en trad a Ep debe perm itir el co n taje cuando se encuentra en un cierto nivel
que se puede ser el cero o u n lógico o inhibirlo en caso co n trario . Se la denom ina
Ep si perm ite el co n taje cu an d o se encuentra en nivel uno. C o m parando la form a
de actuación de E con la de la e n tra d a de inhibición se deduce que son idénticas
cuando esta últim a inhibe solam ente el co n taje. P o r ello, en el bloque de la figu­
ra 6.205a no se indica el term inal I p o r coincidir con Ep. P ero el contaje de un
bloque debe desinhibirse solam ente cuando el bloque anterior se encuentre en el
últim o estado de su capacidad m áxim a.
484
SISTEMAS ELECTRONICOS DIGITALES
P o r ello, si el bloque cuenta en BCD n a tu ra l, se genera la salida de p ro p ag a­
ción Sp de tal m an era que sea igual al siguiente p ro d u cto lógico:
Sp = Ep Q0 Q, Q2 Q3
que equivale al p ro d u cto de Ep p o r el estado 9 del c o n tad o r.
E n la figura 6.2Q5¿> se representa el sím bolo norm alizado que es idéntico al de
la figura 6.204 con la excepción de la p arte inferior en la que se ha añ adido la sali­
da de p ro p ag ació n Sp que lleva la indicación 3CT=9.
El núm ero 3 indica que p ara que ese term inal se po n g a a nivel u n o es necesario
que G3 se encuentre en dicho estado y CT = 9 especifica que el contenido del con­
ta d o r ( CT) ha de ser 9 p ara que se p roduzca la citada circunstancia. La colocación
del indicativo 3 y el CT= 9 correlativos indica u n a relación de sim ultaneidad.
E n la figura 6.206a y b se representa u n co n ta d o r de capacidad m áxim a de con­
ta je 999 realizado m ediante el acoplam iento de tres contadores síncronos en BCD
n atu ral de capacidad 9 cada uno de ellos. Las entrad as R de todos los bloques se
unen entre sí p a ra obtener un único term inal de puesta a cero. Lo m ism o se hace
con el term inal de m odo de fu ncionam iento c o n ta je /p a ra le lo C/P (MI). Las en tra­
das de los im pulsos de contaje T ( C 2 /l,3 + ) de todos los bloques se unen entre
sí y al term inal único se aplican los citados im pulsos. La e n tra d a Ep (G3) del pri­
m er bloque se conecta al nivel lógico uno para que su co n taje no esté nunca inhibi­
do. P o r el c o n tra rio , la Ep (G3) del segundo bloque se conecta a la salida Sp
(3CT=9) del prim ero. De esta fo rm a, sólo cuando el prim er bloque se encuentra
en el estado 9, la señal Sp ( 3CT=9 ) se pone en nivel uno y el siguiente im pulso
de co n taje hace que se increm ente en u n a unidad el contenido del segundo bloque.
La e n tra d a Ep (G3) del tercer bloque se conecta a la salida Sp (3C T = 9) del se­
g undo. Se com prende fácilm ente que el contenido del tercer bloque se increm enta
en una u n id ad , al aplicar un flanco activo de los im pulsos de co n taje, solam ente
cuando los dos prim eros bloques se encuentran am bos en el estado 9.
El m o n taje de la figura 6.206 constituye un co n ta d o r síncrono po rq u e los im ­
pulsos de co n taje se aplican a las en trad as T de todos los bloques funcionales y
adem ás presenta la v en taja de necesitar m uy pocas interconexiones entre los blo­
ques. P o r el c o n trario , presenta el inconveniente de que la frecuencia m áxim a de
c o n taje del co n ju n to es m enor que la de un solo bloque. Ello es debido a que la
llegada al últim o estado del prim er bloque se p ro p a g a en serie a través de los de­
m ás p a ra llegar al últim o. P o r ejem plo, si los dos prim eros bloques de la figura
6.206 se en cuentran en el estado 98 y se aplica un nuevo im pulso, el paso de 8 a
9 del prim ero , no se detecta en la salida Sp (3CT=9) del segundo hasta que dicho
cam bio se p ro p ag a a través de am bos bloques. P a ra su p erar ese inconveniente se
puede d o ta r al bloque funcional de u n a e n tra d a adicional de inhibición de contaje
que inhibe el co n taje sin influir en la salida Sp del propio bloque. E n la figura
6.201a esta en trad a se denom ina Ic y en la figura 6.2076, G4. P a ra que se realice
el co n taje es necesario que Ep (G3) e / , (G4) se encuentren am bas en un nivel ló­
gico d eterm inado (en este caso el nivel uno).
E n la figura 6.208a y b se representa el esquem a de un co n ta d o r síncrono reali­
zado con el bloque de la figura 6.207a y b. Las en trad as E (G 3) e I c (G4) del
SISTEMAS SECUENCIALES
485
prim er bloque se conectan a nivel u n o . L a en trada i (G4) de los dem ás bloques
se conecta a la salida Sp (~iCT=9) del prim ero; de esta fo rm a es necesario que el
contenido del p rim er co n ta d o r sea 9 p a ra que los dem ás increm enten su contenido
al recibir u n im pulso de co n taje. A dem ás, la en trad a Ep (G3) del segundo bloque
E n tra d o
c o n t a je / p a r a le l o
( a)
fb )
F ig u r a 6 . 2 0 6 . — Esquem a
de u n contador síncrono con entrada y salida de propagación realizado:
a) C on símbolos lógicos no norm alizados; b) C on símbolos norm alizados.
SISTEMAS ELECTRONICOS DIGITALES
486
C /P
R
CONTADO R
SIN C R O N O
T
(a)
Puesto o cero asincrono
Modo
de
fu n cio n a m ien to
co n taje
y propagación
In h ib ició n
de
I n h ib ic ió n
Im pulsos
de
\
pontaje
de contare
R
CTR DIV 10
MI
G3
G¿.
> C 2 /1 ,3 ,A +
n
r
1 ,2 D
S a lid a
de
p ro p a g a c ió n
3CT = 9
ib )
F ig u r a
6 . 2 0 7 . — B loque
funcional c o n ta d o r sín c ro n o : a) S ím b o lo lógico no n o rm aliz ad o ; b ) S ím bolo
lógico n o rm aliz ad o .
se conecta a nivel uno y la en trad a E p (G3) de cada uno de los dem ás se conecta
a la salida Sp (3 C T = 9 ) del an terio r. Se logra así que p a ra que un bloque incre­
m ente su conten id o , deban estar en estado 9 todos los anteriores. M ediante este
m o n taje se logra que la llegada al últim o estado (en este caso el 9) del prim er blo­
que se trasm ita de inm ediato a los dem ás y que la frecuencia m áxim a de contaje
del c o n ju n to sea igual a la de un solo bloque.
De u n a fo rm a sim ilar a la estudiada p ara los contadores asincronos es posible
realizar un co n ta d o r síncrono de cualquier capacidad de co n taje. P a ra ello es inte­
resante resaltar que en los contadores síncronos no existe la posibilidad de apari-
487
SISTEMAS SECUENCIALES
Entrado
contaje/paralelo
l a)
Entrada
de -------------p u e s t a a ce ro
Entrada
c o n t a j e / p a r a lelo
Im pulsos
de
contaje
R
CTRD1V10
MI
64
G3
>02/1 ,3, 4»
1,2D
R CTROIVIO
R CTRDIVIO
MI
>02/1,3,4*
MI
G4
G3
>02/1,3,4»
1,2D
i, 2D
G4
G3
□
3CT=9 —
3CT=9
3CT=9 —
■A la entrada G4 de
los restantes bloques
E n t r a d a s en
paralelo
F i g u r a 6,208.— Esquema de un contador síncrono BCD natural realizado: a) Con símbolos lógicos no
norm alizados; b) Con símbolos lógicos norm alizados.
4 88
SISTEM AS ELECTR O N IC O S D IG IT A L ES
ción de im pulsos aleatorios al decodificar un estad o po rq u e todos los biestables
cam b ian sim ultáneam ente y, p o r lo ta n to , no es necesario inhibir la decodificación
con los im pulsos de entrad a.
E n la figura 6.209 se representa u n a posible solución. L a salida Sp (3 C T = 9 )
del últim o bloque se conecta invertida a la entrada M I de todos ellos. D e esta form a,
cuando el con tad o r alcanza la m áxim a capacidad, M I pasa al nivel cero y el p ró ­
xim o im pulso aplicado a la entrada T (C 2/1.3 + ) introduce en paralelo la in form a­
ción p resente en las entradas D (1,2D). Si N es la capacidad m áxim a del contador
y M e s la in fo rm ació n num érica aplicada a las entradas D , la capacidad de contaje
del sistem a es N -M . E n la figura 6.209 se representa el esquem a de un co n tad o r
de capacidad 654 realizado m ediante tres bloques funcionales contadores síncronos
en BCD n a tu ra l com o el representado en la figura 6.205.
E ntrada
----------de
p u e s t a a cero
CTR DIVIO
p m w i
R CTR DIVIO"
MI
MI
G3
1
1,2D
lx
3CT=9
G3
o >C2/1,3+
o >£2/1,3*
1
r
— 1,20
---
0-
—
---
1—
—
—
o—
—
—
o-
Sp
i
< 4 > C 2 / I ,3 *
1,2D
3CT=9
Sp
3CT=9
jp
1
I m p u ls o s
de —
cord aje
F ig u ra
6 .2 0 9 . —Esquema de un contador síncrono BCD natural de capacidad variable realizado con
sím bolos lógicos norm alizados.
El nú m ero aplicado a las entradas D es el equivalente a 345 10 (999 — 654 =
= 345), es decir, 0011 0100 0101 en BCD n a tu ra l. U n inconveniente de este co nta­
d o r es que su contenido no es equivalente al núm ero de im pulsos contados. Se logra
esto últim o si se decodifica el estado co rrespondiente a la m áxim a capacidad de
contaje y con la salida del decodificador se controla M I. E n la figura 6.210 se repre­
senta el esquem a sim plificado de esta solución. El decodificador (X / Y ) puede rea­
lizarse de fo rm a idéntica a la del co n tad o r asincrono de la figura 6.203. Las e n tra ­
das D (1 ,2 D) de todos los bloques se unen al nivel lógico cero y C /P (M I) se
pone a nivel cero cu an d o el co n tad o r alcan za su ú ltim o estado. D e esta form a el
sig u ien te im pulso pone a cero el contador. L a v en taja de co n e c ta r la salid a del de-
489
SISTEM AS SECU EN CIA LES
co dificador a C /P (M I) en lug ar de a la p u esta a cero asincrona R (tal com o
se hizo con los co n tad o res asin cro n o s en la fig u ra 6.203) es la de que la salida del
decodificador perm anece activ ad a un tiem po igual al que transcurre entre dos im ­
pulsos de contaje y no es necesario el biestable fo rm ad o por N m y N u en la figu­
ra 6.203. Es necesario, sin em bargo, tener en cuenta que en el m ontaje de la figura
6 . 2 1 0 que se ha an alizado se utiliza u n im pulso de contaje para pasar del últim o
estado al cero.
Los bloques funcionales que se acab an de estudiar son contadores síncronos
con entradas en paralelo síncronas y entradas de inhibición que realizan el contaje
en BCD n atu ral o en bin ario n a tu ra l. El au m ento de la capacidad de integración
ha perm itido la realización de contadores síncronos que, adem ás de las funciones
anteriores, poseen la de pod er realizar el co n taje en sentido ascendente o descen­
dente según el estado de u n a variable b in aria denom inada A /D . Es posible tam ­
bién la realización de u n co n ta d o r que efectúe el contaje en binario natu ral o en
BCD n atu ral según el estado de o tra variable binaria que se puede denom inar
B /D ).
El lector com prenderá fácilm ente que, al ser los contadores bloques funcionales
relativam ente com plejos, con un núm ero elevado de conceptos que presentan di­
versas altern ativ as, el fabrican te de circuitos integrados puede ad o p tar soluciones
diferentes al integrarlos.
Puesta
a cero asin cro n a
Im p ul sa s
d(:
---co n t a j e
0
R CTRDIV10
R CTRDIVIO
- R CTR DIVIO
MI
G3
> 0 2 /1 ,3 *
MI
G3
>C2/1,3+
- M1
-G3
= >C2/1,3 +
- 1 ,2 b
0
- 1.2D
-
0
0
0
0-
0
0
-
-
0
0
-
0
3CT=9
F ig u r a
1,2D
0
3CT=9
3CT=9
6 .2¡0.—Esquema de un contador síncrono BCD natural de capacidad variable que utiliza un
decodificador y está realizado con sím bolos lógicos norm alizados.
490
SISTEMAS ELECTRONICOS DIGITALES
E n tre el a p a rta d o 6 .3.5.2.2. y éste se ha p ro c u ra d o dar al lector los diferentes
conceptos básicos que, u n a vez com prendidos, le p erm itirán analizar sin dificultad
las hojas de características de los bloques funcionales integrados sum inistrados por
los fabricantes en las diferentes tecnologías.
En el «M anual de prácticas de electró n ica digital» (3.a edición), se proponen
tam b ién diversos ejercicios de contadores síncronos con circuitos integrados de las
tecnologías TTL y CM O S,
6 .3 .5 .4 .3 .4 Aplicaciones de los contadores. Los contadores son uno de los
bloques funcionales más universales y, p o r ello, se pueden utilizar en la realización
de la práctica to talid ad de los sistem as digitales.
P o r ello en este a p a rta d o se estudia solam ente su aplicación directa al contaje
y el resto de aplicaciones se analizan en sucesivos ap artad o s:
a) E n el a p a rta d o 6 .3.5.5 se estudia la realización de sistem as secuenciales síncro­
nos de control con contadores.
b) En el ap artad o 6 .3 .5 . 6 .2 com binado con el tom o II se e stu d ian las aplicaciones
de los co n tad o res a la sín tesis de p ro cesad ores dig itales secuenciales.
c) El a p a rta d o 6 .3 .5 . 6 .3 se dedica a los co n troladores lógicos síncronos y su reali­
zación con contadores síncronos.
6 .3 .5 .4 .3 .4 .1
Sistem as contadores y su visu alizació n . C om o se indicó an te­
riorm ente, la aplicación inm ediata de los co ntadores es el contaje de im pulsos. En
este tip o de aplicación resulta im prescindible la visualización (display) del conteni­
do del c o n ta d o r m ediante los elem entos adecuados basados en fenóm enos optoelectrónicos. Los de uso m ás extendido son los basados en la em isión de luz por
p arte de ciertos diodos a través de los que se hace pasar una corriente directa de
un cierto valor.
P a ra facilitar la conversión del binario al decim al se utilizan décadas co n ta d o ­
ras en BCD n atu ral.
La visualización del estado en que se en cuentra en cad a instante una década
se puede realizar m ediante un visualizador de 7 segm entos constituido por diodos
em isores de luz que se representa en las figuras 6.211 y 6.212. La form a del visua­
lizador es la de 7 b arras que se ilum inan adecuadam ente p a ra representar los
núm eros en un form ato o código de siete segm entos. A cada segm ento está asocia­
do un diodo em isor de luz (LED ) que emite luz cuando se hace pasar por él una
corriente adecuada (alrededor de 10 m A en los visualizadores m ás usuales). Desde
un p u n to de vista eléctrico los diodos de cada b a rra tienen un term inal com ún que
se une a u n o de los polos de u n a fuente de alim entación. E n la figura 6.211 el ter­
m inal com ún es el án o d o y el visualizador se llam a de án o d o com ún. Los cátodos
de los diodos se unen a un term inal exterior del visualizador y éste se conecta a una
resistencia R. Si el o tro extrem o de una de las resistencias se une al o tro term inal
de la fuente de alim entación, el diodo correspondiente se ilum inará. De acuerdo
con el núm ero que se requiere visualizar es necesario conectar a dicho term inal las
resistencias adecuadas.
SISTEMAS SECUENCIALES
491
+Vp
IN D IC A D O R
CON
D IO D O S
E M IS O R E S
DE
LU Z
DE
ANODO
COMUN
Del
d eco d ifica d o r
excitad o r
F ig u r a 6 . 2 1 1 . — E s q u e m a d e u n v is u a liz a d o r c o n d io d o s e m is o r e s d e lu z ( L E D ) d e á n o d o c o m ú n .
En la figura 6.212 se representa el d iagram a de bloques del visualizador.
A con tin u ació n se realiza la visualización del co n ta d o r de la figura 6.208. P ara
visualizar el contenido de cada década con un visualizador com o los que se acaban
de describir se necesita colocar entre am bos u n circuito que realice las dos funcio­
nes siguientes:
+vp
/_/
/_/
/I
R
/I
F ig u r a 6,212.— Diagram a de bloques de un visualizador con diodos emisores de luz (LED).
492
SISTEMAS ELECTRONICOS DIGITALES
a) C onvertidor del código BCD n atu ral al de siete segm entos del visualizador.
b) In terru p to res de salida controlados por el convertidor que perm itan el paso
a través de ellos de la corriente de los diodos.
Este circuito ha sido realizado en escala de integración m edia en diversas tecno­
logías b ajo el nom bre de d ecodificador ex citador (decoder driver). E n la figura
6.213 se representa el d iagram a de bloques de un decodificador excitador en el que
se supone que los interru p to res de salida son transistores bipolares. Según cuál sea
el núm ero presente a las en trad as, el con v ertidor envía corriente a las bases de los
transistores de salida adecuados llevándolos al estado de satu ració n que perm ite
el paso de corriente a través de la resistencia i? y el dio d o adecuado. Los demás
transistores perm anecen cortados, es decir, no perm iten el paso de la corriente a
su través.
En la fig u ra 6.214 se representa el esquem a to ta l. L a salida de cada década se
une a un decodificador y éste a su vez a u n visualizador. P a ra sim plificar el dibujo
se representan con u n a sola línea las entradas y salidas del decodificador, atrave-
F ig u r a 6 .2 1 3 .— C i r c u i t o d e c o d i f i c a d o r e x c i t a d o r ( d e c o d e r d r i v e r ) .
SISTEMAS SECU EN CIA LES
E n t r a d a de
p u e s t a a cero
493
CTR DIVIO
C T R DI VIO
CTR DIVIO
R
R
R
]____[
impulsos
de con taje
o IU r-j
o m V
COt—
■
QLU „
OID V
m e-
u«
CD t "
i
' 7
' 7
/_ /
/ /
/_ /
/ /
►Vp
►Vp
u
I
I
+Vp
F ig u r a 6 . 2 1 4 . — E s q u e m a d e u n c o n t a d o r a s in c r o n o B C D n a tu r a l c o n v is u a liz a c ió n e s t á t ic a .
sándola p o r un segm ento a cuyo lado se indica el núm ero de conexiones. El valor
de R es aproxim adam ente igual a:
10 m A
donde: Vp = ten sió n de alim en tació n en voltios
1 V = caíd a de ten sió n ap ro x im ad a en el diodo em isor de luz y en el tra n ­
sisto r conm utador.
E! visualizador de la figura 6.214, que utiliza un decodificador excitador para
cada u n a de las décadas, recibe el no m b re de visualizador estático porque la co­
rriente pasa de fo rm a co n tin u a a través del visualizador.
El progreso de las técnicas de integración ha perm itido la realización de bloques
integrados de elevada com plejidad, especialm ente en tecnologías de transistores u n i­
polares (M OS).
A unque los distintos bloques funcionales están diseñados de acuerdo con una
teoría general, al elevarse su com plejidad aparecen num erosas alternativas que los
distintos fabricantes resuelven de form a diferente.
494
SISTEMAS ELECTRONICOS DIGITALES
El usuario de esos bloques funcionales debe conocer la teoría general para pasar
después a estudiar las características específicas de cada bloque funcional y selec­
cionar aquel que se adapte m ejor a las necesidades de la aplicación concreta.
Las características generales m ás im portantes de un bloque funcional contador
son:
a) C apacidad de contaje. En especial en aplicaciones industriales se utiliza el
código decimal codificado en binario natural (BC D n atural) y por ello la capacidad
del co n ta d o r se mide en dígitos. P or ejem plo un co n ta d o r de tres dígitos permite
realizar el contaje desde cero hasta 999 en B C D natural.
b) La frecuencia m áxim a de los im pulsos de contaje. E n especial en aplicaciones
industriales las frecuencias de contaje son bajas y los contadores de las distintas
tecnologías adm iten im pulsos de frecuencia superior a la m ínim a necesaria.
c) Posibilidad de visualización del contenido del co n ta d o r m ediante un indicador
num érico con diodos em isores de luz (LED ) o cristales líquidos. Esta es una
característica im prescindible en todo contador.
d) D isponibilidad de entradas de puesta en estado inicial que perm itan colocar
el co n tad o r en u n determ inado estado a p artir del cual se inicie ei contaje.
e) Salida de propagación que perm ita el acoplam iento de bloques funcionales
idénticos p ara o b ten er un co n ta d o r de m ay or capacidad.
La problem ática que aparece al integrar un c o n ta d o r de capacidad elevada es
el gran núm ero de term inales que se necesitan p a ra realizar la visualización de la
fo rm a estática representada en la figura 6.214. L a reducción de term inales se logra
realizando la visualización de fo rm a dinám ica. E n la figura 6.215 se representa un
co n tad o r asincrono de capacidad 9999 unido a un visualizador dinám ico. En este
esquem a se pueden analizar los conceptos básicos de los contadores visualizados
dinám icam ente que han sido realizados com o bloques funcionales de gran escala
de integración (LSI).
Los visualizadores están unidos entre sí y a un único decodificador excitador
que puede recibir en sus entradas la in form ación de cualquiera de las décadas c o n ta ­
doras seleccionadas a través de un circuito m ultiplexor.
El o tro extrem o de cada visualizador se conecta a un in te rru p to r controlado,
que a su vez está unido a un term inal de la fuente de alim entación. Sim ultáneam ente
se ha de activar un in terru p to r y p resentar en las en tradas del decodificador exci­
ta d o r la in form ación de la década correspondiente. De form a secuencial y periódica
se han de ir activando los interruptores. Esto se logra haciendo que las entradas
de selección del m ultiplexor se gobiernen por m edio de un co n ta d o r a cuya en trada
T se aplican los im pulsos de un generador y c o n tro lan d o los interruptores m ediante
un d ecodificador u nido a las salidas del co n ta d o r (fig. 6.215). Eligiendo adecuada­
m ente la frecuencia del generador, a un o b servador hum ano le parecerá que todos
los dígitos están activados sim ultáneam ente.
E n la figura 6.215 se representó u n c o n ta d o r de c u atro décadas con visualiza­
ción dinám ica. E n el m ism o se analizaron las funciones im prescindibles en todo
bloque funcional c o n tad o r, pero existen m uchas opciones que dan gran flexibili­
d ad al c o n tad o r, por ejem plo:
SISTEM AS SECU EN CIA LES
495
F i g u r a 6 . 2 1 5 , — E s q u e m a d e u n c o n t a d o r a s in c r o n o B C D n a tu r a l c o n v is u a liz a c ió n d in á m ic a .
a) La colocación de un registro tem poral a la salida del co n tad o r para transferir
el contenido de éste y visualizarlo m ientras se realiza un nuevo ciclo de contaje.
b) U n circuito de inhibición de visualización cuya m isión sea el que no se
visualicen los ceros no significativos.
c) Q ue el co n ta d o r sea reversible y perm ita la realización del contaje en sentido
ascendente o descendente según el estado de una variable binaria.
d) Q ue la capacidad de co n taje sea prog ram able, p a ra lo cual se incluyen en el
interior del bloque funcional los circuitos com paradores estudiados en el capítulo 3.
é) Q ue adem ás de ser visualizada, la in fo rm ación contenida en el co n tad o r pue­
da ser tran sferid a en fo rm a de señales eléctricas a o tro sistem a electrónico com o,
po r ejem plo, un m icro co m p u tad o r.
El núm ero tan elevado de opciones ha hecho que varios fabricantes de sem icon­
ductores hayan desarrollado bloques funcionales contadores diferentes en circuitos
integrados de gran escala de integración que poseen todos en com ún la caracterís­
tica de contener los circuitos adecuados p ara acoplarlos a un visualizador dinám i­
co. Para un estudio d etenido se rem ite al lector a la b ib lio g rafía [IN TER 81 ó]
[M A N D 95].
496
SISTEM AS E L EC TR O N IC O S D IG ITA LES
6 .3 .5 .4 .3 .4 .2
Divisores de frecuencia. U n divisor de frecuencia es un circui­
to que, aplicándole a su en trad a im pulsos de u n a frecuencia determ inada, p ro p o r­
ciona a su salida un núm ero de im pulsos p o r segundo que es una fracción de los
que se aplican a su entrada.
T o d o co n tad o r puede ser utilizado com o divisor. La capacidad de división es
igual a la capacidad de contaje más uno. Si se decodifíca un estado cualquiera de
un c o n ta d o r cuya capacidad de contaje es n, en la salida se obtendrá un im pulso
por cada n + 1 aplicados a su entrada.
P o r ejem plo, el co n tad o r h asta 9 de la figura 6.197, es un divisor p o r diez, p o r­
que cada diez im pulsos de en tra d a , el sistem a vuelve al m ism o estado interno.
U n divisor se puede representar m ediante un diagram a de bloques com o el indi­
cado en la figura 6.216
F ig u ra
6.216.—Divisor de frecuencia.
El circuito de la figura 6.209, del que se indicaro n los inconvenientes com o
co n tad o r, constituye un excelente divisor que sólo utiliza bloques funcionales con­
tadores. M odificando el valor del núm ero binario colocado en las entradas D
de los bloques se puede obtener un divisor cuya capacidad de división es p ro g ra­
m able.
6 .3 .5 .4 .4 Registros de desplazam iento
6 .3 .5 .4 .4 .1
G en eralid ades. C om o se vio en el a p a rta d o 6;3.5.2.3 los regis­
tro s de desplazam iento son sistem as secuenciales síncronos en los que los biestables
se conectan de tal m anera que cuando se aplica un flanco activo a la en trada T
com ún a tod o s ellos, la info rm ació n presente en la en trad a se introduce en el pri­
m ero, la de éste pasa al segundo, la del segundo al tercero, y así sucesivam ente.
E n la figura 6.217 se representa el esquem a de un registro de desplazam iento
com puesto p o r biestables D activados p o r flancos de subida. Se supone que los
biestables carecen de p uesta a u no asincrona y poseen u n a puesta a cero asincrona
497
SISTEMAS SECUENCIALES
E n trad a
de s p la z a m i e n to
F Ig u r A
6 . 2 1 7 . — E s q u e m a d e u n r e g is t r o d e d e s p la z a m ie n t o r e a liz a d o c o n b ie s t a b le s D a c t iv a d o s p o r
f la n c o s d e s u b id a .
E n tra d a
de
p u e sta
a c e ro
Q
1
En tra d a
de
in fo rm a c ió n
en
R E G IS T R O
s e rie
DE
DESPLAZAMIENTO
I m p u ls o s
de
d e s p la z a m ie n to
Entrada
S a lid a
de
in fo rm a c ió n en
s e rie
(a)
de p u e s ta
a ce ro
b)
F i g u r a 6 . 2 1 8 . —Símbolos lógicos correspondientes al registro
de desplazam iento de la figura 6.217:
a) No norm alizado; b) Norm alizado.
498
SISTEMAS ELECTRONICOS DIGITALES
R com ún a tod o s ellos. En la figura 6.218a y b se representan los sím bolos lógicos
correspondientes a este sistem a. El sím bolo norm alizado utiliza el indicativo SRG
[registro de desplazam iento (shift register)] y posee las señales siguientes:
R : E n tra d a de p uesta a cero asincrona com ún a todos los biestables.
C l / - » : E n tra d a de im pulsos que intro d u cen la inform ación de la en trad a serie en
el prim er biestable (C l) y desplazan ¡a del resto hacia la derecha (-»).
1D : E n tra d a de! prim er biestable.
Al igual que se vio con los con tad o res, en los registros de desplazam iento exis­
ten diversos conceptos con variantes alternativas que han dad o lugar a diferentes
bloques funcionales integrados.
P o r ejem plo, se puede log rar un registro de desplazam iento con entradas en p a ­
ralelo asincronas si se d o ta a los biestables de la figura 6.217 de entradas de puesta
a u no asincronas S y se realiza el m o n taje de la figura 6.219. C ada term inal S y
R se conecta a la salida de una p u erta Y de dos en trad as. U na de las entradas de
estas pu ertas, que se conectan todas_entre sí y a un term inal único, se denom ina de
inhibición de en trad a en paralelo (/£). A cada biestable se asigna u n term inal de
en trad a en paralelo que se conecta directam ente a la o tra en trad a de la pu erta Y
unida a la e n tra d a de puesta a u no S y a través de un inversor a la en trad a de la
p u erta Y u n id a a la en trad a de puesta a cero R . C on los conocim ientos adquiridos
sobre biestables en el a p a rta d o 6.3.2 resulta fácil com prender que cuando I E se
pone en nivel uno se introduce en paralelo en los biestables la inform ación presente
en las en trad as en paralelo asincronas. En la figura 6.220a y b se representan los
sím bolos lógicos correspondientes al registro de la figura 6.219. El term inal de in­
hibición de en trad a (1E) puede ser considerado com o un term inal de control de
en trad a de in form ación en paralelo que actúa por nivel. P o r ello en la figu-
E n t r a d a s en
pa ral elo
asincronas
F ig u r a 6 . 2 1 9 . — E s q u e m a d e u n re g is tro d e d e s p la z a m ie n to c o n e n tr a d a s en p a ra le lo a s in c ro n a s .
SISTEMAS SECUENCIALES
499
C o n tr o l d e e n t r a d o
a s i n c r o n a en p a r a l e l o
Ib)
F i g u r a 6 .220,— S ím bolos lógicos c o rre sp o n d ien tes al registro de d esplazam iento de la figura 6.219:
a ) N o n o rm aliz ad o ; b ) N o rm alizad o .
ra 6.2206 recibe la denom inación C2 , que se com bina con la de las entradas de
inform ación en p aralelo (2D). La e n trad a serie se identifica con los sím bolos 2, ID
que indican que la inform ación se desplaza al aplicar im pulsos de desplazam iento
en la en trad a C l / - > ( \ ) si la e n tra d a C2 se encuentra en nivel cero (2).
Se realiza un registro de desplazam iento con entradas en paralelo síncronas si
al circuito de la figura 6.217 se le añ ad en m ultiplexores de dos canales com o los
indicados en la figura 6.221. La en trad a D de cada biestable se conecta a la sali-
500
E n tra d as en paralelo síncronas
r-------------- *--------------- v
F i g u r a 6.221.—Esquema de un registro de desplazam iento con entradas en paralelo síncronas.
Salida
s e r ie
SISTEMAS ELECTRONICOS DIGITALES
Q
501
SISTEM AS SEC U EN CIA LES
da de un m ultiplexor de dos canales de en trad a. U na de las entradas de éste se lleva
al exterior com o en trad a en p aralelo y la o tra se une a la salida Q del biestable
an terio r. Las entradas de selección de los m ultiplexores se unen todas entre sí y
el term inal único así obten id o constituye u n a variable de selección de m odo de fu n ­
cionam iento porq u e, según se encuentre en cero o en un o , los im pulsos aplicados
en la entrad a T(C) de ios biestables hacen que la inform ación se desplace en el re­
gistro o, p o r el co n trario , que en él se in tro duzca la inform ación presente en las en­
tradas en paralelo. E n la figura 6.222 se representan los sím bolos lógicos corres­
pondientes al registro de desplazam iento de la figura 6 . 2 2 1 .
Entrada
d t selección
paralelo/serie
(a )
E n tra d a de puesta a cero
En t r a d a de s e le c c ió n
I m p u ls o s
SRG
p aralelo/seri
n
MI
de d e s p la z a m i e n to
i
Entra da s e r i e
r
1,2 D
r
T,2D
T,2D
Entradas
en
paralelo
i
síncronas
<
bl
F ig u r a
6.222.—Símbolos lógicos correspondientes al registro d e desplazamiento de la figura 6.221:
a) No norm alizado; b) Norm alizado.
502
SISTEMAS ELECTRONICOS DIGITALES
E n el sím bolo norm alizado se indican los siguientes term inales:
R : E n tra d a de puesta a cero com ún a to d o s los biestables.
M I : E n tra d a de selección p aralelo /serie.
C 2 /1 -* : E n tra d a de im pulsos que p roducen el desplazam iento si M I = 1 (1).
1,2D : E n tra d a serie cuya in fo rm ació n se in tro d u ce en el prim er biestable si
M I = 1 (1) y se aplica un flanco activo (en este caso el de subida) en
C2/\~>(2D).
1,2D : E n tra d a en paralelo cuya in fo rm ació n se introduce en el biestable corres­
pondiente si M I = 0 (I) y se aplica un flanco activo (en este caso el de subida)
en C 2/1-*(2D ).
Q„ : Salida serie.
Es posible d o ta r tam bién a los registros de desplazam iento de una en trad a de
inhibición cuyo paso a un d eterm inado estado activo inhiba la acción de los im pul­
sos de tal m an era que, al aplicar éstos, la in form ación perm anezca inalterada en
el interior del registro. En la figura 6.223 se representa un registro de desplaza­
m iento realizado con biestables J K que posee e n tra d a de inhibición. En lugar de
conectar directam ente las salidas Q y Q de cada biestable a las entradas J y K
respectivam ente del siguiente, lo hacen a través de puertas Y de dos entradas. Las
segundas en trad as de estas p uertas se unen to d as entre sí y constituyen un term inal
de inhibición. E n efecto cu ando este term inal se pone a cero, pasan tam bién a cero
las entradas J y K de tod o s los biestables y al aplicar im pulsos de desplazam iento,
el contenido de los biestables perm anece in alterad o . En la figura 6.224 se represen­
ta n los sím bolos lógicos correspondientes al registro de desplazam iento de la figu­
ra 6.223. El lector debe analizar los indicativos de cada uno de los term inales. Se
recom ienda igualm ente al lector que, com o ejercicio, dibuje el esquem a de un re­
gistro de desplazam iento con biestables D que posea e n tra d a de inhibición.
Es posible co m b in ar la inhibición con la e n tra d a en paralelo síncrona y tener
un bloque funcional que posea am bas funciones. L a am pliación de la capacidad
de los bloques funcionales registros de desplazam iento representados en las figu-
F i g u r a 6 . 2 2 3 . — E s q u e m a d e u n r e g i s t r o d e d e s p la z a m ie n to c o n e n tr a d a d e in h ib ic ió n .
SISTEMAS SECUENCIALES
E n trad a de p u e s ta a cero
E n t r a d a de p u e s t a
E n trad a de
im p ulsos
inhibición
a cero
SRG n
/
E n tr a d a de
503
R
i n h i b ic i ó n
Gl
de desplazam iento
> C 2 /1 —
n
E n trad a serie
r
1,2 D
S a li d a
“ s e r ie
b)
F ig u r a
6,224.—Símbolos lógicos correspondientes al registro de desplazamiento de la figura 6.223:
a) No norm alizado; b ) Norm alizado,
ras 6.217 a 6.224 se realiza sin más que aco plar la en trad a serie de u n o a la salida
de o tro y unir entre sí el resto de los term inales. C om o ejem plo en la figura 6.225
se representa un registro de desplazam iento resultante de acoplar dos bloques idén­
ticos al de la figura 6.224.
Los registros representados en la figura 6.217 a 6.224 desplazan la in fo rm a­
ción de izquierda a derecha. Es posible configurar un registro en el que la información
se desplace en sentido co n tra rio . E n la figura 6.226 se representa un registro de
desplazam iento hacia la izquierda realizado con biestables D. P a ra ello la entrada
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
504
E n tra d a de
puesta a cero
F ig u ra
6.225.—Registra de desplazam iento realizado m ediante el acopiam iento de dos bloques fun­
cionales.
F ig u ra
6.226.— Esquema de un registro de desplazam iento hacia la izquierda.
D de cada biestable se conecta a la salida Q del siguiente en lugar de a la del a n ­
terior.
Es posible realizar un registro de desplazam iento reversible en el que la in fo r­
m ación se desplace hacia la izquierda o hacia la derecha según el estado en que
se encuentre u n a variable de m odo de fun cionam iento que puede denom inarse
D /I.
En la fig u ra 6.227 se representa el sím bolo lógico de un registro de desplaza­
m iento reversible que posee:
— Una entrada MI de selección de sentido de desplazamiento.
505
SISTEMAS SECUENCIALES
E n tra d a
de s e le cció n
para le lo /se rie
(a)
En tr ada de p u es ta a cero
Sa lida s e r ie
izquierda
S a l i d a s e r ie
derecha
b)
F ig u ra
6 .2 2 7 .— S ím bolos lógicos co rre sp o n d ien tes a un registro de d esplazam iento reversible: n) No
n o rm aliz ad o ; b) N o rm alizad o .
— U na en trad a M I de selección de la en trad a en paralelo o el desplazam iento.
— U na en trad a G3 de desinhibición.
— U na en trad a de im pulsos de sincronism o que recibe la denom inación C 4 /1 , 2,
3 -» / I , 2, 3 -» que indica, m ediante el dígito 4, que los im pulsos aplicados
a ella actúan sobre el estado de los biestables. La form a de actuar depende de
5 06
SISTEMAS ELECTRONICOS DIGITALES
M I, M 2 y G 3. Los indicativos 1, 2, 3 -» especifican que los im pulsos producen
el desplazam iento de la inform ación hacia la derecha si M I = 1, M 2 = l y
M3 = 1; p o r el co n trario los indicativos I , 2, 3
especifican que la inform ación
se desplaza hacia la izquierda si M I = 0 y M 2 = M3 = 1.
— U na e n tra d a serie hacia la derecha que se d enom ina, 1, 2, 3, AD porque su in­
form ación se introduce en el prim er biestable cuando M 1 = M 2 = M3 = 1 y se
aplica un flanco activo en C4.
— U na e n tra d a serie hacia la izquierda que se denom ina, I , 2, 3, 4D porque su
in form ación se introduce en el últim o biestable cuando M I = 0 , M 2 = M3 = 1 y
se aplica un flanco activo en C 4 .
— Term inales de e n tra d a en p aralelo que se denom inan 2, 3, 4£> porque su in­
form ación se introduce en los biestables correspondientes si M 2 = 0 y M3 = 1 y
se aplica un flanco activo en C4.
— U n term inal de salida serie hacia la derecha y o tro de salida serie hacia la iz­
quierda.
E n las diferentes tecnologías existen circuitos integrados de escala de integración
m edia que poseen u no o más de los m odos de operación descritos.
6 .3 .5 .4 .4 .2
Aplicaciones de los registros de desplazam iento. Las aplicacio­
nes de los registros de desplazam iento son num erosas. La m ayoría de ellas hacen
que estos registros form en p arte de sistem as digitales m ás com plejos de aplicación
general que han sido realizados en circuitos de gran escala de integración (LSI).
A co ntinuación se indican las aplicaciones m ás destacadas:
a) C o n tad o res en códigos especiales.
Si inicialm ente se pone en estado uno un solo biestable (por ejem plo, el prim e­
ro de la izquierda), y se conecta la salida del últim o biestable a la en trada del p ri­
m ero, se obtiene un co n ta d o r en anillo cuyo esquem a y código de contaje se repre­
sentan en la figura 6.228. La puesta en estado inicial se realiza m ediante una varia­
ble P unida a la e n tra d a de puesta a uno del prim er biestable de la izquierda
y la de p uesta a cero de todos los dem ás. U n c o n ta d o r en anillo presenta la ventaja
de que no necesita decodificador p ara detectar sus estados internos pero el incon­
veniente de poseer un biestable p o r cada estado interno.
O tro tipo de co n tad o r realizable con u n registro de desplazam iento es el que
efectúa el contaje en un código progresivo J o h n so n (ver a p a rta d o 1.6.1) que es
co n tin u o y cíclico. E n la figura 6.229 se representa el esquem a correspondiente rea­
lizado con biestables J-K . Las salidas del últim o biestable se conectan invertidas
a las en trad as del prim ero, e inicialm ente se ponen to dos los biestables en estado
cero. El lector deducirá fácilm ente que el código de co n taje es el indicado en la
pro p ia figura 6.229. Los contadores en código Jo h n so n tienen un núm ero de esta­
dos internos igual al de dos veces el de biestables y presentan, con respecto a los
contadores BCD n atu ral y binario n atu ral, u n a m ás fácil decodificación.
b) C onversión paralelo-serie.
La in fo rm ació n se tran sm ite en serie para red u cir el núm ero de canales necesa-
SISTEMAS SECUENCIALES
507
estado inicial
Qj
Q2
Qi
Qq
0
0
0
¡ s
1
0 0 J
0
QS
0
0
1
0
1 0A
0
F i g u r a 6 .2 2 8 .— E s q u e m a d e u n c o n t a d o r e n a n illo r e a liz a d o c o n u n r e g is tr o d e d e s p la z a m ie n t o .
d esp lazam ien to
3 Q¡
Q
0
0
0
0
1
0
1
1
1
0
F ig u r a
0
0
0
1
1
1
1
1
1
1
0
1
0
0
6 .2 2 9 ,— E s q u e m a d e u n c o n t a d o r e n c ó d ig o J o h n s o n r e a liz a d o c o n u n r e g is tr o d e d e s p la z a ­
m ie n t o .
rios pero, p o r el co n trario , se procesa en p aralelo tal com o se estudiará en el capí­
tu lo 8 . P o r ello, se hace necesaria la conversión de paralelo a serie, lo cual se reali­
za m ediante un registro de desplazam iento en el que se introduce la inform ación
en paralelo, y se transm ite en serie (fig. 6.230). Los registros de desplazam iento
SISTEMAS ELECTRONICOS DIGITALES
508
S elección p a ra le lo /se rie
F ig u r a 6 . 2 3 0 . — A p lic a c ió n d e u n r e g is t r o d e d e s p la z a m ie n t o a la c o n v e r s ió n p a r a le lo - s e r ie .
form an p a rte de todos los circu ito s de g ran escala de in teg ració n d esarrollados
para la tran sm isió n de in fo rm ació n en serie [M A N D 95] [STO N 83],
c) C onversión serie-paralelo.
Este proceso, inverso al descrito en el a p a rta d o a n te rio r, es el usual en la recep­
ción de info rm ació n tran sm itid a en serie y que debe ser introducida en paralelo
en un sistem a digital. Se realiza m ediante un registro de desplazam iento en el que
se introduce la in form ación en serie y se lee en paralelo (fig. 6.231). P o r ello, los
I m p u l s o s de
d esplazam iento
Salida
/
n /
f
-----
p a ra l e lo
/
---------
S I S T E M A
Di
G 1T A L
F i g u r a 6 . 2 3 1 . — A p l i c a c i ó n d e u n r e g i s t r o d e d e s p l a z a m i e n t o a la c o n v e r s i ó n s e r i e - p a r a l e l o .
SISTEMAS SECUENCIALES
509
registros de d esp lazam ien to fo rm an tam b ién parte de los circuitos de gran escala
de integ ració n d esarro llad o s p ara la recep ció n de inform ación en serie que se e stu ­
dia en el tom o II [STON 83],
6 .3 .5 .4 .5
Registros de entrada y salida en p aralelo . Los registros de en tra­
da y salida en paralelo cuyo fu n d am en to básico se estudió en el a p a rta d o 6 .3 .5 . 2 . 1
constituyen tam bién bloques funcionales de aplicación general. Se utilizan com o
m em oria tem poral de datos de entrada y resultados parciales en los procesadores
dig itales y suelen estar co n stitu id o s por b iesíales D.
C om o se vio anterio rm en te, los bloques funcionales constituidos por un regis­
tro realim entado com o los co n tad o res, registros de desplazam iento, etc., han de
estar constituidos p o r biestables activados p or flancos. P o r el contrario, los regis­
tros de entrad a y salida en p aralelo pueden estar form ados por biestables sincroni­
zados p o r niveles o p o r flancos.
Los registros form ados p o r biestables activados por niveles presentan la ventaja
de la m ayor sencillez del circuito. Su característica funcional m ás im p o rtan te es la
de que el im pulso que se aplica a la en trad a de control C de los biestables ha de
situarse en el interior del intervalo d u ran te el cual la inform ación está estable en
las entradas D. E sto se especifica m ediante el cronogram a de la figura 6.232 en
el que la perm anencia de las en trad as D en un cierto estado durante un determ ina­
do intervalo de tiem po se indica m ediante una línea continua.
At
E n tra d a s
D
T
F Ig u r A
1
1
1
i
1
!
L^
-£*LÍ
6 .2 3 2 .— D ia g r a m a d e s e c u e n c ia te m p o r a l d e la s s e ñ a le s a p lic a d a s a u n r e g is tr o d e e n tr a d a p a ­
r a le lo f o r m a d o p o r b ie s t a b le s a c t i v a d o s p o r n iv e le s .
En to d o caso u n o de los dos intervalos A i,, o At1 puede ser nulo pero nunca
negativo.
Los biestables sincronizados p o r flancos son más com plejos pero, por el con­
trario , solam ente es necesario aplicar en su e n tra d a C un flanco activo en el inte­
rior del intervalo d u ran te el cual la in fo rm ación está estable en las entradas D. En
la figura 6.233a se representa un ejem plo en el que la inform ación presente en las
510
SISTEMAS ELECTRONICOS DIGITALES
E n tra d a s
F Ig u r A
D
6 . 2 3 3 .— D ia g r a m a d e s e c u e n c ia t e m p o r a l d e la s s e ñ a le s a p lic a d a s a u n r e g is tr o d e e n t r a d a p a ­
r a le lo f o r m a d o p o r b ie s t a b le s a c t i v a d o s p o r f la n c o s .
entradas D d u ran te el intervalo A i se introduce en el registro m ediante el flanco
de subida aplicado a C en el m edio del citado intervalo. P ero en el caso de que
el flanco final de la señal aplicada a C (en este caso el de b ajad a) sea el que p ro ­
duzca el cam bio de in form ación en las en tradas D , tal com o se indica en la figura
6.233b, puede ser utilizado p ara tran sferir la inform ación al registro.
En las figuras 6.234<z y b se representa el sím bolo lógico de un registro de e n tra ­
da y salida en paralelo activado p o r flancos de subida. A dem ás de las entradas en
paralelo D , las salidas en paralelo Q, y la e n trad a de im pulsos de transferencia T,
el registro posee una entrad a de inhibición 7 (G l) que se ha supuesto activa con
un cero lógico. P a ra que los im pulsos de transferencia hagan que la inform ación
se m em orice en el registro es necesario que 7 (G l) se encuentre en nivel uno.
En la figura 6.234c se representa el cro n o g ram a correspondiente. Se supone
que las señales de con tro l del registro se obtienen a p a rtir de un generador de im ­
pulsos que se aplica directam ente a la en trad a C. A dem ás, du ran te un período del
generador se hace ap arecer u n a cierta inform ación en las entradas D del registro
(1.2JD) y se coloca la e n tra d a 7 (G l) en nivel uno. Si, tal com o indica el cronogra­
m a de la figura 6.234c, los cam bios de G l y de la info rm ació n en D se hacen
a p artir de los flancos de b ajad a del gen erador, pueden ser ellos m ism os los que
pro v o q u en la en trad a de inform ación en el registro.
En la figura 6.235 se representa una aplicación típica de los registros de entrada
y salida en paralelo utilizados com o m em oria tem poral. En el instante en el que
se quiere visualizar el contenido del c o n ta d o r, se aplica un im pulso de tran sferen ­
cia a los registros de en trad a y salida en paralelo que, en este caso, están realizados
con biestables activados p o r niveles.
Los registros de entrad a y salida en p aralelo constituyen uno de los bloques fun­
cionales u tilizad o s en la realizació n de los p ro cesadores digitales (ver tom o II).
6 .3 .5 .4 .6 Conjuntos de registros. C u an d o se deben alm acenar varias in fo r­
m aciones b inarias sim ultáneam ente se necesitan varios registros. P a ra ello se pue­
den utilizar registros de en trad a y salida en paralelo independientes, pero esto pre-
SISTEM AS SECU EN CIA LES
511
a)
F i g u r a 6 . 2 3 4 . — R egistro de e n tra d a y salida en p aralelo fo rm ad o p o r biestables activados p o r flancos
de su b id a: a) S ím bolo lógico no n o rm aliz ad o ; b) S ím bolo lógico n o rm alizad o ; c) D iagram a de secuen­
cia tem p o ral de señales ap licad as a él.
senta el inconveniente de com plicar excesivam ente el cableado. P or o tra parte, si
el alm acenam iento se realiza en secuencia en lugar de sim ultáneam ente, es posible
agru p ar los registros de tal m an era que en cada instante sólo se seleccione uno para
introducir inform ación en él y o tro p ara leer su contenido.
En la figura 6.236 se representa un c o n ju n to de cu atro registros con en trad a
y saLida en paralelo que tienen sus en trad as de im pulsos de transferencia y sus en­
tradas D de inform ación interconectadas entre sí. C ada registro posee una entrada
de desinhibición C l. C u an d o esta e n trad a se encuentra a nivel uno, el im pulso de
transferencia aplicado a C l hace que la inform ación presente en las entradas 1,2D
512
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
E
CTR
I m p u ls o s
de
c o n taje
CTR
o|>C
CTR
d
b
1
n
I m p u l so s
de
—
transferencia
i7
VISUALIZADOR
VISUALIZADOR
VISUALIZADOR
DIGITAL
DIGITAL
DIGITAL
F ig u r a 6 . 2 3 5 . — E s q u e m a d e l c ir c u it o d e a p lic a c ió n d e u n r e g is tr o d e e n t r a d a y s a lid a e n p a r a le lo a la
v is u a liz a c ió n d e u n c o n t a d o r .
se alm acene en el registro correspondiente. C onectan do to d as las entrad as G l a la
salida de un decodificador uno entre c u a tro , se puede seleccionar, m ediante las dos
variables b inarias de en trad a de éste, cuál es el registro que m em orizará la in fo r­
m ación presente en las entradas.
La salida de los registros se conecta a n m ultiplexores de cu atro canales que
poseen dos variables de selección com unes. M ediante ellas se selecciona cuál es el
registro cuyo contenido aparece a la salida.
Si se utilizan registros con salida de tres estados, se puede prescindir del multiplexor de la figura 6.236. E n la figura 6.237 se representa el esquem a correspon­
diente en el que las salidas de los cu atro registros se conectan entre sí, constituyen­
do u n a b a rra (bus) de inform ación. P a ra seleccionar cuál es el registro que en cada
in stan te presenta su in form ación en la b a rra , se utiliza un decodificador de las dos
variables de selección de salida, cuyas variables de salida se conectan a los term ina­
les de desinhibición (E N ) de cada registro. A m bos co n ju n to s de registros represen­
tad o s en las figuras 6.236 y 6.237 se pueden representar m ediante los sím bolos in-
SISTEM AS SECU EN CIA LES
513
F i g u r a 6 .2 3 6 .— E s q u e m a d e u n c o n j u n t o d e r e g is t r o s c o n u n a ú n ic a e n t r a d a y s a lid a en p a r a le lo r e a li­
z a d o c o n u n m u lt ip ie x o r d e s a lid a .
dicados en la figura 6.238 en su versión no norm alizada (a) y norm alizada (b).
En la figura 6.238b las variables de selección de en trada reciben la denom ina­
ción 1A y las de selección de salida 2 A . P o r ello, las entradas de inform ación se
d enom inan I A , 4D , lo cual indica que se selecciona el registro en el que se in tro d u ­
ce la in form ación m ediante los term inales 1A — y dicha acción se produce cuando
514
SISTEMAS ELECTRONICOS DIGITALES
V a r ia b le s
de
salida
Variables
de
se le cc ió n
de e n t r a d a
V a r ia b l e s
de
s e le c c ió n
de salida
F ig u r a 6.237.—Esquema de un conjunto de registros con una única entrada y salida en paralelo reali­
zado con una barra a la salida.
515
SISTEMAS SECUENCIALES
V a r ia b le s
de
e n tra d a
✓ 'n
V a ria b le s
de
V a ria b le s
de
de
s e le c c ió n
en tra d a
de
s e le c c ió n
s a lid a
/y
2
2
'
C O N JU N T O
n
u cC
yy
n
—
de
t ra n sfe re n c ia
\
/
de
s a lid a
R E G IS T R O S
Im p u ls o s
V a r i a b le s
T
(a)
Varia bl es de s el e cc ió n
de e n tra d a
V ar ia bl es
de
salida
F ig u r a
6 .2 3 8 .— S ím bolos lógicos co rre sp o n d ien tes al c o n ju n to de registros de las fig u ras 6.236 y
6.237: a) N o n o rm aliz ad o ; b ) N o rm alizad o .
se aplica un im pulso en C4 (4D). Las variables de salida llevan los sím bolos 2A
p ara indicar que m ediante las variables de selección 2A — se elige el registro
3
cuya inform ación aparece en ellas.
516
SISTEM AS EL EC TR O N IC O S D IG ITA LES
En los registros de las figuras 6.236 y 6.237, la señal de control C2 actúa
mediante el flanco de subida de los im pulsos aplicados a ella, pero es posible
también utilizar registros cuya señal de control actúe por niveles en lugar de por
ñancos.
Un conjunto de registros conectados de tal manera que no se tiene acceso sim ul­
táneamente a todos ellos, constituye una unidad de memoria. La importancia de las
unidades de memoria hace que a ellas se dedique el capítulo 7 de este libro.
Por otra parte, los conjuntos de registros se utilizan principalmente en las unida­
des operativas de los procesadores y por ello sus aplicaciones se estudian en el tomo
II de este libro.
6 .3 .5 .5
S ín te sis d e los siste m a s se c u e n c ia le s sín cro n o s de co ntro l. La sínte­
sis de los sistemas secuenciales síncronos consiste en la obtención de un sistem a fí­
sico cuyo estado interno evolucione de acuerdo con el diagrama de flujo.
Tal com o se ha estudiado en apartados anteriores, un sistema secuencial sín­
crono está constituido por un registro, formado por biestables activados por flan­
cos, realimentado a través de un circuito com binacional.
Cuando solam ente se disponía en circuito integrado de puertas y biestables, el
principal problema de la síntesis de los sistem as secuenciales síncronos consistía en
la adecuada elección de la asignación de los estados de los biestables a cada uno de
los estados internos del diagrama de flujo para m inimizar el circuito com binacio­
nal. El desarrollo de la capacidad de integración ha relegado este problema a un se ­
gundo plano y ha propiciado nuevos m étodos de síntesis que se estudian en sucesi­
vos apartados.
6 .3 .5 .5 .1
C la sifica ció n d e los siste m a s se c u e n c ia le s sín cro n o s. Los sistemas
secuenciales síncronos se pueden clasificar de acuerdo con los dos conceptos com ­
patibles entre sí (tabla 6.21) que se indican a continuación:
a) Según la forma de realizar el circuito com binacional.
De acuerdo con la forma de realizar el circuito com binacional, los sistem as se ­
cuenciales síncronos pueden ser cableados o programables.
Reciben la denominación de sistem as secuenciales síncronos cableados aque­
llos cuyo sistema combinacional se realiza mediante un conjunto de puertas ade-
CLASIFICACION
DE LOS SISTEMAS
SECUENCIALES
SINCRONOS
Según el fipo de
circuito com binacional
N o modulares
Según la arquitectura
M odulares
Semim odulares
T a b l a 6.21
SISTEM AS SECU EN CIA LES
517
cuadamente interconectadas. Para cambiar el grafo o diagrama de flujo, es necesa­
rio cambiar las puertas o el cableado entre ellas.
Ejemplo de sistema secuencial síncrono cableado es el analizado en el apartado
6.3.5.1.
Los sistem as secuenciales síncronos programables, que suelen recibir la deno­
minación de microprogramables, son aquellos en los que el sistema combinacional
es programable y ha sido realizado mediante algunas de las formas estudiadas en
apartado 3.8.
La característica más importante de los sistem as secuenciales síncronos micro­
programables es que se puede cambiar su diagrama de un flujo sin necesidad de mo­
dificar el cableado de su sistem a com binacional.
b) Según la estructura física
De acuerdo con la estructura física, los sistem as secuenciales síncronos pueden
ser no modulares, sem imodulares o modulares. Un sistema secuencial síncrono no
modular es aquel en el cual una elevación del número de variables de entrada o de
salida implica una variación, no solam ente de los elem entos que lo com ponen,
sino también de la interconexión entre los m ism os. Los sistem as secuenciales
síncronos no modulares pueden ser cableados o programables según el tipo de cir­
cuito com binacional utilizado en su realización. Un ejem plo de sistem a secuen­
cial síncrono no modular cableado es el de la figura 6.158 analizada en el apartado
6.3.5.
Un sistem a secuencial síncrono modular es aquel en el cual se puede ampliar
el número de variables de entrada o de salida sin más que añadir los elem entos
adecuados y sin necesidad de cambiar la conexión de los elem entos que lo cons­
tituyen. Aunque los sistem as secuenciales síncronos modulares pueden ser también
cableados o programables, los primeros carecen de interés práctico porque una
elevación del número de variables de entrada o saljda supone un cambio en la ta­
bla de verdad del circuito com binacional difícil de realizar si éste es cableado. Al
análisis de los sistem as secuenciales síncronos modulares se dedica el apartado
6.3.5.5.4.
Un sistema secuencial síncrono es semim odular cuando el número total de va­
riables de entrada más el de salida es constante pero puede variar el de cualquiera
de ellas de tal manera que la otra lo haga en sentido contrario. Constituyen una so­
lución intermedia entre los no modulares y los modulares y a su análisis se dedica el
apartado 6.3.5.5.5. Por las mismas razones indicadas antes para los modulares, los
sistemas secuenciales síncronos sem imodulares se combinan en la práctica con los
circuitos com binacionales programables.
La compatibilidad de las dos clasificaciones de los sistem as secuenciales sín­
cronos indicadas en la tabla 6.21 hace que su estudio no sea tarea fácil de organizar.
En este libro se ha decidido estudiar en primer lugar los sistem as secuenciales sín­
cronos cableados y programables sin tener en cuenta la problemática de la modularidad para seguidam ente estudiar, a partir de ellos, los sistem as secuenciales síncro­
nos modulares y semimodulares.
518
SISTEM AS EL EC TR O N IC O S D IG ITA LES
6 .3 .5 .5 .2
S ín t e s is d e lo s s is t e m a s s e c u e n c ia le s s ín c r o n o s c a b l e a d o s
6 .3 .5 .5 ,2 .1
S ín te sis de lo s s iste m a s se c u e n c ia le s sín cro n o s c a b le a d o s con
re g istro s de e n tra d a y s a lid a en p a r a le lo . Tal com o se indica en el apartado
6 .3 .5 .5 .1 , la disponibilidad de circuitos de escala de integración media ha susti­
tuido en parte los criterios de m inim ización por los de sistem atización en el diseño
y utilización de bloques funcionales.
A continuación se exponen sendos m étodos de codificación de los estados inter­
nos basados en estos criterios. Esta forma dé realizar los sistemas secuenciales sín­
cronos se utilizó con profusión cuando se com enzó a disponer de los primeros blo­
ques funcionales integrados en escala de integración media. Aunque no se utilizan
actualmente, su estudio resulta interesante por contribuir a que se comprenda me­
jor la problemática de la realización de los sistemas secuenciales síncronos.
a) Codificación en binario natural y utilización de un decodificador.
La disponibilidad de codificadores en circuito integrado hace interesante la co­
dificación en binario natural y la utilización de los estados decodificados para la
realimentación. La estructura de un autómata codificado de esta manera corres­
ponde a la figura 6.239. La gran ventaja de este método es la de ser sistemático,
lo que se hace patente cuando el número de estados internos y variables de entrada
es elevado.
F i g u r a 6 . 2 3 9 . — D ia g r a m a d e b lo q u e s d e u n s is t e m a s e c u e n c ia l s ín c r o n o r e a liz a d o c o n u n r e g is tr o d e
e n tr a d a y s a lid a e n p a r a le lo y u n d e c o d if i c a d o r .
Para aclarar lo que se acaba de exponer, se aplica a continuación este método
al sistema del ejemplo 6.4.
Ejemplo 6.5
Supóngase que en el diagrama de flujo de la figura 6.156 no están codificados
los estados internos. Se tendrá de esta forma el diagrama de flujo de la figura
6.240.
SISTEMAS SECUENCIALES
519
x, = o
F ig u r a 6 . 2 4 0 .— D ia g r a m a d e f lu j o c o r r e s p o n d ie n t e al s is t e m a s e c u e n c ia l s ín c r o n o a n a liz a d o e n el
e j e m p lo 6 . 4 .
Para la codificación de los cuatro estados internos son suficientes dos variables
de estado interno Q0 y Q r La asignación de los cuatro estados posibles de estas
dos variables a los cuatro estados internos E0 a £ 3 es arbitraria. La complejidad
del sistema combinacional obtenido no varía mucho de unas asignaciones a otras.
En este ejemplo se realiza la asignación indicada en la tabla 6.22.
Para la realización de las variables Q0 y Q¡ se utilizan biestables D activados
por flancos, lo cual simplifica, com o se verá, el método.
En primer lugar se comprueba en qué estados internos toma cada variable el
estado uno. Por ejem plo, Q0 toma el valor uno en los estados £j y E y Seguida­
mente se observa en qué condiciones de estado interno y estado de entrada el siste­
ma ha de pasar a los estados £j o £ 3 al aplicar un nuevo impulso de sincro­
nismo.
Observando el diagrama de la figura 6.240 se comprueba que el sistema ha de
pasar al estado £ , si se encuentra en E 0 y x, toma el valor uno, lo cual viene indi-
Q.
00
Eo
0
0
E,
0
1
e 2
1
0
e3
1
1
T a b l a 6 .2 2
520
SISTEM AS E L EC TR O N IC O S D IG ITA LES
cado por una flecha dirigida desde E 0 a £ ,. De igual forma se deduce que el sis­
tema ha de pasar a £ 3 si se encuentra en E 2 y x, toma el valor cero, y ha de per­
manecer en ¿s si x, se encuentra en el estado cero. Por lo tanto, se deduce la
ecuación de Q0:+]:
Q')í+ i ~ Eg&i + ^2X\ +
De igual forma el lector puede deducir la ecuación de Qit tl y comprobar que el
resultado es:
2 i ¡ +i = E¡ x, + £ 2x, + £¡> x,
= Ei xi + E2-• £ 3 Xi
+ E3 x, = £ , ! , + E2 (x, + x t) + E3 x¡ =
Si se utilizan biestables Z) activados por flancos cuya ecuación característica
es 2 Í+1 = A> se obtienen las ecuaciones de las entradas D de los biestables:
Do = Eo X\ ■ E2 X] * E3 xi
Di = Ei Xi •• £ 2 • £ 3 X i
Realizando ambas ecuaciones con puertas N O -Y resulta:
E0 Xi
D i = Ei x ,
Ei x,
£>
£ 3
* 1
£ 3 *1
En la figura 6.241 se representa el esquema com pleto del autómata obtenido.
F i g u r a 6 .2 4 1 .— E s q u e m a d e l s is t e m a s e c u e n c i a l s ín c r o n o q u e ejo ; u t a el d ia g r a m a d e f lu j o d e la f ig u r a
6 .2 4 0 r e a liz a d o c o n u n r e g is t r o y u n d e c i d if ic a d o r .
SISTEM AS SECU EN CIA LES
521
x, -Q
F ig u ra
6,242,—Diagram a de flujo del sistema secuencial síncrono analizado en el ejemplo 6.4 codifi­
cado m ediante un código de uno entre n.
b) C odificación mediante un código de uno entre n.
Otro procedimiento que simplifica la codificación y representa una solución to­
davía más sistemática que la del apartado anterior es la utilización de un biestable
por estado interno. Si el número de estados internos es n, el número de biestables
es también n. En cada estado interno del autómata uno solo de los n biestables se
encuentra en estado uno.
Este método se divulgó cuando se dispuso, en un único circuito integrado, de
registros de entrada y salida en paralelo que poseían cuatro o seis biestables D acti­
vados por flancos.
Ejemplo 6.6:
A continuación se aplica este método al sistema cuyo diagrama de flujo se re­
presentó en la figura 6.156. Para ello se asignan cuatro biestables Q0 a Q3 a los
estados internos Eg a E3 respectivamente. Se obtiene de esta forma el diagrama
de la figura 6.242 que es idéntico al de la figura 6.156 con la única diferencia de
Q ,
0
0
1
0
0
1
LLJ
0
1
LLJ
Q r
LLJ
0
Q 2
m
O
Q o
0
0
0
T abla
6 .2 3
0
0
0
1
SISTEM AS EL EC TR O N IC O S D IG ITA LES
522
que en el interior de cada círculo, correspondiente a un estado estable, se indica
el biestable que toma el valor uno para dicho estado. En la tabla 6.23 se representa
la asignación de estados de los diferentes biestables a cada estado interno.
De una forma similar a la descrita en el apartado anterior se observa en qué
condiciones debe tomar el valor uno lógico cada biestable Q0 a Qy Por ejem­
plo, el biestable Q0 debe tomar el valor uno si Q¡ es uno y la variable de entrada
x, también se encuentra en estado uno (fig. 6.242); de igual forma Q0 ha de
adoptar el estado uno si Q¡ es uno y la variable de entrada x¡ es uno. Además Q0
ha de permanecer en uno si x¡ = 0. Por lo tanto, se deduce:
Q oí +1 = x i Q i 3“ Á jg o ~b Q s x i
Com o práctica, el lector puede escribir las ecuaciones de los demás biestables
que resultan:
Qit+i = 2o Xi
Qn+\ *** 2 i *i + 2z x i
2oí+i = Qi + 23 -^i
Estas ecuaciones se pueden realizar con puertas N O -Y , resultando:
2 o ¡ + i —•
xi 2 1
2o
Xi Qs
Qn+i — -'i 2"
2i
-'•1 Q i
Q st+1 — Xi Q i
x¡ Q3
Q21+1 —
En la figura 6.243 se representa el esquema com pleto del autómata realizado por
este m étodo.
En el instante inicial en que se da tensión al sistema todos los biestables han
de quedar en estado cero, excepto uno. Definiendo uno de los estados internos
com o inicial, por medio de las entradas de puesta a cero y uno asincronas se hace
que el sistema quede inicialmente en ese estado.
En el sistema de la figura 6.243 se ha definido com o estado inicial aquel en que
Q0 se encuentra en estado uno. Para poner inicialmente al sistema en ese estado se
usan la entrada de puesta a uno (S) de 2 o y ^as entradas de puesta a cero (R) de
Q ^ Q iy Q i6 .3 .5 .5 .2 .2 S ín te sis de los siste m a s se c u e n c ia le s sín cro n o s c a b le a d o s con
co n tad o res sín cro n o s. En el apartado 6.3.5.4.1 se estudiaron los sistemas secuencia­
les síncronos y se vio que el diagrama de flujo más complejo posible permite las
transiciones entre estados cualesquiera. Por otra parte, en el apartado 6.3.5.2.2 se ana­
lizó el diagrama de flujo de un contador (fig. 6.163) y en él se vio que es un sistema
secuencial síncrono particular que no toma decisiones. Los diagramas de flujo
SISTEM AS SECU EN CIA LES
523
F i g u r a 6 . 2 4 3 . — E s q u e m a d e l s i s t e m a s e c u e n c ia l s í n c r o n o q u e e j e c u t a ei d i a g r a m a d e f l u j o d e l a f i g u r a
6 .2 4 2 .
de los sistemas secuenciales síncronos más utilizados en la práctica son una com bi­
nación de ambos tal com o se indica en la figura 6.244.
La evolución de estos sistemas entre estados internos se realiza de dos maneras:
a) Sin intervención de variables externas, de una forma similar a la de un con­
tador.
b) Dependiendo del estado de una o más variables externas.
En la figura 6.245 se representa el diagrama de flujo de un sistema secuencial
síncrono que responde a lo expuesto. El sistema secuencial síncrono que actúe de
acuerdo con este diagrama pasa, por ejemplo, del estado £ 4 al Es de forma inequí­
voca y, si se encuentran en E2, puede pasar a £ 3 o £ 4 según la variable B esté res-
SISTEM AS E L E C T R O N IC O S D IG IT A L E S
524
F Ig u r A
6 .2 4 4 .— D iag ram as de flu jo de sistem as secuenciales sín cro n o s.
pectivamente en cero o en uno. Veremos seguidamente cóm o se puede diseñar un
sistema que actúe según el diagrama de la figura 6.245 mediante un contador sín­
crono con entradas en paralelo síncronas.
En la figura 6.246 se representa el sím bolo lógico de un contador con entradas
en paralelo síncronas, en sus versiones no normalizada (a) y normalizada ( b). Este
contador posee:
— Una entrada de puesta a cero (/?) asincrona activa con un uno lógico.
— Una entrada de impulsos de sincronismo ( C 2 /I + ) activa con los flancos
de subida.
— n entradas de información en paralelo (1,2£>), una por cada biestable.
— Una entrada de m odo de funcionam iento (M I). Si se encuentra en nivel
cero, hace que se cuenten los im pulsos de sincronism o en binario natural, y si se
encuentra en nivel uno hace que dichos impulsos produzcan la entrada de la infor­
mación presente en los terminales 1,2 D.
El diagrama de bloques del sistema secuencial síncrono realizado mediante un
contador se representa en la figura 6.247. El sistema combinacional recibe como
entradas las salidas Q del contador y las variables externas y genera la señal C /P
(M I) y las entradas D (1,2 D) del contador.
Mediante el diagrama de flujo de la figura 6.245 se pueden exponer los concep­
tos básicos de la síntesis del sistema com binacional.
SISTEM A S S E C U E N C IA L E S
F ig u r a
525
6 . 2 4 5 . — E j e m p l o d e d i a g r a m a d e f l u j o tí p i c o d e u n s is te m a s e c u e n c ia l s í n c r o n o .
(a)
F ig u r a 6 .2 4 6 . —Símbolo
lógico de un contador síncrono con entradas en paralelo síncronas: a ) No
norm alizado; b) Norm alizado.
526
SISTEM A S E L EC TR O N IC O S D IG ITA LES
F i g u r a 6 . 2 4 7 , —Diagram a de bloques de un sistema secuencial síncrono realizado con un contador sín­
crono con entradas en paralelo síncronas.
En primer lugar se observa el número de estados del diagrama de flujo
para deducir el número de biestables m que ha de tener el contador. El
núm ero m ha de ser tal que 2m > n, sien d o n el núm ero de estad os del
diagram a de flujo. El có d ig o de contaje puede ser cualquiera de lo s utilizados
en los bloques fu n cion ales d isponibles en las diversas tecn ologías, de los
cuales los m ás usuales son el binario natural y el B C D natural. Si el núm ero
de estados es inferior a 9 se puede utilizar un co n tad or en cualquiera de
am b os có d ig o s con un so lo circuito integrado. Si el núm ero de esta d o s está
com p ren d id o entre 11 y 16 a m b o s inclusive, se puede realizar con un con tad o r
en binario natural (un so lo circuito integrado) o en B C D natural (d os circui­
tos integrados).
La asignación de có d ig o s binarios a los estad os del grafo se debe realizar
de tal form a que el núm ero de sa lto s entre esta d o s que no tengan asign ad os
có d ig o s consecu tiv o s en binario natural o B C D natural sea m ínim o. N o
existen reglas totalmente sistemáticas para realizar dicha asignación, pero esto no
tiene mucha importancia porque, como se verá en el apartado 6 .3.5.5.4, cuando
el número de estados es elevado, se puede realizar el sistema combinacional me­
diante un bloque funcional integrado com o los estudiados en el apartado 3.8.
Siempre que sea posible, a los estados consecutivos se les asignan números deci­
males consecutivos. Por ejemplo, E 0 y E¡ (fig. 6.245). Cuando se toma una de­
cisión en función de una variable de estado interno, se debe asignar a uno de los
estados el número contiguo al anterior. Siguiendo estas reglas se obtiene la asigna­
ción indicada en la figura 6.245.
Partiendo del grafo de la figura 6.245 se obtiene la tabla de verdad de la
tabla 6.24. En ella se representan com o variables independientes el estado del
SISTEM AS SECU EN CIA LES
527
contador en el instante t, antes de recibir el flanco activo, Q2l, Q,„ Q0, y las
variables externas A y B, y com o variables dependientes el estado del contador
en el instante t + 1, después de recibir el flanco activo y la variable C /P . A
continuación se deducen com o ejemplo algunas líneas de la tabla. Si el sistema
se encuentra en el estado E 2(Q2l Q„ Q0l = 010), el nuevo estado debe ser £ ,
(Q v Qu Qo, = o i l ) o E4(Q2i Q u Q0i = 100) según que la variable B posea
el estado cero o el estado uno respectivamente. Esto se representa en las líneas
cuarta y quinta de la tabla 6.24. La variable C/P debe adoptar el estado cero
cuando el estado en el instante / + 1 es el siguiente al estado en el instante t,
en binario o BCD natural. Por ello en la línea cuarta se asigna el estado cero
a C /P y en la línea quinta, el estado uno. Se supone que el contador realiza
el contaje en binario natural y por ello desde el estado £ 7 se pasa al E0 con
C /P = 0.
t
t+ 1
e
A
Q.i
Q,
Qo
0.1
Q,
Qo
C/P
X
X
0
0
0
0
0
1
0
X
0
0
0
1
0
1
0
0
X
1
0
Q
1
1
1
0
1
0
X
0
1
0
0
1
1
0
1
X
0
1
0
1
0
0
1
X
X
0
1
1
1
0
1
1
X
X
1
0
0
1
0
1
0
1
X
X
1
0
1
0
0
0
X
X
1
1
0
1
1
1
0
X
X
1
1
1
0
0
0
0
T a b l a 6 .2 4
Partiendo de Q2l + ,, Qu .
Q0l + , y la variable C /P se obtiene el estado de
las variables de entrada en paralelo D 2, D [ y D0. Cuando C /P adopta el estado
lógico cero, es indiferente el estado de las variables D porque el contador pasa­
rá al estado siguiente al recibir un impulso en la entrada T. Cuando C /P adopta
el estado lógico uno, el estado de las variables D debe ser idéntico al de las sa­
lidas Q del contador en el instante t + 1 (tabla 6.25).
Se pueden deducir las ecuaciones de las variables D 2, D x y D 0 y de C /P por
el método de Karnaugh o el numérico. A continuación se utiliza el método de Kar­
naugh estudiado en el apartado 3.2.1 y se obtienen las tablas representadas en la
figura 6.248 que se comentan seguidamente.
Para que en la tabla de D2 no intervenga la variable B, se convierte en 1 la X
de D2 en la línea 4 de la tabla 6.25. Por la misma razón, la X de D, y D 0 de esa
linea se convierte en 0.
528
SISTEM AS EL EC TR O N IC O S D IGITALES
t
s
A
q2
Q.
Qo
d2
0,
X
X
0
0
0
X
X
0
0
0
1
X
1
1
0
Do
C/P
X
X
0
X
X
0
1
0
1
1
0
0
X
0
1
0
X
X
X
0
1
X
0
1
0
1
0
0
1
X
X
0
1
1
1
0
1
1
X
X
1
0
0
X
X
X
0
X
X
1
0
1
0
0
0
1
X
X
1
1
0
X
X
X
0
X
X
1
1
1
X
X
X
0
X
T a b l a 6 .2 5
D1
d2
.
Q2 A
00
01
00
X
0-16
0
2-18
X
8-24
R
Q0 Q1
q 2 a
00
0
0-16
B
2-18
0
1-17
—10-26* —11-27
9-25
X
1-17
0
10-26
1
«-27
0
9-25
X
12-28
X
14-30
X
15-31
0
13-29
0
12-28
0
14-30
X
4-20
X
6-22
X
— 7-23
0
5-21
0
¿.-20
0
6-22
0
8-24
mi
(Ü ’]
R
3-19
3-19
tí
0
15-31
13-29
0
7-23
1
5-21
F i g u r a 6 . 2 4 8 . — T a b la s d e K a r n a u g h d el s is t e m a s e c u e n c ia l s ín c r o n o r e a liz a d o c o n u n c o n t a d o r q u e
e j e c u t a el d ia g r a m a d e f lu j o d e la f ig u r a 6 .2 4 5 .
SISTEM AS SECU EN CIA LES
529
El valor de C /P cuando Q2l Q„ Q0l = 010, coincide con B. Por ello en
[os cuadrados correspondientes de la tabla de Karnaugh de C /P se coloca la
variable B.
De las tablas de la figura 6.248 resultan las ecuaciones:
D 2 = Q2
£>, = <3, Ü i
Do = Qo e . _
C /P = Q, Q2 B + Q0 Q2 A + Q0 Q, Q2 + Q0 0 , Q2
que convertidas adecuadamente resultan:
£>
a
D i ~ Q, + Q,
Do — Qo + Q\
C /P - Q, Q2 B
Q0 Q2 A
Q o Q ] Q2 Qo Q ] Q2
En la figura 6.249 se representa el esquema correspondiente. En el tomo II se
estudian los procesadores digitales síncronos y, en particular, su síntesis con una
unidad de control basada en el método que se acaba de desarrollar.
Puesta
F igu ra
en
6.249.—Esquem a del sistema secuencial síncrono cableado realizado con un contador que eje­
cuta el diagram a de flujo de la figura 6.245.
530
SISTEM AS ELECTR O N IC O S D IGITALES
6 .3 .5 .5 .3 S ín tesis de los siste m a s se c u e n c ia le s sín cro n o s m icro p ro g ram a b le s. El esquema básico de un sistem a secuencial síncrono niicroprogramable es el
representado en la figura 6.250, que realiza la m isma función que el sistema de la
6.155 con la única diferencia de que el sistem a com binacional se especifica progra­
mable. Tal com o se indicó anteriormente, la principal ventaja de la utilización de un
sistema com binacional programable consiste en que se puede cambiar el diagrama
de flujo del sistem a secuencial síncrono sin m odificar su cableado.
El sistema combinacional programable puede ser com pleto o incompleto. El re­
gistro síncrono se puede realizar también de diferentes maneras. Esto da lugar a
e n tra d a
F ig u r a
6.250.— E s q u e m a b á s ic o d e u n s is t e m a s e c u e n c ia ] s ín c r o n o m ic r o p r o g r a m a b le r e a liz a d o c o n un
r e g is tr o .
Memoria
de acceso aleatorio
Registro
Memoria de
acceso aleatorio
Contador síncrono
con entradas
en paralelo síncronas
Matriz lógica
programable (PLA)
Registro (PLS)
Matriz lógica
programable (PLA)
Contador síncrono
con entradas
en paralelo síncronas
Matriz lógica
Y programable (PAL)
Registro
Matriz lógica
Y programable (PAL)
Contador síncrono
con entradas
en paralelo síncronas
Sistema combinacional
programable
completo
Sistema secuencial
síncrono
microprogramable
Sistema combinacional
programable
incompleto
T a b l a 6 .2 6
SISTEM AS SECU EN CIA LES
531
la clasificación de los sistem as secuenciales síncronos microprogramables indicada
en la tabla 6.26.
En sucesivos apartados se estudian ¡os diferentes tipos de sistemas secuenciales
síncronos microprogramables y sus características.
6 .3 .5 .5 .3 .1
S istem as se c u e n c ia le s sín cro n o s m icro p ro g ram a b le s con circu i­
tos co m b in acio n ale s p ro g ra m a b le s co m p leto s. El circuito combinacional com ple­
to más utilizado es la memoria de acceso aleatorio de escritura y lectura no simultá­
neas en cualquiera de sus versiones: activa (RAM ), o pasiva (ROM, PROM , o
RPROM).
En la figura 6.251 se representa el esquema general de un sistema secuencial
síncrono microprogramable realizado con una memoria de acceso aleatorio. Este
esquema constituye un caso particular de la figura 6.250.
El sistema secuencial evoluciona entre estados, a cada impulso de reloj, en fun­
ción de las variables de entrada y del estado anterior. Cada uno de los estados vie­
ne determinado por el contenido del registro, y el comportamiento del sistema se­
cuencial está caracterizado por sus variables de salida (variables de control).
En el esquema de la figura 6.251 el vector de salida de la memoria de acceso
aleatorio consta de dos partes bien diferenciadas. Un vector de control (variables
de salida del sistema secuencial) y un vector de estado (variables que determinan
cuál es el próximo estado del sistema secuencial). En la figura 6.252 se representa
de forma simbólica dicho vector de salida.
Pu esta en
F ig u r a
6.251.—Esquema de un sistema secuencial síncrono m icroprogram able realizado con una m e­
m oria de acceso aleatorio y un registro.
532
SISTEM AS ELECTRO N ICO S DIGITALES
V a r i a b le s
V a r i a b le s
de
de
s a lid a
e sta d o
V e cto r
de
de
m e m o ria
de
s a li d a
la
a cceso
a le a t o r io
F i g u r a 6 .2 5 2 .— V e c t o r d e s a lid a d e la m e m o r ia d e a c c e s o a le a t o r io d e la f ig u r a 6 .2 5 1 .
F i g u r a 6 . 2 5 3 . — Ejem plo
de diagrama de flujo de un sistema secuencial síncrono.
SISTEM AS SECU EN CIALES
533
El vector de estado interno y las variables de entrada constituyen la dirección
de memoria que permitirá determinar el vector de salida en el próximo impulso
de reloj.
Tal com o se representó en la figura 6.244 el diagrama de flujo de un sistema
secuencial síncrono está formado por un conjunto de estados internos entre los que
se realizan transiciones incondicionales y condicionales en función del estado de
una variable binaria, y puede ser realizado mediante el sistema de la figura 6.251.
Para demostrarlo se elige un diagrama de flujo adecuado que se representa en
la figura 6.253.
Ejemplo 6.5:
Diseñar un sistema secuencial síncrono basado en el esquema de la figura
6.251, que evolucione de acuerdo con el diagrama de flujo de la figura 6.253.
A partir del diagrama de flujo se obtiene la tabla de verdad de la tabla 6.27
En la figura 6.254 se representa el sistema diseñado formado por un registro
síncrono de tres biestables activados por flancos (en la figura se suponen flancos
de subida) y una memoria de acceso aleatorio.
P u esta
en
F i g u r a 6 .2 5 4 . —Esquema
de un sistema secuencial síncrono m icroprogram abie basado en el circuito
de la figura 6 .2 S 1 que ejecuta el diagram a de flujo de la figura 6 .2 5 3 .
Las variables de salida del registro síncrono Q2, Q„ Q0 (variables de estado)
constituyen, en unión de la variable de entrada C, las variables de dirección de la
memoria de acceso aleatorio. Arbitrariamente se decidió conectar Q0, Q, y Q2 a
A 0, A | y A 2, respectivamente, y la variable C a /4,.
El contenido de la memoria de acceso aleatorio que hace evolucionar al sistema
secuencial de acuerdo con el diagrama de estados anteriormente citado se muestra
en la tabla 6.28. En cada posición de la memoria se coloca la inform ación binaria
equivalente al estado próxim o indicado en la tabla 6.27. Por ejem plo, en la prime­
ra línea de la tabla 6.27 se indica que cuando el sistem a se encuentra en el estado
000 debe pasar al 001 independientem ente del valor de la variable C. Por ello en
SISTEM A S ELECTR O N IC O S D IG ITA LES
534
Variable
Estado
Estado
de
actual
próximo
(O
o
entrada
QOt 1
^2t 1 V i
C
Q»,
X
0
0
0
0
0
1
X
0
0
1
0
1
0
0
0
1
0
0
1
1
1
0
1
0
1
0
0
Q
0
0
1
1
0
0
1
1
0
0
0
0
1
1
1
1
1
1
1
0
0
1
Q
0
0
1
1
0
1
1
0
1
1
1
1
1
1
1
0
0
0
X
X
X
+
+
1
0
1
1
T a b l a 6 .2 7
Dirección
a2
a,
Contenido
°2
°0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
1
0
2
0
0
1
0
0
1
1
3
0
0
1
1
0
0
0
4
0
1
0
0
1
1
1
0
5
0
1
0
1
0
0
6
0
1
1
0
1
1
1
7
0
1
1
1
0
0
0
8
1
0
0
0
0
0
1
9
1
0
0
1
0
1
0
10
1
0
1
0
1
0
1
11
1
0
1
1
1
0
0
12
1
1
0
0
1
1
1
13
1
1
0
1
1
1
0
14
1
1
1
0
1
1
1
15
1
1
1
1
0
0
0
T a b l a 6 .2 8
la tabla 6.28 se coloca la información 001 en las posiciones de memoria 0000
(Oio) y 1000 (8 10).
Las variables D0 a D 2 de salida de la memoria se conectan a las variables de
entrada del registro síncrono.
SISTEM AS SECU EN CIALES
535
Pero el diagrama de flujo de un sistema secuencial síncrono se puede realizar
también con un sistema com o el representado en la figura 6.255, que se obtiene
a partir de la figura 6.251 añadiendo un circuito incrementador y un muitiplexor.
El incrementador es un circuito combinacional que suma un uno binario a la
combinación de entrada y presenta el valor incrementado a su salida. De esta for­
ma es posible hacer que el sistema secuencial evolucione entre estados consecutivos
o salte a otro estado (toma de decisión), dependiendo del valor de la variable de
selección del muitiplexor, que es un bit de cada una de las posiciones de memoria.
Este sistema presenta la característica de que permite disponer simultáneamente de
la información contenida en el registro y de la misma incrementada en una unidad,
lo cual permite diseñar procesadores digitales secuenciales de gran velocidad tal
como se estudia en el tomo II de este libro.
P u e sto
F ig u r a
en
6.255.—Esquema de un sistema secuencial síncrono m icroprogram able realizado con una me­
m oria de acceso aleatorio, un registro, un increm entador y un muitiplexor.
Pero si se prescinde de la característica anteriormente citada se pueden sustituir
los elementos incrementador, muitiplexor y registro por un contador síncrono con
entradas en paralelo síncronas, obteniéndose de esta forma el esquema de la figura
6.256. En las posiciones de la memoria de acceso aleatorio existe un bit que con­
trola la variable C /P (contaje/paralelo) del contador y que segiín se encuentre en
cero o en uno hace que el siguiente impulso del generador incremente en una uni­
dad el contenido del contador o lo cambie por el campo de n bits de la posición
de memoria que aparece en las entradas D en paralelo del contador.
536
SISTEM AS EL EC TR O N IC O S D IG ITA LES
P u esto en
F ig u ra
6.256.—Esquema de un sistema secuencia! síncrono m icroprogram able realizado con una m e ­
moria de acceso aleatorio y un contador.
A continuación se realiza un ejemplo de diseño con un circuito basado en el
esquema de la figura 6.256.
Ejemplo 6.6:
Diseñar, con un contador síncrono y una memoria de acceso aleatorio, un siste­
ma secuencial síncrono que funcione de acuerdo con el diagrama de flujo de la
figura 6.253.
El esquema correspondiente se representa en la figura 6.257. El funcionamiento
del contador viene determinado por el valor lógico de la línea de control C /P
(contaje/paralelo) de forma que, cuando el nivel de esta línea es bajo, el contador
incrementa su contenido en una unidad en cada flanco procedente del generador
de im pulsos. Por el contrario, cuando su nivel es alto, los flancos aplicados a la
entrada de sincronismo (C2/T + ) introducen en el contador la información pre­
sente en las entradas paralelo del mismo.
Por todo ello, en cada posición de memoria se ha de colocar un bit dedicado
a la variable C /P además de los bits de las entradas en paralelo del contador.
En la tabla 6.29 se muestra el contenido que debe tener la memoria de acceso
aleatorio para que el sistem a secuencial evolucione de acuerdo con el diagrama de
estados indicado en la figura 6.253. La variable D } contiene el estado de C /P y
D2, D u y D 0 las variables de estado interno. Cuando el sistema no tiene que sal­
tar, D¡ se coloca en estado cero y es indiferente el estado de D 2, £), y D0.
Este esquema solamente presenta la ventaja con respecto al de la figura 6.254
de que resulta más fácil la programación de la memoria, pero por el contrario ésta
posee un bit más en cada una de sus posiciones.
537
SISTEM AS SECU EN CIA LES
P u e s ta
en
F i g u r a 6 .2 5 7 — E s q u e m a d e u n s is t e m a s e c u e n c ia l s ín c r o n o m ic r o p r o g r a m a b le b a s a d o e n el c ir c u ito
d e la f ig u r a 6 .2 5 6 , q u e e j e c u t a el d ia g r a m a d e f lu j o d e la f ig u r a 6 .2 5 3 .
Existen variantes de los circuitos de las figuras 6.251 y 6.256 que permiten redu­
cir el número de líneas de dirección de la memoria de acceso aleatorio y, por lo tan­
to, su número de posiciones. Dichas variantes se representan en las figuras 6.258
y 6.259 en las que las p variables de entrada se conectan a las p entradas de un
*3
Dirección
A 2 a , ^0
»3
Contenido
o 2 0 , Do
0
0
0
0
0
0
X
X
X
1
0
0
0
1
0
X
X
X
2
0
0
1
0
0
X
X
X
3
0
0
1
1
1
0
0
0
4
0
1
0
0
1
1
1
1
5
0
1
0
1
1
0
0
0
6
0
1
1
0
0
X
X
X
7
0
1
1
1
0
X
X
X
8
1
0
0
0
0
X
X
X
9
1
0
0
1
0
X
X
X
10
1
0
1
0
1
1
0
1
11
1
0
1
1
0
X
X
X
12
1
1
0
0
1
1
1
1
X
X
13
1
1
0
1
0
X
14
1
1
1
0
0
X
X
X
15
1
1
1
1
0
X
X
X
T a b l a 6 .2 9
SISTEM AS EL EC TR O N IC O S D IG ITA LES
538
Puesta en
estado inicial
0 ------------- 0
Variables
de
entrada
' a -------------
k
2
lr
MUX
G1
»
R
>a
3_
RAM
ID
_
3
0.
2n-l
C
Variables
de
estado
INCR
n’
Variables
de
selección
Variables
de
salida
6 . 2 5 8 . — E s q u e m a d e u n s is t e m a s e c u e n c ia l s ín c r o n o m ic r o p r o g r a m a b le r e a liz a d o c o n lo s m is ­
m o s e le m e n t o s q u e el d e la f ig u r a 6 .2 5 5 , al q u e se le h a a ñ a d id o u n m u lt ip le x o r d e la s v a r ia b le s d e
e n tr a d a .
F ig u r a
multiplexor que posee una variable de salida y n ' variables de selección ( p < 2" ),
que son gobernadas por un campo de ri bits de las posiciones de la memoria. La
combinación binaria de este campo selecciona una variable de entrada y, según que
el estado de ésta sea un cero o un uno lógicos, el contenido del registro se incremen­
tará en una unidad o será sustituido por el campo de dirección.
La salida de la memoria de acceso aleatorio puede, por lo tanto, ser considerada
un vector con tres campos:
a) Ei campo de señales de control constituido por las variables de salida del sis­
tema secuencial.
b) El campo de selección que permite determinar cuál de las variables de entra­
da estará presente a la salida del multiplexor.
c) El campo de dirección que es el nuevo estado a! que irá el sistema secuencial
si la toma de decisión resulta afirmativa. En caso contrario el próximo estado será
consecutivo al anterior.
En la figura 6.260 se indica el formato de una microinstrucción de este tipo.
Los esquemas de las figuras 6.258 y 6.259 y los de las figuras 6.255 y 6.256
representan dos variantes extremas que admiten soluciones intermedias en que al­
gunas variables de entrada se conectan a los terminales de dirección de la memoria
de acceso aleatorio y otros a las entradas de un multiplexor.
A continuación se diseña un sistema secuencial síncrono de acuerdo con el es­
quema de la figura 6.259.
539
SISTEM AS SECU EN CIA LES
V a ria b le s
de
entrada
F i g u r a 6 .2 5 9 .— E s q u e m a d e u n s is t e m a s e c u e n c ia l s ín c r o n o m ic r o p r o g r a m a b ie r e a liz a d o c o n l o s m is ­
m o s e le m e n t o s q u e el d e la f ig u r a 6 .2 5 6 , al q u e s e h a a ñ a d id o u n m u llip le x o r d e la s v a r ia b le s d e
en tra d a .
V a ria b le s
V a ria b le s
V a r ia b le s
de
de
de
s a li d a
s e le c c ió n
e sta d o
CA M PO
CA M PO
CA M PO
DE
DE
DE
S E L E C C IO N
D IR E C C IO N
VAR.
DE
S A L ID A
M icroinstrucción
F ig u r a 6 . 2 6 0 .— F o r m a t o d e la m ic r o in s t r u c c ió n d e l o s s is t e m a s s e c u e n c ia le s s ín c r o n o s m ic r o p r o g r a m a b le s d e la s fig u r a s 6 .2 5 8 y 6 .2 5 9 .
Ejemplo 6.7:
Diseñar un sistema secuencial síncrono que funcione de acuerdo con el diagra­
ma de flujo de la figura 6.253, utilizando para ello un contador síncrono, una me­
moria de acceso aleatorio y un multiplexor de las variables de entrada.
En la figura 6.261 se muestra el sistem a obtenido. En este caso el multiplexor
ha de tener cuatro entradas que permitan seleccionar las cuatro condiciones de evolu­
540
SISTEM AS E L EC TR O N IC O S D IG ITA LES
ción: incremento del contador, salto incondicional a un nuevo estado, salto condi­
cional en función de la variable C y salto condicional en función de la variable C,
Se utiliza para ello un multiplexor de cuatro canales.
En cada posición de memoria existe una información dividida en dos campos:
un campo de selección de dos bits que controla las entradas de selección S¡ y S0
del multiplexor y un campo que contiene las variables de estado que se conectan
a las entradas en paralelo del contador. En la tabla 6.30 se indica el funcionam ien­
to del sistem a secuencial dependiendo del valor de las variables de selección. La
memoria de acceso aleatorio posee menos posiciones que las de las figuras 6.254
y 6.257 porque su número de posiciones es igual al de estados internos que tiene
el sistema, dado que las variables de entrada se conectan al multiplexor en lugar
de a la memoria.
N V
D3
0
1
0
Incrementa
Salto
incondicional
1
Salto condicional
en función de
la variable C
Salto condicional
en función de
la variable C
T a b l a 6 .3 0
C o n te n id o
D ire c c ió n
A,
0
0
o4
D3 D2 0 ,
Do
0
0
0
0
X
X
X
0
0
X
X
X
1
0
0
1
2
0
1
0
1
1
1
0
1
3
0
1
1
1
0
0
0
0
1
4
1
0
0
0
1
1
1
5
1
0
1
1
0
0
0
0
X
X
X
X
X
X
6
1
1
0
0
0
7
1
1
1
0
0
T a b l a 6.31
En la tabla 6.31 se muestra el contenido que debe poseer la memoria de acceso
aleatorio para que el sistem a secuencial de la figura 6.261 evolucione de acuerdo
con el diagrama de estados de la figura 6.253.
La memoria posee ocho posiciones correspondientes a los ocho estados inter­
nos. Com o ejemplo, en la cuarta fila correspondiente al estado 3(011) los bits S,
s is t e m a s s e c u e n c ia l e s
541
y S0 se colocan en los niveles 1 y 0 respectivamente, con lo cual en la salida del
muitiplexor aparece el valor de la variable C. En los otros tres bits se pone la in­
formación 000 para que si C tiene el valor lógico uno se produzca el salto al estado
0 ( 000 ).
Como resumen de todo lo expuesto se debe resaltar que tanto en el esquema
de la figura 6.257 com o en el de la 6.261 existen muchos bits en las memorias de
acceso aleatorio cuyo estado es indiferente (tablas 6.29 y 6.31).
Esto lleva a pensar en las ventajas de la utilización de un sistema com binacio­
nal programable incompleto com o indicaremos en el apartado siguiente.
MUX
0
1
c
c
Puesta en
estado inicial
R CTR
MI
>C2/1+
_n2n_
Uo ID
3 Lh
U2
F ig u r a
Qo
1
Oí
Ü2j
RAM
?
U
2j 0
7
n
r
6.261.—Esquema de un sistema secuencial síncrono m icroprogram able basado en el circuito
de la figura 6.259 que ejecuta el diagram a de flujo de la figura 6.253.
Existe, por otra parte, una alternativa que permite la toma de decisiones múlti­
ples. En la figura 6.262 se representa un sistema secuencial síncrono que puede to­
mar la decisión de saltar a tres estados distintos. Para ello la memoria de acceso
aleatorio tiene tres campos de dirección que se conectan a otras tantas entradas
de un muitiplexor que se seleccionan mediante las salidas de dos multiplexores con­
trolados mediante el campo de selección. En la figura 6.263 se representa el vector
de salida de la memoria de acceso aleatorio que constituye la microinstrucción. La
complejidad adicional en la longitud de la posición de la memoria de acceso alea­
torio ha hecho que esta solución sea poco utilizada en la práctica.
6 .3 .5 .5 ,3 .2
Sistem as secu en ciales síncronos m icrop ro g ram ab les con circuitos
co m b in acio n ales p ro g ra m a b le s incom pletos. En el apartado anterior se ha estu­
diado la realización de sistemas secuenciales microprogramables con circuitos com-
SISTEM AS EL EC TR O N IC O S D IG ITA LES
542
V ariables
de
en trad a
F i g u r a 6 . 2 6 2 . —Esquema de un sistema secuencial síncrono m icroprogram able con tom as de decisión
múltiples.
VAR.
CAM PO
cam po
CA M PO
CAM PO
DE
DE
DE
DE
DE
S E L E C C IO N
D IR E C C IO N
D IR E C C IO N
D IR E C C IO N
n’/
n,-
'
n^.
DE
m>'
S A L ID A
CAM PO
M lc r o in s t r u c c ió n
F i g u r a 6 . 2 6 3 .— Form ato de la m lcroinstrucción del sistema secuencial síncrono m icroprogram able de
la figura 6.262.
SISTEM AS SECU EN CIA LES
543
binacionales programables completos, en particular con memorias de acceso aleatorio.
Analizando con mayor detenimiento las soluciones propuestas en el apartado
anterior, se llega a la conclusión de que los circuitos combinacionales completos
presentan el inconveniente de que cuando la variable o variables de selección (figs.
6.256 y 6.259) adoptan un nivel lógico tal que el contador incrementa su conteni­
do, es indiferente el estado de las variables de dirección. Se puede, por lo tanto,
afirmar que la memoria de acceso aleatorio posee un número de bits mayor del
necesario, con el correspondiente aumento de complejidad y de disipación.
Este inconveniente se elimina sustituyendo el circuito combinacional programable com pleto por uno incom pleto.
En la figura 6.264 se representa el esquema general de un sistema secuencial
síncrono realizado con un circuito com binacional programable (CCP) incompleto.
Puesta en
entrada
F igu ra
6.264.—Esquema general de un sistema secuencial síncrono m icroprogram able realizado con
un registro y un circuito combinacional program able (CCP) incompleto.
Cualquiera de los esquemas desarrollados en el apartado anterior con CCP
completos (figuras 6.254, 6.257 y 6.261) puede ser realizado con uno incompleto
que resulta más sencillo.
Por otra parte, debido a que el circuito de la figura 6.264 es de aplicación gene­
ral, ha sido realizado en un circuito integrado bajo el nombre de secuenciador lógi­
co programable [Programmable logic sequencer (PLS)] [PHIL 87].
El CCP incom pleto puede ser una matriz lógica programable (PLA) o una ma­
triz lógica Y-programable (PAL). A continuación se diseña un sistema secuencial
síncrono con ambas para comprobar las ventajas que presenta su utilización con
respecto a las memorias de acceso aleatorio.
544
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Ejemplo 6,8:
Diseñar un sistema secuencial síncrono que evolucione de acuerdo con el dia­
grama de flujo de la figura 6.253, utilizando para ello un circuito combinacional
programable.
El primero se realiza con una matriz lógica programable y un registro síncrono,
obteniéndose el esquema de la figura 6.265#.
Puesta en
a)
b)
F i g u r a 6.265.—Sistema secuencial síncrono m icroprogram able realizado con un registro y una matriz
lógica program able (PLA): a) Esquema del circuito; b) Program ación de la m atriz lógica program able (PLA) para que ejecute el diagram a de flujo de la figura 6.2S3.
SISTEM AS SECU EN CIA LES
Producto
Entradas
n.°
*3 x 2 X, Xo
545
u
Salidas
f, fo
0
0
0
0
0
1
X
0
0
1
0
1
0
0
0
1
0
0
1
1
1
0
1
0
1
0
1
0
0
1
1
0
0
0
5
1
0
1
1
1
0
0
6
X
1
0
0
1
1
1
0
1
0
1
0
0
0
7
1
1
0
1
1
1
0
8
X
1
1
0
1
1
1
X
1
1
1
0
0
0
1
X
2
3
4
T a b l a 6,32
En la tabla 6.32 se indican los valores de las variables de salida correspondien­
tes a cada una de las com binaciones posibles de las variables de entrada para que
el sistema secuencial de la figura 6.265 evolucione de acuerdo con el diagrama de
estados de la figura 6.253.
En el caso de que no se minimicen las funciones, la matriz lógica programable
ha de tener un número de puertas Y igual al de filas de la tabla 6.32 que poseen
un uno lógico en al m enos una de las f u n c io n e s ^ ,/, o / 2. En el caso que esta­
mos estudiando, el número de puertas Y necesario es de 8, las cuales se numeran
de forma correlativa (tabla 6.32).
Producto
Entradas
n.°
*3 X 2 X, * 0
u
Salidas
h
ti
fo
X
0
0
0
0
X
X
X
X
0
0
1
0
X
X
X
0
0
1
0
0
X
X
X
1
1
0
1
0
1
1
0
1
2
0
0
1
1
1
0
0
0
1
0
1
1
0
X
X
X
3
X
1
0
0
1
1
1
1
4
0
1
0
1
1
0
0
0
1
1
0
1
0
X
X
X
X
1
1
0
0
X
X
X
X
1
1
1
0
X
X
X
T a b l a 6.33
546
SISTEM AS ELECTR O N IC O S D IG IT A L ES
En la figura 6.265 b se representa la matriz lógica programable. Para simplificar
el esquema se indica una sola línea de entrada a cada puerta Y y cada puerta O.
En los puntos en que se coloca una cruz en la matriz de puertas Y, quiere decir
que la variable de entrada correspondiente a la columna se conecta a una línea de
entrada de la puerta Y. Lo mismo se puede decir de la matriz de puertas O. Por
ejem plo, para formar el producto 8 no se conecta la variable X 3 porque las sali­
das son independientes de su valor. Por el contrario, se coloca una cruz en las ver­
ticales correspondientes a X 2, X¡ y X 0, porque las dos primeras toman el valor
uno y la última el valor cero. En la matriz de puertas O se procede de una forma
similar. Por ejemplo, en la vertical correspondiente a / 0 se colocan cruces en las
líneas 1, 3, 4, 6 y 8 porque para dichos productos la función / 0 forman el valor
uno, com o puede verse en la tabla 6.32.
El resultado alcanzado es una reducción de complejidad apreciable en la reali­
zación del circuito combinacional programable, ya que la matriz lógica programable tiene sólo ocho términos producto frente a los dieciséis que presenta la mem o­
ria de acceso aleatorio para la realización del sistema secuencial particular que
estamos estudiando.
En la figura 6.266 a se representa el esquema de la realización con una matriz
lógica Y-programable (PAL) que coincide con el de la figura 6.266 b sin más que
sustituir las siglas PAL por PLA. El hecho de no ser programable la matriz de
puertas O, hace que (en el supuesto de que cada puerta O esté conectada al mismo
número de puertas Y) el número mínimo de puertas Y sea igual al de funciones
multiplicado por el de unos de la función que posea mayor número de ellos en la
tabla 6.32. Dado que en dicha tabla las tres funciones poseen cinco unos, la PAL
debe tener 15 puertas Y, tal com o se indica en la figura 6.2 6 6 b, en la que se observa
que las puertas Y P 2 y P 7 realizan el mismo producto, al igual que
P s y P 13.
Es interesante resaltar que la PAL de la figura 6.266 b posee 7 puertas Y más
que la PLA de la figura 6.266a pero, en contrapartida, no es necesario en ella pro­
gramar la matriz de puertas O.
Minimizando las funciones / 0, / , y / 2 por Karnaugh u otro m étodo, se puede
simplificar la PLA o la PAL utilizadas tal com o se vio en el apartado 3.8.2. Esto
es interesante en los siguientes casos:
a) Cuando el sistema secuencial síncrono forme parte de un circuito más complejo
integrado (LSI o VLSI) de aplicación general o a medida (custom design).
b) Cuando la sim plificación permita utilizar un bloque funcional matriz lógica
programable (PLA) o matriz lógica Y-programable (PAL) más sencillos.
Se puede realizar también este sistema secuencial síncrono con un registro, un
incrementador y un multipiexor combinados con un PLA o una PA L. Igualmente
se puede realizar con un contador con entradas en paralelo síncronas y una PLA
o una PA L. En ambos casos se obtiene, en general, una reducción de la com pleji­
dad de la PLA pero no así de la PAL.
En la figura 6.267a se representa un sistema secuencial síncrono realizado con
un contador cuyo com portamiento puede ser idéntico al del sistema de la figura
6.265a. En la tabla 6.33 se indican los valores de las variables de salida de la matriz
correspondientes a las distintas com binaciones de entrada para que el sistem a se-
SISTEM AS SECU EN CIA LES
P u e s ta
547
en
a)
F i g u r a 6.266.—Sistema secuencial síncrono m icroprogram able realizado con un registro y una matriz
lógica Y-program able (PA L): a) Esquema del circuito; b) Program ación de la m atriz lógica Yprogram able (PA L) para que ejecute el diagram a de flujo de la figura 6.253,
cuencial de la figura 6.267 a evolucione de acuerdo con el diagrama de estados de
la figura 6.253.
Al igual que en el apartado anterior, en el caso de utilizar una matriz lógica
programable, sólo es necesario programar los productos de las variables de entrada
correspondientes a aquellas líneas de la tabla 6.33 en que alguna salida adopta el
nivel uno. Resultan, por lo tanto, en este caso cuatro productos y la matriz lógica
programable obtenida se representa en la figura 6.261b,
548
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
P u e s ta en
a)
b!
F i g u r a 6 .2 6 7 .—Sistema secuencial síncrono m icroprogram able realizado con un contador y una ma­
triz lógica program able (PLA ): a) Esquem a del circuito; b) Program ación de la m atriz lógica program able (PLA) para q u e ejecute el diagram a de flujo de la figura 6.253.
SISTEM AS SECU EN CIA LES
549
P u e s t a en
a)
6 . 2 6 8 . —Sistema secuencial síncrono m icroprogram able realizado con un contador y una ma­
triz lógica Y-programable (PAL): o) Esquem a del circuito; b) Program ación de la matriz lógica Y-program able (PAL) para que ejecute el diagrama de flujo de la figura 6.234.
F ig u r a
Si se utiliza una matriz lógica Y-programable es necesario que ésta tenga como
mínimo cuatro grupos de cuatro puertas Y cada uno, tal com o se representa en
la figura 6.2686 en la que se observa que en las funciones / 0 y / 2 sólo se utilizan
dos productos y en f sólo se utiliza uno. En las puertas Y que no se utilizan no se
suprime ninguna conexión para que su salida se encuentre siempre a nivel cero.
El lector también puede observar que algunos de los productos están repetidos
(por ejem plo, P2 y P5 realizan el m ism o producto). La consecuencia de todo ello
550
SISTEM AS ELECTR O N IC O S D IG ITA LES
PLA
t°
Í1
f2
"
lJ
4-
a)
b)
F i g u r a 6 .2 6 9 , —Sistema secuencia) síncrono m icroprogram able realizado con un contador, una matriz
lógica program able (PLA) y un multiplexor de las variables de entrada: a) Esquema del circuito;
b ) Program ación de la m atriz lógica program able (PLA) para que ejecute el diagram a de flujo de la
f i g u r a 6 .2 S 3 .
551
SISTEM AS SECU EN CIA LES
PAL
X0
1°
)
h
Qi
m
J
°2
X2
’3 1
“
}
6.270.—Sistema secuencial síncrono m icroprogram able realizado con un contador, una matriz
lógica Y-programable (PA L) y un m ultiplexor de las variables de entrada: a) Esquema del circuito;
b) Program ación de la m atriz lógica Y -program able para que ejecute el diagram a de finjo de la figura
6.253,
F ic .u r a
552
SISTEM A S ELECTR O N IC O S D IG ITA LES
es que esta PAL resulta más complicada que la de la figura 6.266 y, por lo tanto,
la utilización de un contador no presenta ventajas con respecto a un registro.
La PLA o la PAL se pueden combinar también con un muitiplexor obteniéndo­
se los esquemas de las figuras 6.269a y 6.270a.
En la tabla 6.34 se muestra la tabla de verdad que debe realizar el circuito com ­
binacional.
Si se realiza con una PLA es necesario que ésta posea cuatro productos, tal
com o se indica en la figura 6.269 b. Dichos productos corresponden a las líneas 1,
2, 3 y 4 de la tabla 6.34. El lector puede comprobar si la m inim ización de las fun­
ciones /o a f Apermite o no reducir el tamaño de la PLA.
Salidas
Pro d ucto
n.°
Entrad as
*2
X!
X o
0
0
0
s0
d 2
h
0
Si
D,
Do
(i
r,
u
0
X
X
X
X
0
0
1
0
0
X
X
1
0
1
0
1
0
1
0
1
2
0
1
1
1
1
0
0
0
3
1
0
0
0
1
1
1
1
4
1
0
1
1
1
0
0
0
1
1
0
0
0
X
X
X
1
1
1
0
0
X
X
X
T a b l a 6 .3 4
En la figura 6.270 b se representa la PAL mínima necesaria que posee 15 pro­
ductos de los que sólo se utilizan once.
Este resultado confirma que los sistemas secuenciales síncronos realizados con
contadores en combinación con PAL no son más sencillos que los que utilizan re­
gistros. Por ello, los circuitos disponibles en gran escala de integración que reciben
el nombre de dispositivos lógicos programables (Programmable Logic D evices) uti­
lizan matrices lógicas Y-programables (PAL) y registros [INTE 88] [M AND 90],
6 .3 .5 .5 .4
S iste m a s se c u e n c ia le s sín cro n o s m o d u la re s. En el apartado
6.3.5.5.3 se estudian los sistem as secuenciales síncronos microprogramables y en
él se analizan diversas formas de realizarlos, entre las que se encuentran las repre­
sentadas en las figuras 6.258 y 6.259 en las que las variables de entrada se aplican al
sistem a a través de un muitiplexor. En la figura 6.271a se representa un sistema se­
cuencial síncrono, obtenido partir del de la figura 6.259, en el cual se dedica un
muitiplexor MUX1 a las variables de entrada y se coloca entre éste y el contador un
segundo muitiplexor M U X 2 de cuatro canales conectados respectivamente a cero,
uno, la salida directa del MUX1 (Z) y la salida inversa (Z). En la figura 6.2716 se
553
SISTEM AS SECU EN CIA LES
V a ria b les
de
entrada
a)
C a m p o d e t o m a d e d e c is ió n
K
D irección
de s a lto
S e le c c ió n
v a r . e n tr a d a
V ariab les
de s a lid a
v
r
I
6.271.— Sistem a secuencial síncrono realizado con un m ultiplexor de las variables de e n trad a
(MUX1) y un m ultiplexor de tom a de decisión (MUX2): a) esquem a del circuito; b) vector de salida del
circuito com binacional.
F ig u r a
representa el vector de salida del circuito com binacional de este sistema secuencial
síncrono, que presenta la ventaja de hacer posible la realización modular del multi­
plexor M UX1.
En efecto, una de las formas de realizar los m ultiplexores, estudiada en el apar­
tado 3.7.3.2, es mediante un conjunto de puertas seguidoras de tres estados que tie­
nen sus entradas de desinhibición controladas por un decodificador y sus salidas
conectadas a una barra (bus). En la figura 6.272 se representa el multiplexor de la
figura 6.271 realizado de esta forma.
Para lograr la medularidad, las 2" variables de entrada se dividen en 2!" grupos o
módulos de 2"
variables cada uno. Pero además es necesario que los módulos se
puedan conectar entre sí y que no se seleccione más de un módulo en cada instante.
Para ello las m variables que definen el grupo se comparan con la combinación ge­
nerada por un conjunto de interruptores y la salida de este comparador se conecta
a la entrada de desinhibición (EN) del decodificador que genera las variables de
desínhibición de las puertas conectadas a la barra de entrada (figura 6.273).
En la figura 6.274 se representa el diagrama de bloques del módulo de la figura
6.273 y en la figura 6.275 la unidad modular de entrada formada por los 2"' m ódulos
programados interiormente para corresponder a los grupos cero al 2"' —1.
Pero además de modularidad de las variables de entrada, para que un sistema se­
cuencia! síncrono sea verdaderamente modular ha de poseer modularidad de las va-
554
SISTEM AS EL ECTRO N ICO S D IG ITA LES
F ig u r a 6 . 2 7 2 — E s q u e m a d e u n m u lt ip le x o r d e la s v a r i a b l e s d e e n t r a d a r e a liz a d o c o n p u e r t a s d e t r e s
e sta d o s.
riables de salida. Esta modularidad resulta especialm ente útil en la aplicación de los
sistem as secuenciales síncronos a la realización de controladores lógicos, que se
analiza en el apartado 6.3.5.6.3.
Para realizar un sistema secuencial síncrono con modularidad de las variables
de salida, se utiliza una sola variable binaria de salida del circuito com binacional
com o variable de salida del sistema secuencial síncrono y se memoriza su estado en
un conjunto de biestables que constituyen la unidad de salida representada en la fi­
gura 6.276, que puede ser realizada de forma modular al igual que la de entrada. Al
aplicar los flancos activos, en este caso los de subida, del generador de im pulsos a
la entrada C2 de todos los biestables, la inform ación presente en la entrada D
(1,2 D) de todos ellos se introduce solam ente en aquel cuya entrada G 1 se encuentra
en nivel uno.
En la figura 6.277 se representa el sím bolo correspondiente al circuito de la f i­
gura 6.276 que se utiliza en la figura 6.278 para formar parte de un sistema secuen­
cial síncrono que posee modularidad de entradas y de salidas. La unidad de salida
555
SISTEM AS SECU EN CIA LES
entrada
V a r ia b le s
de
s e le c c ió n
F i g u r a 6.273.— M ó d u lo d e 2"’
v a r ia b le s d e e n t r a d a r e a liz a d o c o n u n c o n j u n t o d e in t e r r u p t o r e s
( m ic r o s w it c h e s ) y un c o m p a r a d o r .
MODULO
Variables
de
entrada
2 n ' ,T!
DE
ENTRADAS
Barra
de
en trada
iii ii n
iiii i ~
rn
Variables
d e s e le c c ió n
F ig u r a 6.274.— D ia g r a m a d e b lo q u e s d e l m ó d u lo d e la f ig u r a 6 .2 7 3 .
556
SISTEM AS E L EC TR O N IC O S DIGITALES
V a r i a b le s
de
-
e n tra d a
V a r ia b le s
d e s e le c c ió n
F i g u r a 6.275.—
U n id a d d e e n t r a d a d e u n s is t e m a s e c u e n c i a l s ín c r o n o m o d u la r .
posee una entrada de inhibición G 1 para que la inform ación sólo entre en el biesta­
ble seleccionado en aquellas m icroinstrucciones en que así se desee. En la figura
6.278 se representa el vector de salida del circuito com binacional.
6 .3 .5 .5 .5
S iste m a s se c u e n c ia le s sín cro n o s se m im o d u la re s. Los sistem as se ­
cuenciales síncronos modulares son interesantes cuando se prevén cam bios a lo
largo de la vida útil de los m ism os, lo cual com pensa el mayor coste de su sistema
físico que es más com plejo que el de los no modulares.
Pero el interés de introducir los sistem as secuenciales síncronos programables
en un único circuito integrado normalizado disponible com ercialm ente hizo surgir
el interés por los sistem as secuenciales síncronos sem im odulares, cuyo esquema
básico, que se obtiene a partir del de la figura 6.250, se representa en la figura
557
SISTEM AS SECU EN CIALES
F i g u r a 6 . 2 7 6 . — Unidad de salida de un sistema secuencial síncrono m odular.
6.279, El lector puede comprobar que la diferencia entre ambas consiste en la exis­
tencia en la figura 6.279 de puertas seguidoras de tres estados cuyas entradas se co­
nectan a las variables de salida del circuito com binacional y sus salidas a la entrada
de este último.
1 ,2 0
0
i
Q,
>C2
G1
c,
m -1
Qm-1
F i g u r a 6.277.—Símbolo lógico correspondiente a la unidad de salida de la figura 6.276.
558
SISTEM AS EL EC TR O N IC O S D IG ITA LES
V ariables
de
entrada
a)
/
Cam po de tomo de d ecisión
I 2
0
D ir e c c ió n
de s a l t o
B it
S a lid a
k
t
i'
B it
Desinhib. solida
í
1
S e le c c ió n
de sa lid a
de
S elección
e n tra d a
Í n‘
b)
F ig u r a
6 .2 7 8 .— E s q u e m a d e u n s is t e m a s e c u e n c i a l s ín c r o n o c o n m o d a la r i d a d d e e n t r a d a y d e s a lid a .
Variables
de
e n tr a d a / s a lid a
F ig u ra
6,279
SISTEM AS SEC U EN CIA LES
559
Las puertas seguidoras de tres estados poseen entradas de desinhibición (ENABLE) independientes que se pueden poner a nivel cero o a nivel uno. En el caso de
que una variable EN esté en nivel uno, la salida de la puerta seguidora correspon­
diente no está en tercer estado y la variable binaria asignada a ella es una varia­
ble de salida que se lleva al exterior a través del terminal al que está conectada la
puerta.
Por el contrario, si una variable ¿TVestá en nivel cero, la salida de la puerta se ­
guidora se pone en tercer estado y al terminal correspondiente se puede conectar
una variable de entrada.
El sistema digital de la figura 6.279 constituye un bloque funcional realizable
en circuito integrado. En particular tiene gran interés su realización com o circuito
normalizado comercial (en inglés «Standard o ff the sh e lf integrated circuit»), que
ha recibido el nombre genérico de «D ispositivo L ógico Programable» (DLP) [en in­
glés «Programmable Logic D evice (PLD)]. Este tipo del circuitos ha sido posible
solamente gracias al progreso de las técnicas de integración y su desarrollo ha sido
espectacular a partir de 1990. Por ello su estudio se sale fuera de los límites de este
libro y al lector interesado se le remite a la bibliografía [M AND 92],
6 .3 .5 .6 Aplicaciones de los sistem as secuenciales síncronos de control
6 .3 .5 .6 .1 Introducción. En los apartados anteriores se estudiaron los diferen­
tes sistemas secuenciales síncronos com o, por ejemplo, los contadores, registros de
desplazamiento, conjuntos de registros, etc., que permiten realizar sistemas que ge­
neran variables binarias cuyo valor en un instante determinado no depende sola­
mente del valor que tienen las variables de entrada en ese m omento, sino del que
tuvieron en el pasado. Se obtuvieron así los sistemas secuenciales síncronos que
evolucionan en función de la secuencia de estados de las variables de entrada.
En sucesivos apartados se analizan los dos grandes cam pos de aplicación de los
sistemas secuenciales síncronos:
a) Los procesadores digitales secuenciales.
b) Los controladores lógicos.
6 .3 .5 .6 .2 P ro c e sa d o re s d ig ita le s se c u e n c ia le s. Mediante sistemas combina­
cionales que constituyen operadores aritméticos o lógicos se puede realizar cual­
quier proceso de información. Un sistema de este tipo recibe el nombre de proce­
sador combinacional y su forma de operación se define mediante una tabla de
verdad. En los capítulos 3 y 4 se estudian varios ejem plos de procesadores com ­
binacionales: circuitos comparadores de dos com binaciones binarias (aparta­
do 3.7.4), sum adores/restadores de números codificados en binario natural (apar-'
tado 4.2.3.2) o en BCD natural (apartado 4.3), unidades aritméticas y lógicas
(apartado 4 .2.4), etc.
Combinando bloques funcionales combinacionales se puede realizar cualquier
procesador. Para mostrarlo se elige un ejemplo que permite exponer las caracterís­
ticas de los procesadores digitales secuenciales.
560
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Ejemplo 6.9:
Realizar un procesador combinacional que compare tres números binarios posi­
tivos A , B y C codificados en binario natural de ocho bits y dé com o resultado
el mayor de los tres. Utilícense para ello bloques funcionales comparadores y multiplexores.
La solución se representa en la figura 6.280 y consta de dos comparadores de
ocho bits y dos m ultiplexores com puestos cada uno, a su vez, de ocho m ultiplexores de dos canales de entrada. El primer comparador COM P 1 realiza la compara­
ción de A y B. Al mismo tiempo ambas com binaciones se conectan a las entradas
del multiplexor M UX 1 compuesto por ocho multiplexores de dos canales de entra­
da y cuya variable de selección G l se conecta a la salida P > Q del comparador.
A la salida del multiplexor M U X 1 aparece de esta forma la combinación mayor
de A y B, que se conecta a una de las entradas de otro comparador COMP 2 idén­
tico al COM P 1. A otra de las entradas del COM P 2 se presenta el tercer operando
C y, finalmente, se conecta a otro multiplexor M U X 2 idéntico a! M U X 1, a cuya
salida aparece el resultado que es el máximo de los tres operandos A , B y C. La
realización práctica se puede llevar a cabo con bloques funcionales integrados en
escala de integración media.
Pero los procesadores combinacionales presentan varias limitaciones que pue­
den observarse en el ejemplo anterior:
a) Hacen necesario que ie disponga simultáneamente de todos los operandos, lo
cual en numerosas situaciones prácticas no es factible.
b) La realización de operaciones complejas implica la utilización de circuitos comCOMPI
F ig u r a 6 .2 8 0 .— E j e m p l o d e p r o c e s a d o r d i g i t a l c o m b i n a c i o n a l .
SISTEM AS SECU EN CIA LES
561
binacionales com plejos. Esta limitación se acentúa si, además, el procesador
debe realizar varias operaciones complejas diferentes.
Ello trae consigo el interés de la utilización de los procesadores secuenciales que
ejecutan una operación compleja mediante una secuencia de operaciones elementa­
les realizadas por un circuito combinacional sencillo que, para la ejecución de ope­
raciones aritméticas, es un simple sum ador/restador. Su utilización en secuencia
permite la ejecución de multiplicaciones y divisiones, y mediante desarrollos en se­
rie cualquier operación matemática com o, por ejem plo, una función trigonométri­
ca. En la práctica, el interés de operar con inform ación alfanumérica o simples va­
riables binarias, hace que el circuito combinacional utilizado sea una unidad
aritmética y lógica com o la estudiada en el apartado 4.2.4.
La ejecución de una operación compleja mediante una secuencia de operacio­
nes elementales realizadas por un circuito combinacional sencillo implica:
a) La necesidad de que el procesador posea capacidad de memorización de resulta­
dos parciales.
b) La selección de los operandos, las operaciones elementales a realizar y los resul­
tados parciales.
La primera exigencia se consigue mediante un conjunto de registros.
Cuando la cantidad de inform ación (datos y resultados parciales) a memorizar
es pequeña (hasta algunos cientos de bits), se utilizan simples registros de almace­
namiento en serie o en paralelo. Cuando la cantidad de información es elevada,
los registros se organizan constituyendo unidades de memoria cuyo estudio se rea­
liza en el capítulo 7.
S e r ía la s
de
control
S e ñ a le s
de
control
In f o rm a c ió n
F ig u r a 6 .2 8 1 .— P artes que constituyen una unidad operativa.
562
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
Aunque físicamente la unidad aritmética y lógica y la unidad de memoria están
a veces entremezcladas, sus elementos se pueden distinguir perfectamente.
Los datos externos se memorizan en ios registros adecuados de la unidad de
memoria para presentarlos en secuencia en las entradas de la unidad aritmética que
los procesa y devuelve a la unidad de memoria los resultados parciales y finales
obtenidos. Estos últimos se presentan de alguna manera al sistema externo que en­
tregó los datos (fig. 6.281).
El conjunto formado por una unidad de memoria y la unidad aritmética y lógica
puede recibir el nombre de unidad operativa y ser representado mediante un único
bloque tal com o se indica en el figura 6.282.
D a to s
S e ñ a le s
de —
control
U N ID A D
O P E R A T IV A
R e s u lt a d o s
F i g u r a 6.282.— D ia g r a m a d e b lo q u e s d e la u n id a d o p e r a t iv a .
La segunda exigencia que debe cumplimentar un procesador digital secuencial
se consigue mediante una unidad de control que genere en secuencia las señales que
seleccionan en cada instante los operandos y la operación a realizar con ellos.
Tal com o se estudia en los capítulos 7 y 4 respectivamente, las unidades de me­
moria poseen entradas de control y las unidades aritméticas y lógicas entradas de
selección de operación. Ambos tipos de entradas son gobernadas mediante un sis­
tema digital que genera una secuencia de señales de control (secuencias de ceros
y unos de duración y relación adecuadas en el tiempo). Este sistema se denomina
unidad de control y constituye un sistema secuencial com o los estudiados a lo lar­
go de este capítulo.
Se obtiene de esta forma el diagrama de bloques de un procesador digital se­
cuencial representado en la figura 6.283.
La forma de realizar la unidad de control permite clasificar a su vez los proce­
sadores en dos clases:
a) Procesadores digitales síncronos en los que la unidad de control es un sistema
secuencial síncrono. En estos procesadores la secuencia de microoperaciones
SISTEM AS SECU EN CIA LES
S e ñ a le s
de
563
control
In fo rm a ció n
F ig u r a
6.283.— D ia g r a m a d e b lo q u e s d e u n p r o c e s a d o r d ig it a l s e c u e n c ia l.
que forman una operación y el concatenam iento de éstas se efectúa por medio
de los impulsos de un reloj o generador de impulsos interno. Esto permite pasar
de una microoperación a la siguiente sin necesidad de detectar que la primera
ha acabado. Simplemente hay que prever que la separación entre flancos acti­
vos del generador de impulsos sea suficiente para que se realice la microope­
ración.
b ) Procesadores digitales asincronos en los que la unidad de control es un sistema
secuencial asincrono. En estos procesadores no existe un generador de impulsos
o reloj y el concatenam iento de las operaciones se realiza detectando que ha ter­
minado una para dar orden de iniciar la siguiente. La principal ventaja de los
sistemas asincronos es que la velocidad de operación es la máxima que permite
la tecnología utilizada, pero la complejidad que se añade al sistema al tener que
realizar los detectores de fin de operación hace que los procesadores digitales
secuenciales sean en su casi totalidad síncronos. En éstos, la velocidad de opera­
ción es menor porque la separación entre impulsos ha de ser tal que dé tiempo
a realizarse la microoperación más lenta. Esta dificultad se ha ido superando
mediante la utilización de tecnologías cada vez más rápidas.
Por todo lo expuesto los procesadores digitales son en la práctica síncronos y
su diagrama de bloques es representado en la figura 6.284.
Fusionando la unidad de memoria y la unidad aritmética y lógica en un único
bloque denominado unidad operativa, tal com o vim os anteriormente, se obtiene
finalm ente el diagrama de bloques de un procesador digital secuencial representa­
do en la figura 6.285 en la que, para abreviar, se le ha quitado a la unidad de con-
SISTEM AS EL EC TR O N IC O S D IGITALES
S e ñ a le s
de
control
In fo rm a c ió n
F ig u r a 6 .2 8 4 .— D ia g r a m a d e b lo q u e s d e u n p r o c e s a d o r d ig it a l s e c u e n c i a l s ín c r o n o .
F ig u r a 6 .2 8 5 .— D ia g r a m a d e b lo q u e s d e u n p r o c e s a d o r d ig it a l s e c u e n c i a l s ín c r o n o .
SISTEM AS SECU EN CIA LES
565
trol el apelativo de síncrona porque el generador de impulsos ya indica dicha cir­
cunstancia.
Como ejem plo de todo lo expuesto se puede convertir en secuencial el procesa­
dor de la figura 6.280.
Ejemplo 6.10:
Realizar la unidad operativa de un procesador secuencial que compare tres nú­
meros binarios A , B y C codificados en binario natural de ocho'bits, y dé como
resultado el mayor de los tres. Utilícese para ello un único bloque funcional com ­
parador.
En la figura 6.286 se representa el esquema del circuito correspondiente en el
que se utiliza un único comparador (COM P1) y un m ultiplexor (M U X 1) en lugar
de los dos de la figura 6.280.
Para ello ha sido necesario utilizar además los siguientes elementos:
— Un registro R 1 conectado a la salida de MUX1 en el que se almacena en
el instante adecuado el mayor de los números presentes en la entrada del
comparador COMP1.
— Un doble multiplexor M UX2 de dos canales para seleccionar los números
que se presentan a la entrada del comparador COMP1.
F ig u r a 6 .2 8 6 .— E j e m p l o d e p r o c e s a d o r d i g i t a l s e c u e n c i a l ,
566
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
En primer lugar es necesario poner la entrada G1 del multiplexor M UX2 en ni­
vel cero para que a las entradas del COMP1 se presenten los operandos A y B.
Al mismo tiempo es necesario aplicar un impulso en la entrada de control C l de
Zül para que en él se memorice el mayor de ambos. A continuación es necesario
pasar G1 a nivel uno para que a las entradas del COMP1 se presenten el operando
C y el contenido de R 1 y volver a aplicar un impulso a la entrada C l de éste para
que en él se almacene el mayor de los tres números.
Las señales de control G1 y C l las genera una unidad de control que constituye
un sistema secuencial síncrono.
De todo lo expuesto se deduce que la realización de procesadores digitales se­
cuenciales constituye una de las aplicaciones más importantes de los sistem as se­
cuenciales síncronos de control y por eso a su estudio se dedica el tomo II.
6 .3 .5 .6 .3
C o n tro la d o re s lógicos sín cro n o s. Los controladores lógicos son sis­
temas digitales que actúan sobre una o más variables binarias de salida, en función
del estado o del cambio de estado de unas variables binarias de entrada.
Desde este punto de vista constituyen controladores lógicos los sistemas combi­
nacionales estudiados en el capítulo 3 y los sistemas secuenciales asincronos estu­
diados en el apartado 6.2. Pero tanto unos com o otros presentan serias limitacio­
nes en su aplicación práctica. Los sistemas combinacionales no pueden memorizar
las variables de entrada para tomar decisiones posteriormente. Por su parte, los
sistemas secuenciales asincronos presentan problemas de fenómenos aleatorios
cuando cambian de estado varias variables de entrada simultáneamente y no admi­
ten aumento del número de variables de entrada o salida sin modificar el sistema
físico.
Por todo ello surge el interés de los controladores lógicos síncronos que presen­
tan las siguientes características:
a) A usencia de fenóm enos aleatorios cuando cambian varias variables de entrada
o de estado interno simultáneamente.
b) Posibilidad de m odificar su forma de operación sin necesidad de cambiar su ca­
bleado.
c ) Posibilidad de modularidad o semimodularidad de variables de entrada y salida.
El esquem a básico de un controlador lógico síncrono se representa en la figura
6.287 que coincide con el sistem a secuencial síncrono de las figuras 6.6 o
6.155 al que se ha añadido un registro R2 de sincronización de las variables de
entrada. Este registro tiene com o finalidad hacer que las variables de entrada co­
nectadas al sistema combinacional, estén estables en el m om ento en que se apli­
quen a la entrada C l del registro /?1 los flancos activos del generador de impulsos,
para evitar de esta forma la aparición de fenóm enos aleatorios.
El registro R2 de sincronización puede ser sustituido por dos registros síncro­
nos activados por niveles inversos conectados en serie (en un montaje principalsubordinado). Se obtiene de esta forma el controlador ló gico síncrono de la figura
6.288 cuyo comportamiento es idéntico al de la figura 6.287.
Por otra parte, es posible realizar cualquier controlador lógico síncrono de tal
567
SISTEM AS SECU EN CIA LES
F ig u r a 6 .2 8 7 .— E s q u e m a b á s ic o d e u n c o n t r o l a d o r ló g ic o s ín c r o n o c o n u n r e g is t r o d e s in c r o n iz a c ió n
a c t iv a d o p o r f la n c o s .
V a r ia b le s
de
salida
V a r ia b le s
de
e n tra d a
F ig u r a 6 .2 8 8 .— E s q u e m a b á s ic o d e u n c o n t r o l a d o r ló g ic o s ín c r o n o c o n d o s r e g is t r o s d e s in c r o n iz a c ió n
a c t iv a d o s p o r n iv e le s .
568
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
F ig u r a
6.289.— Ejem plo de diagram a de flujo de un controlador lógico síncrono.
manera que en su diagrama de flujo las tomas de decisión se realicen entre un es­
tado consecutivo al actual en binario natural y otro no consecutivo. En la figura
6.289 se representa un ejem plo de diagrama de flujo. D e esta forma, se puede susti­
tuir el registro i? 1 de las figuras 6.287 y 6.288 por un contador, obteniéndose el es­
quema de un controlador lógico representado en la figura 6.290.
Los controladores lógicos de las figuras 6.287, 6.288 y 6.290 pueden observar
varias variables de entrada simultáneamente y realizar cualquier función lógica en
un único estado interno. Pero también es posible conseguir el m ism o efecto m e­
diante la observación de una sola variable de entrada en cada instante combinada
con las tomas de decisión adecuadas. Como ejem plo, en la figura 6.291a y b se re­
presentan los diagramas de flujo correspondientes a la realización de las funciones
f = abe y f 2 = a + b + c respectivamente.
D e lo expuesto se deduce que es posible realizar un controlador lógico síncrono
de acuerdo con el esquema de la figura 6.2 9 2 a en el que en lugar de aplicar las va­
riables de entrada al circuito combinacional a través del registro R (figura 6.290), se
conectan a las entradas de un multiplexor MUX1 cuyas variables de selección son
controladas por las correspondientes salidas del circuito com binacional (figura
SISTEM AS SECU EN CIA LES
569
F ig u r a 6 .2 9 0 .— E s q u e m a d e u n c o n t r o l a d o r ló g i c o s ín c r o n o r e a liz a d o c o n u n c o n ta d o r .
F ig u r a
6 .2 9 1 .— R e a li z a c ió n d e la s f u n c io n e s l ó g i c a s / i = a b c y f 2 = a + b + c m e d ia n t e u n c o n tr o la d o r
ló g i c o q u e p o s e e u n m u lt ip ie x o r d e la s v a r ia b le s d e e n t r a d a .
570
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Variables
de
entrada
Campo d e tom a de d ecisión
Dirección
de sa lto
\ G2 0
3
S e le c ció n
v a r. entrada
1"
In
♦
V ariables
de s a lid a
bS
F i g u r a 6 .2 9 2 . — C ontrolador lógico síncrono realizado con un m ultiplexor de las variables de entrada
(M U X !) y un m ultiplexor de tom a de decisión (MUX2): a) esquem a del circuito; b) vector de salida del
circuito com binacional.
6.292). El lector puede comprobar que el esquem a de la figura 6.292 se diferencia
del de la figura 6.271 solam ente en que posee un biestable D activado por flancos
que sincroniza las variables de entrada con los flancos activos del generador de im ­
pulsos.
6.4 REPRESENTACION GRAFICA DE LAS SEÑALES DE UN SISTEMA
SECUENCIAL SINCRONO
Tal com o se estudió en los apartados anteriores, las variables de salida de un
sistema secuencial no dependen solamente del estado de las variables de entrada en
un instante determinado, sino que en ellas influye la secuencia de evolución de las
variables de entrada. Además, en los sistemas secuenciales síncronos, los cambios
de estado interno se producen en sincronismo con los flancos activos (cambios de
subida o bajada) de una onda cuadrada procedente de un generador de impulsos.
Por todo lo expuesto, una de la mejores maneras de expresar la forma de
comportamiento de un sistema secuencial síncrono es mediante un diagrama de
evolución en el tiempo de las señales de entrada y salida adecuadamente relaciona­
das entre sí.
SISTEM AS SECU EN CIA LES
571
Cuando el número de señales de un sistema secuencial es reducido, no existe
mayor dificultad para realizar el diagrama de evolución. Pero cuando dicho número
se eleva y com o consecuencia lo hacen también las relaciones entre ¡as distintas
señales, es conveniente establecer unas normas de representación que faciliten la
interpretación de dichos diagramas de evolución en el tiempo, que reciben también
el nombre de cronogramas.
No existe una normalización universalmente aceptada al respecto aunque se
han realizado diversas propuestas sobre este tema [OSBO 81] [RONY 80],
A continuación estudiaremos las principales relaciones entre las señales de un
sistema secuencial síncrono e indicaremos una forma de representarlas gráficamen­
te, la cual será utilizada en el resto del libro.
a) Relaciones entre dos señales.
Tal com o se estudió en apartados anteriores, una señal de un sistema secuencial
puede actuar sobre el mismo por flancos o por nivel. D e ahí que se puedan dar
diversas situaciones.
En la figura 6.293 se representa la forma de especificar que el cambio de una
señal provoca el cambio de otra. Para ello se coloca un círculo en el m edio del
flanco de ambas y una flecha dirigida desde la primera a la segunda.
En la figura 6.294 se representa la forma de especificar que la puesta en un de­
terminado nivel de una señal provoca un nivel en otra. Para ello se coloca un
círculo en el nivel de la primera y otro círculo en el nivel de la segunda enlazados
por un segm entos dirigido de la primera a la segunda.
En la figura 6.295 se indica la forma de especificar que la puesta en un determi­
nado nivel de una señal hace que otra cambie de estado, y en la figura 6.296 la
situación inversa.
b) Relación entre varias señales.
En ocasiones el cambio o la colocación en un determinado nivel de una señal
depende de más de una. Dicha situación se representa de forma similar al caso an­
terior mediante los segm entos dirigidos adecuados. En la figura 6.297 se representa
como ejemplo la forma de especificar que la señal x 3 cambia de cero a uno cuan­
do X, se encuentra en nivel cero y x 2 cambia de cero a uno.
F i g u r a 6.293— Especificación de q u e el cam ­
bio de una señal provoca el cam bio de otra,
F ig u r a
6.294— Especificación de que la
puesta en un determ inado nivel de una señal
provoca un nivel en otra.
572
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
6.295.— Especificación de que la
puesta en un determ inado nivel de una señal
provoca nn cam bio en otra.
F ig u r a 6 .2 9 6 . — Especificación de que el cam ­
F ig u r a
bio de estado de una señal provoca un nivel
en otra.
F ig u r a 6.297— Especificación de que la sim ultaneidad de un nivel de una señal (.v,) y un cam bio en
otra (,v2) provoca un cam bio en una tercera (vj).
F ig u r a 6.298.— Especificación del diagram a de evolución tem poral de las señales de un contador BCD
natural.
SISTEM AS SECU EN CIA LES
573
Como ejem plo práctico de todo lo que acabamos de exponer, en la figura 6.298
se representa el diagrama de evolución de un contador en BCD natural asincrono
que ya se indicó en la figura 6.198 sin utilizar los convenios establecidos.
c) Relación entre una o más señales independientes y un conjunto de señales.
En procesadores digitales que operan en paralelo con un cierto número de bits,
es usual que se tengan que representar acciones conjuntas sobre el estado de todos
ellos (tomo II), sin que tenga importancia el estado concreto individual que de­
pende del valor de un dato o de un resultado obtenido mediante una determinada
operación aritmética o lógica.
La forma de especificar gráficam ente el cambio de un conjunto de bits se repre­
senta en la figura 6.299.
En lugar de representar cada señal por separado se utiliza una representación
conjunta. La indicación de que algunos bits cambian de cero a uno y otros de uno
a cero, se realiza mediante las señales de ambos niveles que se cortan en el instante
en que se produce el cambio.
El cambio de estado de los bits de una combinación binaria (por ejemplo, el
resultado de una operación) se produce, en general, con motivo del cambio de es­
tado de una señal binaria. En la figura 6.300 se representa gráficam ente la situa­
ción de que el cambio de estado de la variable Q produce el cambio de estado de
la información binaria formada por las variables D0 a D7.
En ocasiones, el estado de las variables que constituyen la información es indi­
ferente antes del cambio. En este caso las líneas de ambos niveles se indican como
discontinuas (fig. 6.301).
En la figura 6.302 se representa un ejem plo práctico. En la figura 6 ,302a se
F ig u r a
6.299.— Especificación del cam bio de
un conjunto de bits.
F ig u r a
F i g u r a 6.300.— Especificación de que el cam ­
bio de un conjunto de bits se produce como
consecuencia del cam bio de estado de una se­
ñal binaria.
6.301.— Especificación de un conjunto de bits que perm anece en un cierto estado d u ra n te un
determ inado intervalo y es indiferente fuera de él.
574
SIST EM A S EL ECTRO N ICO S DIGITALES
Oqa Qn-i ——
F i g u r a 6.302.— Ejem plo de especificación de la transferencia de inform ación a un registro: a) Sím bo­
lo de un registro de e ntrada y salida en paralelo; b) Relación tem poral entre las diferentes señales.
representa un registro síncrono de entrada y salida en paralelo, en el cual la entra­
da T es activa con los flancos de subida. En la figura 6 .3 0 2 b s e indica que para
que la transferencia se produzca es necesario que la inform ación de las entradas
D0 a D 1 permanezca fija durante un intervalo t, y que en la entrada T se aplique
un impulso cuyo flanco de subida aparezca al cabo de un tiempo f, desde que las
citadas entradas se estabilizaron. También se indica que el estado de los bits D0
a D„_¡ es indiferente fuera del intervalo considerado.
La utilización dé estas normas para la representación gráfica de los diagramas
de evolución resulta especialmente interesante en el estudio de los procesadores di­
gitales secuenciales síncronos que se estudian en el tomo II.
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Capítulo
7
Unidades de memoria
7.1 INTRODUCCION
Tal com o se indica en el apartado 6.3.5,6.2 del capítulo 6, los procesadores digi­
tales síncronos han de poseer una unidad de memoria en la que se almacenan los da­
tos, los resultados parciales y los resultados finales del proceso. Cuando el sistema
es especializado y el número de bits a memorizar es pequeño (no superior a 50), se
puede utilizar registros de entrada y salida en paralelo o una serie disponibles com o
bloques funcionales de 4 a 8 bits en escala de integración media (M SI) en la mayo­
ría de las tecnologías.
Cuando la cantidad de inform ación a memorizar es elevada y, en especial,
cuando el procesador digital es programable y han de memorizarse las instruccio­
nes del programa además de los datos, nunca se necesita tener acceso a toda la
información simultáneamente. Por ello los elementos que memorizan información
se pueden agrupar constituyendo una unidad de memoria en la que sólo se puede
acceder simultáneamente a un cierto número de aquéllos. Se define, por lo tanto,
una unidad de memoria com o un conjunto de biestables agrupados de tal manera
que solamente es posible introducir información o leer la que poseen simultánea­
mente en un grupo reducido de ellos, que recibe el nombre de posición de la me­
moria.
UNIDAD DE MEMORIA
C o n ju n to de biestables ag ru p ad o s en posiciones de ta l m an era que solam ente es
posible in tro d u cir in fo rm ac ió n o leer la que poseen sim u ltán eam en te u n n úm ero re­
ducido de aquéllas.
Las características que ha de poseer una unidad de memoria dependen de la
forma en que se va a presentar la inform ación a su entrada, la forma en que se
obtiene la información a su salida y la cantidad de información a memorizar.
En sucesivos apartados se hará referencia exclusivamente a las memorias que
forman parte integrante de un procesador digital y que están físicamente situadas
578
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
en el mismo recinto físico que la unidad de control y la unidad operativa. Estas
memorias constituyen lo que se denom ina la memoria central del sistema o m em o­
rias auxiliares de la unidad aritmética. En primer lugar se indican los parámetros
más importantes de una memoria y la división de las memorias de acuerdo con
estos parámetros, y se analizan los diferentes tipos de memorias desde un punto
de vista funcional independiente de la tecnología. Al final de este capítulo se expo­
nen las tecnologías de uso más extendido.
7.2 PARAMETROS Y CARACTERISTICAS MAS IMPORTANTES DE UNA
MEMORIA
7.2.1 Capacidad
Es la cantidad de información que puede almacenar. D ado que la información
la almacena en el sistema binario, la capacidad se mide en la unidad de medida
de inform ación en dicho sistema, que es el bit. La capacidad se puede considerar,
por lo tanto, igual al número N total de bits. Pero, en general, la información se
almacena en grupos de bits denominados posiciones o palabras formadas por un
cierto número n, de bits accesibles simultáneamente. El número de palabras o
posiciones de una memoria viene dado, por lo tanto, por el cociente N / n { = m.
A la selección de una determinada posición de memoria para introducir infor­
mación en ella o leer la que contiene se la denomina direccionamiento de dicha posi­
ción. Para que se aproveche al m áximo la capacidad de selección se hace que m
sea una potencia de dos. El número de variables binarias necesarias para poder se­
leccionar m posiciones es n2 tal que 2"¡ = m. La unidad de capacidad en lo que
se refiere al número de posiciones de memoria se considera igual a 1024 (por ser la
potencia de dos más próxima a 1.000) y se la denomina k. Para seleccionar 1024
posiciones se necesitan 10 bits, dado que 2'°= 1024. De todo lo expresado se de­
duce que la capacidad en k de una memoria seleccionada mediante n2 variables es
2 «ri°
Com o práctica el lector puede comprobar que si n2= \ 4, la memoria tiene
una capacidad de 16 k.
El número total de posiciones de una memoria de n k es «*1024. Por ejemplo
una memoria de 32 k posee 32*1024 = 32798 posiciones.
La capacidad total de una memoria se suele indicar mediante el número de
posiciones y el número de bits de cada posición. Por ejem plo, una memoria de
32 k 16 posee 32.798 posiciones de 16 bits cada una y su capacidad total es
N = 32.798-16 = 524.768 bits. Es también usual que la capacidad de una me­
moria se mida en octetos (bytes) que son grupos de 8 bits. Cuando se hace así una
memoria de 512 k por ejemplo posee 512-1024 • 8 = 2.146.304 bits.
7 .2 .2 Forma de acceder a la inform ación
Es éste un parámetro de gran importancia. La acción de introducir información
(escribir) en una posición de la memoria o leer la que contiene se denom ina acceder
a la misma. Tal com o se dijo en la introducción, nunca es necesario escribir o leer
U N ID A D ES DE M EM O R IA
579
simultáneamente todas las posiciones de una memoria. Por ello existen varias for­
mas de acceder a una posición de una memoria que dan lugar a la división de las
memorias en dos grandes clases, indicadas en la parte izquierda de la figura 7.1:
a) Memorias de acceso directo.
Son aquellas en las que es posible especificar una posición o conjunto de posi­
ciones para leer su inform ación o escribir en ella.
A la acción de especificar una posición o conjunto de posiciones se la denomi­
na direccionamiento que se realiza mediante una combinación binaria tal com o se
indica en el apartado anterior.
b) Memorias de acceso secuencial.
Son aquellas en las que no se especifica la dirección de la información sino que
en cada instante se introduce en la memoria la inform ación situada en los termina­
les de entrada o bien se lee la situada en la posición unida a los terminales de sa­
lida.
Las memorias de acceso directo y de acceso secuencial se pueden realizar de
múltiples maneras. El desarrollo de la microelectrónica, que ha permitido la reali­
zación de estructuras complejas con un coste reducido, ha hecho que las unidades
de memoria hayan tenido una evolución muy rápida y que algunas estructuras ha­
yan perdido interés práctico.
En sucesivos apartados se analizan las estructuras internas más importantes de
las unidades de memoria y los circuitos combinados con ellas que permiten realizar
memorias de acceso directo y de acceso secuencial.
7.2.3 Estructura interna
La estructura interna de una memoria se define com o la forma en que se conec­
tan entre sí las diferentes posiciones.
En la parte derecha de la figura 7.1 se representa la clasificación de las unida­
des de memoria de acuerdo con su estructura interna. En letra minúscula sin recua­
drar se indican las características o parámetros importantes, y en letra mayúscula
en el interior de un recuadro los diversos tipos de memorias a que da lugar cada
una de ellas.
En esta clasificación se incluyen solamente, tal com o se indicó anteriormente,
las memorias que no poseen partes en movimiento y que, en general, se encuentran
en el mismo recinto físico que la unidad de control y la unidad aritmética. El alma­
cenamiento de información en cantidades elevadas (cientos de miles de k palabras),
tanto de datos com o de instrucciones de los sistemas, programables, se realiza ac­
tualmente en sistemas físicos que poseen partes en movimiento y reciben el nombre
genérico de periféricos.
En sucesivos apartados se estudian los diferentes tipos de memorias.
de
acceso
a la in fo rm a ció n
E structura
in tern a
580
Form a
SECUENCIAL
ACCESO
A S O C IA T IV A S
ALEATO RIO (RAM)
Form a de
e n tra d a -sa lid a
SISTEMAS
ELECTRONICOS
DIGITALES
F ig u r a
7 . 1 . — C la s if ic a c ió n d e la s m e m o r ia s .
U N ID A D ES DE M EM O RIA
581
7.2.3.1 M em orias de acceso ale ato rio fRandom Access M emories)
7.2.3.1.1
Características generales. Son memorias que poseen un conjunto
de variables de dirección que permiten seleccionar cualquier posición de la misma.
Se caracterizan porque el tiempo que tarda en leerse o grabarse una posición, a
partir del instante en que se presenta la dirección, es el mismo para todas las posi­
ciones de la memoria. Por lo tanto, una memoria de acceso aleatorio es por sí mis­
ma una memoria de acceso directo en la que el tiempo de acceso a cualquier posi­
ción es el mismo independientemente de su situación.
MEMORIA DE ACCESO ALEATORIO
Conjunto de biestables agrupados en posiciones seleccionables mediante un conjun­
to de variables de dirección, que presenta la característica de que el tiempo que tarda
en leerse o escribirse en cualquier posición es el mismo independientemente de su situa­
ción.
En el caso de que solam ente se pueda seleccionar simultáneamente una posición
de la memoria para leer su contenido o introducir inform ación en ella, el símbolo
lógico de una memoria de acceso aleatorio es el representado en la figura 7.2.
En ella se supone que la memoria está organizada en posiciones de n, bits.
Por ello el número de terminales de entrada y salida de información es
La se­
lección de la posición cuya inform ación se desea leer o escribir se realiza mediante
n2 bits en paralelo, denominados bits de dirección (fig. 7.2). El número total de
F ig u r a 7 . 2 . — S ím b o lo ló g i c o d e u n a m e m o r ia d e a c c e s o a le a t o r io d e e s c r itu r a y le c tu r a n o
s im u lt á n e a s c o n t e r m in a le s d e e n t r a d a y s a lid a in d e p e n d ie n t e s .
582
SISTEM AS E L EC TR O N IC O S D IG ITA LES
posiciones que se pueden seleccionar es 2"¡. Por ejem plo, una memoria de 32 k
tiene una dirección constituida por 15 bits (215 = 32.768 = 32k).
En la figura 7.2 se utiliza un sím bolo normalizado. Las variables de dirección
(address) llevan el indicativo A
Q para especificar que seleccionan las 2"2
2"2— 1
posiciones. Los termínales de entrada se indican con la letra A para especificar que
la información presente en ellos se introduce en una operación de escritura en la
posición seleccionada mediante las variables de dirección. De forma similar los ter­
minales de salida se indican también con la letra A .
Además de los terminales de entrada y salida de inform ación y de dirección,
una memoria de acceso aleatorio posee un conjunto n ’ de señales de control que
tienen com o finalidad gobernar la realización de las acciones de escritura y lectura.
Los tipos de señales de control dependen de la forma en que está realizada la me­
moria y de sus aplicaciones y, por otra parte, no existe uniformidad en las denom i­
naciones de los diversos fabricantes. Por ello antes de estudiar las señales de con­
trol es conveniente analizar los conceptos más importantes de una memoria de
acceso aleatorio que son el tiempo de accéso y el tiempo de ciclo.
El tiempo de acceso es el que transcurre desde que se da una orden de lectura
hasta que la información contenida en la posición seleccionada aparece a la salida,
y se representa de forma gráfica en la figura 7.3. A partir del instante en que las
variables de dirección permanecen estables se inicia la lectura de la posición corres­
pondiente colocando las señales de control en los niveles adecuados. Al cabo de
un tiem po, denominado /acccso, aparece en los terminales de salida la información
contenida en la posición seleccionada, si se produce la situación que se acaba de des­
cribir.
Dirección
Variables
X
de
di r e c c i ó n
Señ ales
de control
en
estad o
de
lectura
T erm inales
salid a
estab le
de
de
inform ación
F i g u r a 7 . 3 . —Tiempo
—
\l
X
j,
-
Inform ación = I
X
-
Inform aciónsO
de acceso de una memoria de acceso aleatorio.
UNIDAD ES DE M EM OR IA
D ire cció n
583
e sta b le
V a ria b le
de
dirección
F i g u r a 7 . 4 . — T i e m p o d e c ic lo d e u n a m e m o r i a d e a c c e s o a l e a t o r i o .
El tiempo de ciclo es el que ha de transcurrir com o mínimo entre dos órdenes
de escritura o lectura. En general la operación de escritura necesita más tiempo que
la de lectura y es la que condiciona el tiempo de ciclo. En la figura 7.4 se represen­
ta el tiempo de ciclo de forma gráfica indicando que durante él, la dirección ha
de permanecer estable. En la figura 7.5 se representa la relación temporal entre las
señales que hay que aplicar a una memoria de acceso aleatorio para que se realice
una operación de escritura. Durante un cierto intervalo de tiempo denominado
íescritura se ha de colocar en los terminales de dirección la combinación binaria co­
rrespondiente a la posición de la memoria en la que se va a introducir la informa-
—
ón en
Inform ación
la entrada
V ariab les
direcció n
de
t ----- N T " -
A ____________ / tv________
X
“ j e
i
Señales de control
(niveles
de escritura)
F i g u r a 7 . 5 . — S e ñ a l e s d e u n a m e m o r i a d e a c c e s o a l e a t o r i o d u r a n t e u n c i c lo d e e s c r i t u r a .
584
SISTEMAS ELECTRONICOS DIGITALES
ción presente en los terminales de entrada. Para ello las señales de control han de
permanecer en los niveles de escritura, y en general, una de ellas ha de ser un im­
pulso de escritura activo con un uno o con un cero lógicos (en la figura 7.5 se su­
pone activo con un cero lógico) y que ha de alcanzar ese nivel un cierto tiempo
llamado de establecimiento te(íM up) después de que la dirección está estable y
abandonarlo un cierto tiempo, llam ado de mantenimiento tm (íhoid), antes de que
la dirección vuelva a cambiar.
a)
ni
-f—
Terminales de
entrada - salida
F ig u ra 7 .6 .— M em oria de acceso aleatorio con term in ales con vin es de entrada y salida: a) Esquem a
del circuito; b ) S ím b olo lógico norm alizado.
U N ID A D E S D E M EM O RIA
585
En la figura 7.2 se ha supuesto que la memoria posee terminales de entrada
y salida independientes. Pero es usual que, si sólo se puede seleccionar una posición
de memoria y escribir en ella o leerla, ambas acciones se realicen en instantes dife­
rentes de tiempo a través de unos terminales únicos. Para ello los terminales de
salida se unen con los de entrada a través de puertas de tres estados y entre las
señales de control debe existir una que, de forma exclusiva o combinada con otras
acciones, controle el tercer estado de las mismas. En la figura 7.6a se representa
la memoria con los amplificadores indicados y en la figura 7.6 b el sím bolo lógico
equivalente.
Por otra parte es interesante en muchas aplicaciones que la memoria posea sali­
das de tres estados que permitan su conexión a una barra (bus) de información. Para
ello, entre las señales de control se puede incluir una que se denomina desinhibición
de salida (output enable) que actúa sobre la entrada de desinhibición (EN) del am­
plificador de tres estados de la figura 7.6a. En la figura 7.7a se representa el esque­
ma de una memoria de acceso aleatorio con salida de tres estados, que se diferen­
cia del de la figura 7.6a en la existencia de una puerta Y (A N D ) a la que además
del terminal de selección de entrada/salida, se conecta un terminal de desinhibición
de salida. En la figura 1 .Ib se indica el sím bolo lógico correspondiente,
7.2.3.1.2
Organización de las memorias de acceso aleatorio. Tal com o se
indicó en el apartado anterior, las memorias de acceso aleatorio están formadas
por células biestables organizadas en posiciones de n¡ células cada una. Para se­
leccionar la posición en la que se introduce o de la que se lee la información se
utiliza un decodificador, que tal com o se vio en el capítulo 3 es un sistema com bi­
nacional que tiene en general un número de salidas igual al de com binaciones posi­
bles de las variables de entrada, de tal forma que para cada com binación de las va­
riables de entrada se activa una y sólo una variable de salida (ver apartado 3 .7 .1).
En la figura 7.8 se representa el diagrama de bloques de una memoria de acceso
aleatorio.
Según la forma de seleccionar las posiciones de una memoria de acceso aleato­
rio se distinguen tres estructuras u organizaciones que se denominan 2 D , 3 D y
21/2 D y se estudian a continuación.
a) Organización 2 D, por palabras o lineal.
Se denomina así porque existen tantos terminales de unión diferentes entre el
decodificador y las posiciones de memoria com o número de éstas posee la m em o­
ria. En la figura 7.9 se representa el diagrama de bloques de una memoria 2 D
de 2n¡ posiciones de «, bits cada una. Las variables de dirección se decodifican
mediante un único decodificador de 2"* salidas, cada una de las cuales se conecta
a una de las 2"* posiciones de la memoria. Los terminales de entrada y salida de
todas las posiciones se conectan entre sí, al igual que la señal que selecciona la es­
critura o lectura de la memoria. A l aparecer en las entradas de las variables de di­
rección una determinada com binación binaria se activa una sola salida del decodi­
ficador y las células de la posición conectada a ella son leídas o escritas según el
estado de la señal de control de escritura/lectura.
586
SISTEMAS ELECTRONICOS DIGITALES
b)
F ig u r a
7 .7 .— M em o ria de acceso a le a to rio co n term in a le s co m u n es de e n tra d a y sa lid a , y salida de
tres estad o s: a) E sq u em a del circu ito ; b ) S ím bolo lógico n o rm a liz a d o .
Terminales
de salida
Terminales
de entrada
F ig u r a 7 .8 . — Diagram a de bloques de una m em oria de acceso aleatorio.
U N ID A D ES D E M EM ORIA
CO NJUNTO
DE
587
C ELU LA S
P O SIC IO N
l
B it
B it
Bit
1
2
ni
B it
B it
B it
1
2
ni
P O S IC IO N
V a r ia b le
de -----
d irecció n
i
ni
------- +--------------------- —
P O S IC IO N
2 "i
B it
B it
Bit
1
2
ni
--------
i
T e rm in a le s
de
e n tra d a
sa lid a
de
F ig u r a
"1
o
Control de
in fo rm a ció n
e s c r it u r a / le ctu ra
7 .9 ,— O rg a n iz a c ió n 2 D de u n a m e m o ria de a cce so a le ato rio .
El número de conexiones entre el conjunto de posiciones y el exterior a ellas es:
Nc =
2 í,2 -h n i -(- 1
lo cual puede comprobar fácilmente el lector en la figura 7.9.
Un inconveniente de esta organización es que el número de conexiones entre
el conjunto de células y el exterior a ellas crece linealmente con el número de posi­
ciones. Por ejemplo, el número de conexiones de una memoria de 4 k 8 para la
cual se necesitan 12 variables de selección (212 = 4 k) es:
N c = 2 12 + 8 + 1 = 4096 + 8 +
1 = 4105
Se observa que el número de conexiones de entrada y salida y de control es des­
preciable con respecto al de conexiones de selección de posición,
b)
Organización 3 D o por coincidencia.
Esta organización reduce el número de conexiones entre las posiciones de me­
moria y el exterior, dividiendo las variables de dirección en dos grupos que se de-
SISTEM AS EL E C T R O N IC O S D IG ITA LES
588
codifican por separado y seleccionando las posiciones mediante dos salidas, una
de cada uno de los decodificadores (fig. 7.10). A continuación se demuestra que
el número minimo de conexiones se obtiene cuando ambos decodificadores son
iguales, es decir, cada uno decodífica la mitad de las variables de dirección.
En efecto, denominando X al número de salidas de un decodificador e Y al
del otro, el número de conexiones de las posiciones de la memoria con el exterior
es:
N c = X + F + n, + 1
Pero siendo 2"j el número total de posiciones se ha de verificar
X - Y = 2"’
de donde
y
2"
x
y sustituyendo en la expresión de N c resulta:
Nc = X +
+ 1
Para obtener el valor de X que hace mínimo a N c calcularemos la derivada de
N c con respecto a X y la igualaremos a cero:
( - —X 2)' = °
v'
dX
_
XL
= — 1
X = a/2^ = 2 V 2
y por lo tanto resulta:
9»,
L1
= —
=
o»,
Z
„
W2 = X
Esta organización reduce enormemente el número de conexiones diferentes en­
tre las células de memoria y el exterior con respecto a las 2 D cuando el número
de posiciones es elevado y, por ello, es la más utilizada por los fabricantes de cir­
cuitos integrados para la realización de memorias de acceso aleatorio.
Com o ejemplo calcularemos el número de conexiones necesarias en una memo­
ria de 4 k 8 realizadas en organización 3 D. El número de variables de dirección
necesarias para seleccionar 4 k es 12 (212 = 4 k) y, por lo tanto, resulta:
N c = 2 12/2 + 2 12/2 + 8 + 1 = 2*26 + 8 + 1 = 137
589
U N ID A D ES DE M EM ORIA
CO NJUNTO
DE
CELU LAS
P O S IC IO N
I
B it
Bit
Bit
1
2
ni
"i
P O S IC IO N
2
B it
B it
Bit
1
2
nt
ni
A otras
posiciones
n2l2
PO SICIO N 2 n 2
Y ? n2/2
B it
B it
Bit
1
2
ni
T erm in a les
de
e n trad a o s a lid a
de in fo rm a c ió n
Control
de
e s c ritu ra /le c tu ra
F igura 7.10,—Organización 3D de una mem oria de acceso aleatorio.
En la figura 7.10 se representa el diagrama de bloques de la organización 3 D.
Se observa que cada salida de los decodificadores se conecta a 2"¡n posiciones.
c) Organización 2 / i D.
Este tipo de organización, constituye una alternativa a la 3 D y trata de reducir
el número de conexiones de selección que llegan a las posiciones, sustituyendo uno
de los dos decodificadores de la figura 7.10 por el conjunto formado por un multi­
plexor y un demultiplexor.
En la figura 7.11 se representa el esquema correspondiente a la organización
2Vi D.
590
SISTEM AS E L EC TR O N IC O S D IG ITA LES
P O S IC IO N
B it
1
I
Bit
Bit
2
ni
P O S IC IO N
B it
2
B it
I
2
B it
B it
B it
ni
*2n2/?
P O S IC IO N
1
B it
2
PO SICIO N
B it
2
ni
2 " ¡ '* + l
Bit
l
2
B it
B it
B it
ni
Control
de
e scritu ra /le ctu ra
V a r ia b le s
de
salid a
n
— -------
P O S IC IO N
V a r ia b le s
1
n
de
------- t4—
entrada
2
2n¡
B it
n
2J
U
Q
F igura 7 .1 1 .— O rganización 2 V i D de u n a m em o ria d e acceso aleato rio .
La mitad de las variables de dirección se conectan a un decodificador cuyas sa­
lidas se unen a las diferentes posiciones al igual que en la organización 3 D. Por
lo tanto, cada salida X de este decodificador se conecta a 2 V 2 del total de posi-
U N ID A D E S D E M EM ORIA
591
dones (el producto de 2"¡/2 salidas del decodificador por 2V 2 posiciones a las que
se conecta cada una da el total de posiciones que es 2"¡). Se forman 2a/ 2 grupos
de posiciones en los cuales existe una posición en cada uno conectada a una de
las salidas del decodificador y se conectan entre sí los terminales de entrada/salida
de todas las posiciones de cada grupo, Esta conexión común se une a una de las
entradas de un multipiexor y una de las salidas de un demultiplexor de 2n/ 2 ca­
nales seleccionados mediante las restantes 2V 2 variables de dirección.
El demultiplexor se utiliza en la operación de escritura. Sus entradas reciben
la información a escribir que va a parar a la salida seleccionada mediante las varia­
bles conectadas a las entradas de selección y se introduce en la posición selecciona­
da por una variable x¡ del decodificador.
El multipiexor se utiliza en la operación de lectura. Sus 2V 2 entradas se co­
nectan a cada uno de los grupos de posiciones. A su salida aparece la información
seleccionada mediante las 2"*/2 variables de selección conectadas a las entradas
correspondientes del multipiexor y la salida
del decodificador.
La señal de control de escritura/lectura desinhibe el multipiexor en la opera­
ción de lectura y el demultiplexor en la de escritura.
De lo expuesto se deduce que existe una alternativa clara entre la organización
3 D y 2 I D que se decanta a favor de esta última cuando el número de posicio­
nes de la memoria es muy elevado.
7.2.3.1.3
Permanencia de la información. Este parámetro se mide de forma
cualitativa por la diferencia entre el tiempo de lectura y el tiempo de escritura.
De acuerdo con él, las memorias de acceso aleatorio se clasifican en memorias
de escritura/lectura (R /W ) o activas y memorias pasivas tal com o se indica en la
figura 7.1. A continuación se estudia cada uno de ellas.
7.2.3.1.3.1. Memorias de escritura/lectura (R/W) o activas. Son aquellas me­
morias de acceso aleatorio en las que los tiempos necesarios para realizar una ope­
ración de escritura o lectura son del mismo orden de magnitud. En general los fa­
bricantes de circuitos integrados suelen dar a estas memorias la denominación de
memorias de acceso aleatorio (RAM ) lo cual no es muy apropiado, porque existen
memorias de acceso aleatorio que se estudian en sucesivos apartados, cuyo com ­
portamiento es diferente.
Las memorias de acceso aleatorio activas se realizaron inicialmente con ferritas, que a partir de 1970 fueron desplazadas por las tecnologías de semiconducto­
res, algunas de las cuales se describen en el apartado 7.3.
Las memorias de acceso aleatorio activas se pueden clasificar de acuerdo con
diversas características que dan lugar a un conjunto de tipos que se interrelacionan
entre sí y que se indican en la tabla 7.1.
A continuación se analiza cada una de estas características.
a) Duración de la memorización.
Se define com o duración el tiempo máximo que transcurre desde que se intro-
SISTEM AS EL EC TR O N IC O S D IG ITA LES
592
De acuerdo con la
duración d e la memorización
M E M O R IA S
DE A C C E S O ALEATORIO
A C T IV A S
De acuerdo con la
volatilidad
í
Estáticas (SRAM)
Dinámicas (DRAM)
No volátiles
Ferrita
Semiconductores + Batería
(Non volátil RAM)
Volátiles
Escritura y lectura no simultáneas
[Random access memories (RAM)]
De acuerdo con la
forma d e realizar las operaciones
d e escritura y lectura
Escritura y lectura simultáneas
[Read while write memories ¡RWM)]
Acceso múltiple
(Multiport memories)
T a b la
7 . 1 . — Clasificación de las mem orias de acceso aleatorio activas.
duce la inform ación en la memoria hasta que ésta se pierde, en el supuesto de que
la tensión de alimentación se mantenga de forma indefinida.
Se denominan estáticas (SRAM) las memorias que mantienen indefinidamente
la información mientras se les aplica la tensión de alimentación. Las memorias es­
táticas de semiconductores están formadas por biestables activados por niveles en
general del tipo R-S com o los representados en las figuras 6.21 y 6.22. En su reali­
zación se pueden utilizar transistores bipolares o transistores MOS.
Se denominan dinámicas (DRAM ) las memorias que mantienen almacenada la
inform ación solamente durante algunos milisegundos. Estas memorias sólo se rea­
lizan con transistores MOS y en lugar de biestables, utilizan com o elemento de m e­
moria la capacidad parásita existente entre la puerta y el surtidor de aquéllos. Para
que la información se memorice de forma indefinida es necesario realizar una lec­
tura y escritura periódicas que reciben el nombre de regrabado (refreshing).
Para un estudio detallado de ¡a realización física de las memorias estáticas y
dinámicas se remite al lector al apartado 7.3.2.1
b) Volatilidad de la información.
La volatilidad es la propiedad que tiene una memoria de perder la información
almacenada al desaparecer la tensión de alimentación. Se dice que son volátiles las
memorias en las que se produce dicha desaparición y que no son volátiles en caso
contrario. Las memorias de ferrita no son volátiles y las de semiconductores acti­
vas lo son,
c) Forma de realizar las operaciones de escritura y lectura.
De acuerdo con esta característica las memorias de acceso aleatorio activas pue­
den ser de tres tipos:
593
U N ID A D ES DE M EM O RIA
7.2.3.1.3.1a Memorias activas de escritura y lectura no simultáneas Este
tipo de memorias es el que suele recibir el nombre de RAM por parte de los fabri­
cantes de circuitos integrados. En él sólo se puede seleccionar en cada instante una
posición de memoria para realizar la operación de lectura o escrita en ella. Su dia­
grama de bloques es idéntico al representado en las figuras 7.2 y 7.6.
Las memorias activas de escritura y lectura no simultáneas pueden ser estáticas
(SRAM) o dinámicas (DRAM ).
V a r ia b l e s de dirección
n2
------------ f—- A
i m p u l s o e s c r i t u r a _________WE
RAM
0
2 2-1
C
G
D esinhibición e s c r i t u r a / l e c t u r a
CH
D e s i nh ib ic io 'n s a l i d a
OE
------------- i—O
--------------- c
&
■EN
c
AV
T e r m in a le s
de
e n t r a d a / s a lid a
F ig u r a
7.12.—Sím bolo lógico de una m em oria de acceso aleatorio estática de escritura y lectura
no sim ultáneas.
N o existe uniformidad en el número de terminales de control de las memorias
de acceso aleatorio estáticas pero las más versátiles tienen tres terminales que co­
rresponden a otras tantas señales de control que pueden ser activas con el nivel
cero o el nivel uno. Estas señales se indican en la figura 7.12 y se describen a conti­
nuación:
— Desinhibición de escritura/lectura [Chip Enable (CE) o Chip select (CS)].
En la figura 7.12 se supone activa con un cero lógico (CE). Cuando esta señal
adopta el nivel activo permite que se realice una operación de escritura o de lectura
y en caso contrario lo impide. En general suele además reducir la potencia consu­
mida por el circuito cuando está desactivada.
— Desinhibición de salida [Output enable (OE)]. En la figura 7.12 se supone
activa con un cero lógico (OE). Cuando está desactivada pone en tercer estado
la salida. Por el contrario si se encuentra en nivel activo, hace que en la salida apa­
rezca la información de la posición de memoria seleccionada, si la desinhibición
de escritura/lectura (CE) se encuentra también en el nivel activo.
594
SIST EM A S EL EC TR O N IC O S D IG IT A L ES
— Impulso de escritura [Write enable [(WE)]. Recibe este nombre porque con­
siste en un impulso que si aparece durante el intervalo de tiempo en que las varia­
bles de dirección permanecen estables, produce la escritura en la posición seleccio­
nada de la información presente en los terminales de entrada/salida. Para que
dicha acción tenga lugar es necesario que la desinhibición de escritura/lectura (CE)
esté también activada.
En las figuras 7.13 y 7.14 se indican las relaciones temporales entre las distintas
señales de la memoria de la figura 7.12 para que se realice una lectura y una escri­
tura respectivamente.
Una de las principales aplicaciones de las m em orias activas de escritura y lec­
tura no sim ultáneas es la de constituir la memoria de datos y /o de instrucciones
de un procesador digital que se estudia en el tomo II, En particular, si la unidad
zx
Variables
de
d ir ec c ió n
Desinhi b i d ó n
escritura/lectura
de
/
(CE)
D e s i n h i b i c i ó n de
s a l i d a (OE)
I m p u ls o
de
escritura
WE)
rz
tle c lu r
/
Nivel
uno
Nivel
cero
•t
i
i
i
• f
l
i
F Ig u r A 7 .1 3 . —Relación tem poral entre las señales aplicadas a una
estática durante un ciclo de lectura.
m em oria de acceso aleatorio
595
U N ID A DES D E M EM O RIA
Variables
de
di rec ci ón
Z
D e s in hi bi c ió n
de
e s cr i tu ra / l e c t u r a
(CE)
J
d
^
L
Y
Niv el uno
D e s i n h i b ic i ó n
Nivel ccero
e ro
de
salida
_ | _________________________ _ | _ ________ _____
(OE)
Im p ulso
de
e s c r i t u r a (WE)
T e r m i n a l e s de
entrada/ sa lid a
F i g u r a 7 , 1 4 , — R e l a c i ó n t e m p o r a l e n t r e las s e ñ a le s a p l i c a d a s a u n a m e m o r i a de a c c e so a l e a t o r i o
e s t á t i c a d u r a n t e u n ciclo de e s c r it u r a .
central de proceso posee terminales independientes para los datos, las direcciones
y las señales de control, el esquem a correspondiente es el representado en la f i­
gura 7.15.
Las memorias dinámicas se pueden realizar de muy diferentes maneras. Por
ello a continuación se analizan los conceptos comunes a todas ellas para que el lec­
tor pueda interpretar las hojas de características de los diferentes tipos [INTE 86a]
[NEC 87] [TEXA 89]
Las memorias de acceso aleatorio dinámicas han tenido un desarrollo especta­
cular desde que se realizó la primera que fue la 1103 de tecnología MOS canal P de
Intel que poseía una capacidad de 1K1. Las memorias dinámicas son en la actuali­
dad de MOS canal N o CMOS. La organización interna suele ser 3 D y poseen un
am plificador de regrabado por columna (ver apartado 7.3.2.1). Por ello su diagrama
de bloques es el representado en la figura 7.16 en el cual los n2 bits de dirección o
selección se dividen en dos grupos de n 2/ 2 bits cada uno. Para poder integrar me­
morias de gran capacidad, de hasta 1Mbit en único circuito integrado, las m em o­
rias dinámicas suelen poseer registros temporales para memorizar la dirección. Es-
596
SISTEM AS E L EC TR O N IC O S D IG ITA LES
MEMOR IA ACTIVA ESTATICA DE
ESC RI TU R A Y LECTUR A NO SIMULTANEAS
F ig u r a
7.15,—M em oria de acceso aleatorio estática de escritura y lectura no sim ultáneas utilizada
como unidad de m emoria de un procesador digital.
D ir ec c ió n o s e l e c c i ó n
n2
-f ----
de línea
CONJUNTO
Dirección o s e le c c ió n d e c o lu m n a
” 2/2
ni
DE
CELULAS
S e ñ a le s de control
F ig u r a
D IN A M IC A S
7,16.—D iagram a de bloques de una m em oria de acceso aleatorio dinám ica.
tos registros poseen entradas de inform ación comunes tal com o se representa en
la figura 7.17 para reducir el número de terminales necesarios. El registro de la
dirección de líneas suele ser activado por flancos mediante una señal que recibe
el nombre de «M uestreo de la dirección de las líneas» [Row address strobe (RAS)].
En la figura 7.17 esta señal es activa con los flancos de bajada y por ello se deno­
mina RAS. De forma similar la señal C A S, (Column address strobe) también
U N ID A D E S DE M EM O RIA
597
Variables
de
dirección
F ig u ra
7.17.—Diagram a de bloques de una mem oria de acceso aleatorio dinám ica con registros
tem porales de m em orización de la dirección.
activa con flancos de bajada, produce la memorización de la dirección de las co­
lumnas. Además, la memoria posee una señal del modo de operación (escritura o
lectura) W. En la figura 7.17 recibe la denominación W porque cuando se encuen­
tra en nivel cero se produce una escritura (write) y cuando está en uno, una lectura
(read). Las señales RAS, CAS y W se aplican a un circuito que genera las señales
de control de las células de memoria. Se obtiene así el diagrama de bloques de una
memoria dinámica representado en la figura 7.18.
F ig u ra
7.18.—Sím bolo lógico de una m emoria de acceso aleatorio dinám ica con registros
tem porales de m em orización de la dirección.
598
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
Pero las memorias dinámicas necesitan, para no perder la inform ación que po­
seen, un regrabado (refreshing) periódico, que consiste en una lectura seguida de
una escritura. Las diferentes com binaciones de niveles y de flancos de las señales
de control RAS, CAS y W dan lugar a distintos m odos de operación. Por ejemplo,
en algunas memorias se realiza el regrabado manteniendo W en nivel alto, CAS
en nivel bajo y aplicando flancos sucesivos de bajada a RAS.
D ado que en numerosas aplicaciones, una memoria dinámica puede permane­
cer un tiempo elevado sin que se escriban o lean algunas posiciones, es necesario que
los ciclos de regrabado se realicen de forma periódica. Por ello resulta imprescindi­
ble combinar el conjunto de células de memoria con un circuito de regrabado que
suele recibir el nombre de «Controlador de Memorias Dinámicas» (Dynamic Me­
mory Controller) (figura 7.19). En la figura 7.20 se representa el diagrama de blo­
ques básico de un controlador de memorias dinámicas que consiste en un contador
y un registro conectados con un multiplexor cuyas salidas constituyen las variables
de dirección de la memoria.
Va ri abl es
F ig u r a
de di rección
7.19.—M em oria activa dinám ica con circuito controlador de regrabado (refreshing).
El contador se pone a cero con la señal adecuada (CT = 0) y cuenta los flancos
de bajada sucesivos de la señal RAS (Row address strobe). El registro almacena
las direcciones de las posiciones de la memoria en las que se desea realizar una lec­
tura o escritura.
Pero la ejecución periódica y automática de ciclos de regrabado necesita un cir­
cuito de generación de señales de control que suele recibir el nombre de «Controla­
dor de tiempos de la Memoria» (M emory Timing Controller). Dicho circuito es un
sistema secuencial síncrono que genera señales de control de forma secuencial pero
que admite la petición de realización de ciclos de lectura o escritura desde el exterior.
Por ello su funcionam iento es sim ilar al de la unidad de control de un procesador
digital secuencial asincrono (ver apartado 6 .3.5.6.2).
La elevación de la capacidad de integración ha hecho que se hayan colocado
599
U N ID A D E S DE M EM ORIA
■CAS
CONTADOR
S e ñ a le s
-RAS
CTR
RAS
de
c o n tr o l
€>C
n 2 /2
TüüT
CT: 0
."2/2
REGISTRO
"2/2
V a ria b le s
-
de
dirección
n ?/2
Variables
de
—
d ire c c ió n
F ig u r a 7 .2 0 .— D ia g r a m a d e b lo q u e s b á s i c o d e u n c o n t r o l a d o r d e m e m o r i a s d in á m ic a s s in g e n e r a d o r
d e s e ñ a le s d e c o n t r o l ( T im i n g c o n t r o l le r ) .
en un único circuito integrado el g enerador de señales de control y el p ropio con­
tro lad o r de m em orias dinám icas de la figura 7.20. Es usual que los fabricantes le
den al co n ju n to el m ism o nom b re de c o n tro lad o r de m em orias dinám icas.
F ig u r a 7 .2 1 .— U n id a d d e m e m o r ia d in á m ic a y su a c o p la m ie n to a u n m ic r o p r o c esa d o r .
600
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
La principal aplicación de las memorias dinámicas es formar parte de la unidad
de memoria de un procesador digital y, en particular, de los procesadores de dos
niveles integrados cuya unidad central de proceso recibe el nombre de microproce­
sador (ver tomo II de este libro). Las infinitas formas que existen de realizar un m i­
croprocesador y, en especial, las señales que genera para relacionarse con la m em o­
ria externa (estática o dinámica) hace que el controlador de memorias dinámicas se
pueda realizar de diferentes maneras.
En la figura 7.21 se representa una forma típica. El microprocesador observa
la señal de «Ciclo de regrabado en ejecución» y genera impulsos de petición de
ciclo de memoria cuando no se está produciendo dicha acción. Mientras no recibe
petición de ciclos de memoria por parte del microprocesador, el controlador gene­
ra sucesivos ciclos de regrabado de tal manera que en el tiempo m áximo especifi­
cado por el fabricante de los circuitos de memoria (típicamente algunos milisegundos), se haya producido el regrabado de todas las posiciones.
Para un estudio más profundo de las memorias dinámicas y de sus controladores así como del acoplamiento con diferentes microprocesadores se remite al lector
a la bibliografía al final del capítulo. [TEXA 89] [INTE 86a] [NEC 87],
7 .2 .3 .1 .3 .1 b M em orias a ctivas de escritura y lectura sim ultáneas (Read
w hlle w rite m em orles). Este tipo de memorias se representa, mediante el sím bolo
lógico de la figura 7.22. En lugar de poseer un solo grupo de entradas de dirección
para seleccionar una posición, tiene dos: uno permite seleccionar la posición que
se desea leer y el otro la posición que se desea escribir. De esta forma se logra que
T e r m in a le s
de
s a lid a
F ig u r a
7.22.—Símbolo lógico de una m em oria de acceso aleatorio activa de escritura y lectura
sim ultáneas.
60 1
UN ID A D ES DE M EM O RIA
ambas operaciones se puedan realizar por medio de sistemas independientes y si­
multáneamente.
En la figura 7.23 se representa el diagrama de bloques de una memoria de este
tipo organizada 2D . El decodificador DEC1 recibe la dirección de escritura y posee
un terminal de desinhibición de las salidas al que se aplica el impulso de escritura
de la memoria.
El decodificador DEC2 recibe la dirección de lectura y cada una de sus salidas
se conecta a la entrada de desinhibición (EN) de n, puertas de tres estados que se
conectan a las n, salidas de cada posición.
Cuando la entrada G del decodificador DEC2 se encuentra en nivel cero, las
salidas de todas las puertas seguidoras se encuentran en tercer estado y, por lo tan­
to, la salida de la memoria se pone en el citado estado.
POSICION I
Dirección
de
escritura
Impulso
de
e s cr i tura
Terminales
de
salida
D ir ecc ió n
de
l ec t u r a
Control
de
salid a
F ig u r a 7 . 2 3 , — D ia g r a m a d e b lo q u e s d e u n a m e m o r ia d e a c c e s o a le a t o r io a c t iv a d e e s c r itu r a y
le c t u r a s im u lt á n e a s c o n o r g a n iz a c ió n 2 D .
602
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
F ig u ra
7.24.—Aplicación como unidad de acoplam iento de las memorias de acceso aleatorio
activas de escritura y lectura sim ultáneas.
Aunque estas memorias pueden ser estáticas o dinámicas, se suelen utilizar
principalmente las primeras debido a la com plejidad de operación que introduce
la necesidad del regrabado de las segundas. N o obstante, las segundas se utilizan
en algunas aplicaciones en las que se tiene que producir una lectura periódica a
elevada velocidad com o en los controladores de tubos de rayos catódicos [RIO 90],
La aplicación más interesante de las memorias de acceso aleatorio de escritura
y lectura simultáneas es la de formar parte de la unidad de acoplam iento (interfaz)
entre un procesador digital y un periférico que necesita leer periódicamente la in­
form ación generada por aquél. En la figura 7.24 se representa el diagrama de blo­
ques de esta aplicación.
7.25.—Esquem a del circuito de acopiam iento de u n procesador digital y un periférico,
realizado con una m emoria de acceso aleatorio activa de escritura y lectura sim ultáneas.
F ig u ra
UN ID A D ES D E M EM ORIA
603
En la figura 7.25 se representa un esquema más detallado. El procesador digital
realiza el control de la escritura en memoria. Para ello, coloca la información en
los terminales correspondientes, pone en los terminales de dirección 1A la com bi­
nación binaria que selecciona la posición de la memoria en la que quiere introducir
la información, y aplica un impulso de transferencia a la entrada C3.
Por el contrario la lectura la realiza una unidad de control que genera las direc­
ciones de lectura y aplica los impulsos de transferencia al periférico. En el caso
más general el periférico informa a la unidad de control de que ha finalizado el
proceso que ha de realizar con la inform ación recibida para que aquélla pueda en­
viarle un nuevo dato.
En la figura 7.26 se representa una aplicación típica que es la conversión de
un visualizador dinámico en estático. El procesador coloca en la memoria de acce­
so aleatorio la información a visualizar, consistente en caracteres alfanuméricos en
el código ASCII, en el instante que quiere. El visualizador recibe a su entrada la
información procedente de la memoria, cuya lectura se realiza mediante una uni­
dad de control constituida por un contador y un decodificador. El generador de
impulsos debe poseer una frecuencia adecuada para que un observador humano
no detecte el parpadeo del visualizador. En este caso no es necesario ningún impul­
so de transferencia aceptada desde el periférico hacia la unidad de control.
Dirección
F igu ra
de
escritu ra
7.26.—Circuito de conversión de un visualizador dinám ico en estático m ediante una
m emoria de acceso aleatorio activa de escritura y lectura simultáneas.
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
604
Com o resumen de todo lo expuesto se puede decir que las memorias de acceso
aleatorio de escritura y lectura simultáneas simplifican el proceso de transferencia
de inform ación de un procesador a un periférico de salida más lento o que necesita
una transferencia periódica com o, por ejem plo, un visualizador dinámico o un vi­
sualizador con un tubo de rayos catódicos. M ediante una memoria de este tipo se
sincronizan los sistemas digitales síncronos sin necesidad de que existan señales de
control del periférico hacia el procesador, ni de que éste esté pendiente de aquél.
La unidad de acoplamiento resulta ser un procesador digital especializado y por
ello suele recibir el nombre genérico de unidad de acoplamiento inteligente.
7.2.3.1.3.1c Memorias activas de acceso múltiple (Muitiport memories or
simultaneous access memories) Estas memorias se caracterizan porque permiten
la realización de acciones de lectura, escritura o ambas en más de una posición si­
multáneamente. Pueden ser de acceso múltiple en la lectura, en la escritura o en
ambas, y las más usuales son las de acceso doble.
Dirección de
F i g u r a 7 . 2 7 . — Símbolo
lógico norm alizado de una m em oria de acceso aleatorio activada de acceso
doble en la lectura.
Las memorias de acceso doble en la lectura se obtienen simplemente duplican­
do los seguidores de dos entradas de la figura 7.23. Las señales de control pueden
presentar diversas alternativas. Para reducir su com plejidad, estas memorias suelen
contener solamente dos decodificadores. Uno corresponde a uno de los canales de
lectura y el otro es común al canal de escritura y al otro canal de lectura.
En la figura 7.27 se representa el sím bolo lógico normalizado correspondiente
a una memoria que posee:
U N ID A D E S DE M EM ORIA
605
— « 2terminales de dirección de escritura y lectura.
— « 2terminales de dirección de lectura.
— un conjunto de señales de control.
— n ¡ terminales de entrada de información.
— «, terminales de salida (canal 1A).
— «, terminales de salida (canal 2A).
Una de las principales aplicaciones de las memorias de acceso doble en lectura
es la de formar parte de las unidades operativas de un procesador digital que per­
mite realizar operaciones con dos operandos y almacenar el resultado en la posi­
ción en la que se encuentra uno de ellos en un único ciclo del generador de impul­
sos. Esta aplicación se trata en profundidad en el tom o II dedicado a los procesa­
dores digitales y a él se remite al lector.
Las memorias de acceso doble en escritura, o en escritura y lectura simultánea­
mente presentan una complejidad adicional debido a que deben impedir la escritu­
ra simultánea en la misma posición.
Por ello estas memorias además de un conjunto de biestables adecuadamente
controlados deben poseer un circuito digital que reciba las peticiones de escritura
e impida la escritura o la lectura en una posición a través de un canal si en ese
instante se está escribiendo en dicha posición a través del otro canal.
En la figura 7.28 se representa el diagrama de bloques de una memoria de acce­
so doble en escritura y lectura que posee, por lo tanto, dos decodificadores para
poder seleccionar simultáneamente dos posiciones de la memoria. Los impulsos de
escritura se obtienen a través de un circuito digital que hace de árbitro (address
arbitration) entre los dos sistemas que tienen acceso a la memoria. Este circuito
recibe las variables de dirección y las señales de control de ambos sistemas y en
Canal
2A
F ig u r a 7 . 2 8 . — D ia g r a m a d e b lo q u e s d e u n a m e m o r ia a c t iv a d e a c c e s o a le a t o r io d o b le e n e s c r itu r a
y le c t u r a .
606
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
el caso de que ambos sistemas provoquen una operación de escritura, permite que
los impulsos correspondientes lleguen a cada uno de los decodificadores sólo si
ambas direcciones son diferentes. Por el contrario, si un sistema intenta leer o es­
cribir en una posición de la memoria en la que está realizando una escritura el
otro, se activa la señal de memoria ocupada (Busy) correspondiente en un intervalo
mínimo para indicarle que debe esperar para realizar la transferencia. Para evitar
un funcionamiento incorrecto en el caso de que ambos sistemas intenten acceder
simultáneamente a la misma posición, se puede realizar el sistema físico del árbitro
de tal manera que dé preferencia a uno de ellos.
La memoria posee además circuitos de entrada/salida independientes para cada
canal conectados a las células de memoria.
En la figura 7.29 se representa el sím bolo lógico de una memoria estática de
acceso aleatorio doble en escritura y lectura. N o se especifican las señales de con­
trol que recibe la memoria porque coinciden con las de una memoria de lectura
y escritura no simultáneas com o la de la figura 7.12 (WE, CE y OE). Además de
ellas existe una señal de «M em oria ocupada» hacia el sistema externo.
F i g u r a 7 . 2 9 . — S ím b o lo ló g i c o d e u n a m e m o r ia a c tiv a d e a c c e s o a le a t o r io d o b l e e n e s c r itu r a y
le c t u r a .
La principal aplicación de las memorias de acceso doble en lectura y escritura
es la de servir de sistema de com unicación entre dos procesadores que deban trans­
ferirse información entre ellos (figura 7.30) [INTE 86b].
7.2.3.1.3.2. Memorias pasivas Se denominan pasivas aquellas memorias en
las que existe una gran diferencia entre el tiempo de lectura y el de escritura que
es mucho mayor.
Una característica común a todas las memorias pasivas es la de que no son vo­
látiles, es decir, mantienen la inform ación aunque deje de aplicarse la tensión de
UN ID A D ES DE M EM O RIA
B a rra de dirección
607
Barra de d ire c ció n
F ig u r a 7 . 3 0 . — A p l ic a c ió n d e u n a m e m o r ia a c tiv a d e a c c e s o a le a t o r io d o b le e n e s c r itu r a y le c t u r a ,
ai a c o p la m i e n t o d e d o s p r o c e s a d o r e s d ig it a le s .
alimentación. Esta característica las hace idóneas para un conjunto de aplicaciones
com o son:
— Generadores de caracteres que son convertidores de código, com o por ejem­
plo de ASCII a 5 por 7 puntos.
— Circuitos com binacionales programables, para realizar los sistemas secuen­
ciales síncronos microprogramables.
— Memoria de instrucciones de un microcomputador o de un autómata pro­
gramable.
Las memorias pasivas, se pueden clasificar en tres grandes tipos que se indican
en la tabla 7.2 y se estudian a continuación.
M EM O R IA S
DE
A C C E S O ALEATO RIO
PASIVAS
Totalmente pasivas
[Read ionly memories (ROM)]
Pasivas program ables
[Progra moble read only memories (PROM)]
¡
Borrables con rayos ultravioleta
[Erasable programmable read only memories
(EPROM)]
Pasivas reprogramables
[Reprogrammable read only
memories (RPROM}]
Posición a posición [Electrically
erasable programmable read
only memories (EEPROM)]
T a b l a 7 , 2 . — C la s ific a c ió n de las m e m o r ia s de a c c e s o alea to rio p asivas.
Totalmente (Flash memories)
SISTEM AS EL EC TR O N IC O S D IG ITA LES
608
a) Memorias totalmente pasivas [Read only memories (ROM)].
Son aquellas memorias pasivas que nunca pueden ser escritas por el usuario.
Al colocarlas en un sistema digital sólo pueden ser leídas. La grabación o escritura
la realiza el fabricante. En general, las células de memoria están formadas por un
transistor bipolar o MOS (ver apartado 7.3.2.2) y la grabación consiste en colocarlo
o no al fabricar el circuito integrado. El tiempo de lectura tiene un cierto valor que
depende de la tecnología en que ha sido realizada la memoria.
En la figura 7.31 se representa el sím bolo lógico típico de una memoria total­
mente pasiva que posee:
— « 2 variables de dirección para seleccionar la posición de memoria cuya in­
formación aparece en los terminales de salida.
— un terminal de inhibición/desinhibición (enable) de salida que cuando se en­
cuentra en un cierto estado (el cero en la figura 7.3 1), pone en tercer estado la sa­
lida de la memoria.
— m, terminales de salida que poseen tercer estado.
Variables
de
di r e c c i ó n
n2
MEMORIA
P A S I VA
ni
-H
Terminales
de
sal i da
Inhi bición
de salida
a)
Var. de dirección
D es in hi bic ió n
F i g u r a 7 . 3 1 .—Símbolo
lógico típico de una memoria de acceso aleatorio totalmente pasiva:
a) No normalizado; b) y c ) Normalizados.
609
U N ID A D ES DE M EM ORIA
b) Memorias pasivas programables [Programmable read only memories (PROM)].
Son aquellas cuyo contenido puede ser escrito por el usuario una sola vez. En
las de uso más extendido, realizadas en tecnología TTL, la célula de memoria está
constituida por un diodo y la programación consiste en hacer pasar por él una co­
rriente excesiva que lo funde (ver apartado 7.3.2.2). El tiempo de grabación es mu­
cho mayor que el de lectura y dicha operación se realiza en un instrumento especial,
que recibe el nombre de grabador y, en general, constituye un periférico de un microcomputador desde el que recibe la inform ación a introducir en la memoria.
Esta última se coloca en un zócalo de fuerza de inserción nula y una vez grabada
se trasplanta al equipo electrónico.
La grabación se realiza a través de los mismos terminales de salida. Para grabar
un uno en un determinado bit de una posición, se selecciona ésta, se eleva la ten­
sión de alimentación al valor especificado por el fabricante (superior a los 5 V del
TTL) y se aplica una tensión, también especificada por el fabricante al terminal
de salida correspondiente.
T erm inales
de
salida/programación
F ig u r a 7 . 3 2 . — S ím b o lo ló g ic o d e u n a m e m o r ia d e a c c e s o a le a t o r io p a siv a p r o g r a m a b le .
En la figura 7.32 se representa el símbolo lógico de un módulo típico de mem o­
ria pasiva programable (PROM ) que posee tercer estado a la salida y una variable
de desinhibición EN que es el producto lógico de tres variables de entrada E l, E2
y E3.
c) Memorias pasivas reprogramables.
(RPROM)].
[Reprogrammable read only memories
Son aquellas memorias cuyo contenido puede ser escrito por el usuario varias
veces. Estas memorias han tenido una gran evolución y en la actualidad se dividen
en tres grandes clases:
610
SISTEM AS E L EC TR O N IC O S D IG ITA LES
C-l M emorias borrables con rayos ultravioleta [Erasable programmable read only
memories (EPROM)].
Estas memorias se graban mediante impulsos eléctricos cuyo nivel de tensión
es, en general, mayor que el de los normales de operación del circuito. Utilizan
en su realización transistores MOS de puerta flotante que se describen en el aparta­
do 1 3.2.2. La grabación consiste en inyectar portadores de carga en dicha puerta
mediante impulsos eléctricos. El borrado se realiza mediante rayos ultravioleta y
ha de preceder a la grabación; para ello el circuito se coloca bajo una zona trans­
parente que permite el paso de los citados rayos.
Los impulsos de grabación se deben aplicar en un determinado terminal de la
memoria. Las memorias EPROM han sido realizadas de varias formas de las que
las principales son las siguientes:
— Memoria EPROM en las que la tensión de grabación se aplica a través de
un terminal independiente (Vpp). A su vez existen dos versiones de este tipo:
— Memorias en las que el im pulso de grabación se da a través de uno de los
terminales de control de la lectura, en general, el de desinhibición [Chip enable
(CE)]. El símbolo lógico de una memoria EPROM de este tipo típica se repre­
senta en la figura 7.33. En este tipo de memoria EPROM , al igual que las que
se estudian a continuación (figuras 7.34 y 7.35) el terminal CE tiene dos m isio­
nes diferentes: a) Actuar sobre el tercer estado de la salida junto con OE; b)
Inhibir la escritura en la memoria y reducir la potencia consumida por el circui­
to integrado [Power down (PW R DW N)). Por ello este terminal tiene dos co­
nexiones al sím bolo.
— Memorias en las que el impulso de grabación se da a través de un terminal
dedicado exclusivamente a dicha acción (PGM ). En la figura 7.34 se representa
el sím bolo de una memoria EPROM de este tipo.
Para grabar una información en una posición de la memoria hay que realizar
las siguientes acciones simultáneas:
E PROM
Variables
de
d ir e c c i ó n
Term ¡nales
de
Vpp
i—O G/PWR DWN
S eñales
de
OE
c o n l rol
CE
s a l i d a / pr og ra ma ci ón
&
C
-■EN
F i g u r a 7 . 3 3 . — Símbolo lógico » una m emoria de acceso aleatorio pasiva reprogram able EPROM
con terminal independiente para la tensión de grabación ( V e impulso de grabación a través del ter­
minal de desinhibición (CE).
U N ID AD ES D E M EM O RIA
611
EP R O M
V ariables
"2
de
f,
dirección
0
2n2 .1
v nn
«1
AV
S eñales
s a l i d a / p r o g r a m ac ió n
G/PW R DWN
&
<
de
Terminales
de
-EN
co nt rol
7.34.—Símbolo lógico de una m emoria de acceso aleatorio pasiva reprogram able EPROM
con terminal independiente para la tensión de grabación ( F ) y para el impulso de grabación
(PGM ).
F ig u r a
— Poner en los terminales de dirección la correspondiente a la posición en la
que se quiere introducir la información.
— Colocar en los terminales de salida/grabación la información a grabar.
— Poner el terminal Vpp en el nivel de grabación (que según la memoria varía
de 13 a 25 V) (En algunas memorias es necesario además elevar la tensión de
alimentación por encima del valor que hay que aplicar para leerla).
— Poner la señal OE en nivel uno.
— Poner la señal CE en nivel cero.
_____
— Aplicar un impulso de una cierta duración al terminal PGM (la duración
del impulso depende del algoritmo de grabación utilizado que se estudia más
adelante).
La lectura se realiza poniendo Vpp a nivel de 5 V, OE y CE en nivel cero, y
PGM a nivel uno.
EP RO M
V ariables
de
n2
-V—
_
dir ec c ió n
A
0
" 2 n2 - t
AV
Señales
Term inales
de
s a l i d a / programación
l—O G/PWR DWN
de
control
n1
—f—
CE
O E/V dd
F i g u r a 7 . 3 5 . —Símbolo
&
■EN
lógico de una memoria de acceso aleatorio pasiva reprogram able EPROM
con terminal único de desinbibieión de salida y tensión de grabación (O E / V pp).
612
SISTEM AS EL EC TR O N IC O S D IGITALES
— Memorias EPROM en las que la tensión de grabación se aplica a través de
uno de los terminales de control (típicamente el de desinhibición desalida (output
enable) (OE en la figura 7.35).
El fabricante de una memoria EPROM define en general mediante una tabla
de funcionamiento los niveles que deben tener los distintos terminales para realizar
las diferentes operaciones posibles. La tabla depende del tipo de memoria, pero
resulta interesante analizar una de ellas típica com o la de la tabla 7.3 que corres­
ponde a una memoria com o la de la figura 7.35.
En la tabla 7.3 se supone:
— El nivel cero corresponde a 0 V.
— El nivel uno corresponde a 5 V.
— La tensión de alimentación Va. adopta un nivel Vprog (superior a 5 V) du­
rante la programación y la verificación.
Señales de control Variables de dirección
Tensión
Terminales
de
salida/programación
alimentación
Modo de operación
CE
o e /v
4t
A;
^CC
Lectura
0
0
X
X
5 V
Información
memoria
inhibición de salida
0
1
X
X
5 V
Tercer estado
Mínimo consumo (standby)
1
X
X
X
5 V
Tercer estado
Programación
0
X
X
V
y p rog .
Información
externa
Verificación
0
X
X
VP 'og-
Información
memoria
Inhibición de programación
1
X
X
Vprog
Tercer estado
0
5 V
C o d . Fabricante
1
5 V
C o d. Circuito
0
Identificación inteligente
— Fabricante
0
0
0
V»
— Dispositivo
0
V,d
T abla 7.3.—Tabla de funcionam iento de la m emoria pasiva reprogram able de la figura 7.35.
La tabla 7.3 no presenta grandes dificultades para ser comprendida por el lec­
tor pero es conveniente describir el m odo de operación «identificación inteligente»
que corresponde a la última línea. Este m odo de operación proporciona la posibili­
dad de que el sistema al que está acoplada la memoria pueda identificar su tipo,
U N ID A DES DE M EM ORIA
613
y el fabricante. Se suele utilizar para definir este m odo de operación, un determi­
nado bit de la dirección (en la tabla 7.3 es el A k) que se debe colocar a un nivel
de tensión superior a ios 5 V, que recibe la denominación de Vu (tensión de iden­
tificación). Un segundo bit (en la tabla 7.3 el A ) permite distinguir entre el códi­
go del fabricante y el código del circuito.
Este m odo de operación es interesante para facilitar el diseño de un grabador
que identifica la memoria antes de realizar la grabación y ejecuta a continuación
las acciones adecuadas al tipo identificado.
Para poder diseñar un sistema grabador de memorias EPROM es necesario co­
nocer la relación temporal que debe existir entre las distintas señales de control,
que debe ser también proporcionada por el fabricante.
En la figura 7.36 se representan los diagramas temporales de las señales de con­
trol de la memoria de la figura 7.35, correspondientes a la lectura (figura 1.36a)
y a la grabación (figura 1.36b). En la figura 1.36b se observa que el impulso de
grabación aplicado al terminal CE debe tener una determinada duración tg, ini­
ciarse un cierto tiempo de establecimiento ¿e después de que las variables de di­
rección y la información externa están estables y acabar un cierto tiempo de man­
tenimiento ím antes de que la tensión del terminal O E /V pp pase al nivel cero.
Además este último se debe producir un cierto tiempo de recuperación t, antes de
que cambie la información externa para asegurar una correcta grabación.
Para un estudio más profundo de los distintos tipos de memorias EPROM se
remite al lector a la bibliografía al final del capítulo [TEXA 89], [INTE 90],
[SEEQ 87],
La grabación de las memorias pasivas reprogramables EPROM debe realizarse
mediante un sistema digital concebido al efecto que genere las adecuadas señales
de control. Existen diversas alternativas para su realización, que se diferencian tan­
to en el sistema físico del grabador como en el algoritmo de grabación ejecutado.
En la figura 7.37 se representa el algoritmo más sencillo que consiste en intro­
ducir la información en las sucesivas posiciones_mediante la aplicación de un im­
pulso en la entrada de grabación (la PGM o la CE según el tipo de memoria) de
una duración mínima que garantice la grabación (el valor típico es de 50 ms). Fina­
lizada la grabación se compara el contenido de la memoria grabada con la infor­
mación original para comprobar que aquélla se ha realizado correctamente.
Un grabador que ejecute este algoritmo se puede realizar mediante una mem o­
ria de acceso aleatorio activa en la que se coloca la información a grabar y una
unidad de control constituida por un contador con un número de estados igual al
de posiciones.
Pero muchas posiciones de una memoria EPROM necesitan un impulso de gra­
bación de duración inferior al valor típico antes citado y, por ello, el algoritmo
de la figura 7.37 resulta poco eficiente en lo que a tiempo de grabación se refiere.
Por lo tanto, se puede realizar un grabador que ejecute un algoritmo más rápido
que se denomina «algoritmo de grabación inteligente» y se representa en la figura
7.38. En lugar de aplicar un único impulso de gran duración a cada posición, se
aplican impulsos de menor duración (valor típico de 1 ms). Después de cada impul­
so se compara el contenido de la memoria con la información a grabar y si no
coinciden se vuelve a aplicar un impulso de 1 ms. Esta acción se repite un máximo
SISTEM A S E LE C T R O N IC O S D IG IT A L E S
614
Q)
V a r ia b le s
de
di r e c e ion
J \ \ --------------
b)
F ig u r a
7.36.— Relación tem poral entre las señales aplicadas a la m em oria pasiva reprogram able
EPRO M de la figura 7.35: a) Ciclo de lectura; b) Ciclo de grabación.
UN ID AD ES DE M EM O RIA
F i g u r a 7 . 3 7 . —Algoritm o sencillo de grabación
615
de una memoria pasiva reprogram able EPROM .
de 25 veces y en el caso de que no exista coincidencia, se considera que el circuito
es defectuoso. Si la coincidencia se produce antes de que se hayan aplicado 25 im­
pulsos, se aplica un único impulso de duración igual a 3 veces el número de impul­
sos de 1 ms aplicados hasta ese instante para asegurar una correcta grabación. A
continuación se incrementa la dirección en una unidad y se repite la secuencia de
acciones. Una vez grabadas correctamente todas las posiciones se realiza una veri­
ficación del contenido de toda la memoria y si el resultado es correcto se da por
finalizada la grabación.
La todavía excesiva duración del «algoritmo de grabación inteligente» junto
con la disminución de la duración mínima de los impulsos de grabación propició
el desarrollo de un algoritmo más eficiente que recibe el nombre de «algoritmo rá-
I N IC IO
F ig u r a 7 . 3 8 . — A lg o r it m o in teligen te d e g r a b a c ió n d e u n a m em o r ia p a siva rep r o g ra m a b le E P R O M .
U N ID A D ES DE M EM ORIA
617
F ig u r a 7 .3 9 .— A lg o ritm o rá p id o de g rab ació n de u n a m em o ria pasiva rep ro g ram ab le E P R O M .
618
SISTEM AS E L E C T R O N IC O S D IGITALES
pido» (Quick-pulse programming algorithm) y que se representa en la figura 7.39.
La duración del impulso / es menor (típicamente de 100 ^s) y no es necesario apli­
car un impulso adicional para garantizar la correcta grabación.
Tanto el algoritmo de grabación inteligente com o el rápido no se pueden reali­
zar con un grabador cuya unidad de control sea un simple contador, y se necesita
un procesador que contenga un programa que ejecute alguno de los algoritmos de
las figuras 7.38 y 7.39. La solución más utilizada es un microcomputador (figura
7.40tf) que posee com o periféricos uno o más zócalos de fuerza de inserción nula
conectados por m edio de la unidad de acoplam iento adecuada a través de la cual
se aplican a la memoria EPROM situada en el zócalo los im pulsos de duración
preestablecida.
Un grabador de memorias EPROM se puede representar mediante un bloque
en el que se indican el visualizador, el teclado y el zócalo para la memoria (figura
7.406).
La utilización de un microcomputador para la realización del grabador aporta
entre otras las siguientes ventajas:
— Permite grabar diferentes memorias que necesitan señales de grabación dis­
tintas unas de otras.
Zocalo de fuerza
de inserción nula
a)
| V IS U A L IZ A D O R
TECLA D O
b)
F i g u r a 7.40.— G rabador
de memorias pasivas reprogram ables EPROM : a) Diagram a de bloques;
b) Bloque funcional.
619
U N ID A D ES DE M EM O R IA
lín ea
F igu ra
de
com u n icación
serie
R S -232
7.41.—G rabador de memorias pasivas reprogram ables EPROM conectado a un
m icrocom putador de desarrollo.
— Permite la grabación de varias memorias en paralelo (utilizando varios zó­
calos).
— Mediante la dotación de una unidad de comunicación permite grabar la me­
moria EPROM a partir de la información procedente de otro computador que, en
general, es un sistema de desarrollo de programas para un determinado micropro­
cesador (figura 7.41). En la figura 7.42 se representa un grabador comercial que
posee todas las características citadas.
La principal aplicación de las memorias EPROM es la de contener las instruc­
ciones de un microcomputador cuyo diagrama de bloques se representa en la figu­
ra 7.43.
F I g u r A 7 .4 2 .— G r a b a d o r de m e m o ria s p a sivas re p ro g ra m ab le s E P R O M
S .A .).
(C o rte sía de P ro m a x ,
620
F ig u r a
SISTEM AS E L EC TR O N IC O S D IG ITA LES
7,43.—Aplicación de las m em orias pasivas reprogram ables EPRO M al alm acenam iento de
las instrucciones de un m icrocom puíador.
C-2) Memorias pasivas reprogramables borrables eléctricamente [Electrically erasable programmable read only memories (EEPROM )].
Las memorias reprogramables borrables mediante rayos ultravioleta estudiadas
en el apartado anterior, presentan la característica de que no puede modificarse
la información contenida en ellas mientras están colocadas en el circuito que las
utiliza.
Pero existen aplicaciones en las que dicha m odificación resulta muy interesan­
te. Por ello los fabricantes de circuitos integrados desarrollaron transistores MOS
de puerta flotante que permiten su borrado mediante señales eléctricas. Esto dio
lugar a las memorias borrables eléctricamente que se describen físicamente en el
apartado 7.3.2.2.
Para realizar la grabación y el borrado de las memorias EEPROM es necesario
aplicar a los transistores de puerta aislada impulsos de tensión superior a los que
se aplican para leerlas (típicamente 20 V en el primer caso y 5 V en el segundo).
Por ello las memorias EEPROM se pueden realizar de dos maneras que han dado
lugar a otras tantas versiones:
— Memorias EEPROM que poseen un terminal para aplicar los impulsos de
grabado ( Vpp).
Su diagrama de bloques se representa en la figura 7.44. Además de los termina­
les de control CE y OE la memoria posee un terminal Vpp. Durante la lectura,
Vpp se ha de alimentar a 5 V pero durante la escritura o el borrado se ha de ali-
UN ID AD ES D E M EM O RIA
V ar ia bl es
de
E E PROM
di rec ci ón
WE
2IV
MUX
Vpp
n
5V
CE
621
G/PWR DWN
í
Termina l es
de
en trad a/salid a
■EN
OE
F ig u r a
7.44.—Símbolo lógico de una memoria pasiva reprogram able EEPROM con terminal de
impulsos de grabación (K ).
mentar a 21 V. Por ello es necesario colocar un circuito conmutador analógico ex­
terno (figura 7.44). Las primeras memorias EEPROM corresponden a esta versión,
Al lector interesado en estudiarlas con mayor detalle se le remite a la bibliografía
[INTE 81],
— Memorias EEPROM con una única tensión de alimentación y generación
interna de las tensiones de alimentación. Su diagrama de bloques se representa en
la figura 7.45a. En él se incluye además del conjunto de células, un multiplexor
analógico y un convertidor de 5 V a los 21 V que necesita la memoria para su bo­
rrado o escritura. Se obtiene así el sím bolo lógico de la figura 7.456 que correspon­
de a una memoria EEPROM que se alimenta a 5 V [INTE 86] [SEEQ 87],
Estas memorias suelen presentar además un m odo de operación de borrado de
toda la memoria, que se obtiene aplicando a la señal de control OE una tensión
superior a 5 V (especificada por el fabricante) y al mismo tiempo un nivel activo
a la señal WE durante el tiempo adecuado.
Las memorias EEPROM utilizan dos transistores por bit en lugar de uno solo
de las EPROM (ver apartado 7.3.2.2). Por ello no se han utilizado en general para
almacenar las instrucciones de un procesador sino aquellos datos (por ejemplo, ta­
blas) que se necesita modificar en algún momento de la ejecución del proceso. Por
lo tanto, la memoria EEPROM de la figura 7.45 puede constituir una parte de la
memoria de un procesador y conectarse a él mediante el circuito de la figura 7.46,
que utiliza un biestable R-S formado por las puertas NO-Y (N A N D ) NI y N2 que
permite al procesador poner la memoria en estado de escritura o borrado (WE
= 0) o de lectura (WE = 1). Para realizar el borrado o la grabación de una
posición es necesario seleccionar la posición y poner CE en estado cero. La selec­
ción de borrado o grabación se realiza mediante la señal OE. Si se pone a nivel
uno, la barra de datos se pone en tercer estado y se lleva a cabo el borrado; si
por el contrario OE está en nivel cero, se introduce en la posición de memoria la
información situada en la barra de datos.
622
SISTEM AS EL EC TR O N IC O S D IG ITA LES
Variables
a)
E E PR OM
0
2n2-l
Variables
de
dirección
T erm inales
WE
AV
de
e n t r a d a / s a l ida
G /P W R DWN
CE
OE
&
--E N
b)
F i g u r a 7 . 4 5 . — M e m o r ia p a s iv a r e p r o g r a m a b le EEPRO M c o n t e n s ió n d e a lim e n t a c ió n ú n ic a :
a ) D ia g r a m a d e b lo q u e s ; b ) S ím b o lo ló g i c o .
Para realizar la grabación o borrado es necesario que la señal WE permanezca en
nivel cero un cierto tiempo (de! orden de algunos milisegundos). Para ello el proce­
sador ha de ejecutar una rutina de grabación/borrado com o la de la figura 7.47.
Para evitar la necesidad de utilizar la rutina de la figura 7.47, se desarrollaron
las memorias EEPROM cuyo circuito se representa en la figura 1.48a que coincide
con la figura 7.45» con la única diferencia de poseer un temporizador de escritura
cuya salida se activa (pasa a nivel uno) durante un cierto tiempo a partir del instan­
te en que se aplica un nivel cero a la entrada WE [INTE 86]. Durante el intervalo
de temporización se pone a cero la señal «Grabación realizada» (Ready) y su paso
U N ID AD ES DE M EM O RIA
F ig u r a
623
7.46.—Circuito de conexión de la memoria pasiva reprogram able EEPROM de la figura
7.45 a un procesador digilal.
R U T IN A
DE
BO R R A D O /G R A B A C IO N
SELECC IO N A
)
DIRECCION
PO NER CE = 0 y OE =1
ACTIVA R WÉ
G R A B A C IO N
PONER INF ORMACION
EN
BARRA DE DATOS
POh JE R
BARRA
)E DATOS
EN T E R C E R ESTADO
(
F ig u r a
f"1 )
7.47.—Algoritm o de grabación de la memoria de acceso aleatorio pasiva reprogram able
EEPROM de la figura 7.45.
624
SISTEM AS EL EC TR O N IC O S D IG ITA LES
al nivel uno indica al procesador la realización de la grabación. La señal de graba­
ción realizada puede parar al procesador o bien interrumpirlo (ver torno II). En la
figura 7.486 se representa el sím bolo lógico de una memoria EEPROM con tem ­
porizador de grabación incorporado y en la figura 7.49 su acoplam iento a un pro­
cesador digital.
Tal com o se indicó anteriormente, la principal aplicación de las memorias
EEPROM es la de formar parte, junto con las memorias activas (RAM ) y pasivas
EPROM , de la memoria de un m icrocom putador, para almacenar tablas modificables por el propio sistema.
*-
Term inales
de
e n lra d a / salid a
Variables
n2
dirección
WE
EE PROM
A
A
0
—
—
2n2 - I
-------------------------------------- c
Terminales
Grabación realizada (R e a d y )
A7
G/PWR DWN
------------- rL o
CE
OE -------------------------------------c
de
enlrada /salida
&
•EN
b)
F i g u r a 7.48. —Memoria
pasiva reprogram able EEPRO M con tem porizador de escritura
incorporado: ¿7) Diagram a de bloques; b) Símbolo lógico.
U N I D A D E S DE M E M O R I A
Barra
de
625
EEPROM
n2
d irección
0
2 n2-l
WE
Gra ba ció n
M IC R O P R O C E S A D O R
realizada
(Ready)
CE.
G /P W R DWN
&
OE
Barra
de
--E N
dalos
F ig u r a 7 . 4 9 . — C o n e x ió n d e la m e m o r ia p a s iv a r e p r o g r a m a b le d e la f ig u r a 7 .4 8
a u n m ic r o p r o c e s a d o r .
En muchas ocasiones esas tablas se transmiten desde un computador principal
y, por ello, en ese caso el microcomputador posee un diagrama de bloques com o
el de la figura 7.50, en el que uno de los periféricos es un MODEM, a través del
cual el microprocesador recibe la nueva inform ación a grabar en la memoria
EEPROM.
En el microcomputador de la figura 7.50 la memoria pasiva reprogramable
EEPROM se conecta al m icroprocesador a través de las mism as barras (buses) que
la memoria activa (RAM ) y la memoria pasiva reprogramable EPROM. Esta arqui­
tectura es adecuada cuando el microcomputador se implementa mediante circuitos
integrados independientes, cada uno de los cuales contiene el microprocesador, la
memoria activa (RAM ), la memoria pasiva reprogramable EPROM y la memoria
DATOS
Y
RESULTADOS
F igu ra
PROGRAMA
TABLAS
7.50.—Aplicación de las mem orias pasivas reprogram ables EEPRO M al alm acenam iento de
la b ia s .
626
SISTEM A S ELECTR O N IC O S D IG ITA LES
pasiva reprogramable EEPROM. Pero en numerosas aplicaciones, com o por ejem ­
plo la realización de sistem as electrónicos de control de m uchos productos indus­
triales (robots, televisores, equipos de com unicaciones, etc.) se utiliza un microcomputador integrado o microcontrolador, que es un circuito integrado de muy
gran escala de integración que contiene en su interior el microprocesador, la m em o­
ria activa y la memoria pasiva reprogramable EPROM. En determinados casos es
necesario además, utilizar una memoria pasiva reprogramable EEPROM situada en
un circuito integrado externo para almacenar resultados o datos que puedan ser m o­
dificados en cualquier instante y que no desaparezcan al dejar de aplicarse tensión
al circuito. Para poder dedicar el m áximo número posible de terminales del circuito
integrado microcontrolador a la conexión de los periféricos de entrada y salida, la
solución más adecuada es aquel la que minim iza el número de terminales necesarios
para escribir y leer el contenido de la memoria pasiva reprogramable EEPROM. Por
esta razón algunos fabricantes de circuitos integrados han desarrollado memorias
de acceso aleatorio EEPROM cuya lectura y escritura se realiza a través de un canal
o barra (bus) de com unicación serie (por ello reciben la denom inación en inglés de
«Serial EEPROM») tal como se indica en la figura 7 .5 1. En la figura 7.52 se repre­
senta el diagrama de bloques de una memoria de este tipo, que denominamos
EEPROM serie. En ella se observa que además del bloque de memoria propiamente
dicho, posee un procesador de com unicaciones que se encarga de gestionar la trans­
ferencia de información entre la memoria y el microcontrolador externo. El proce­
sador de com unicaciones recibe en serie, procedente de! microcontrolador, el có­
digo de la operación que debe ejecutar así como la dirección de la memoria sobre la
que debe realizar las acciones correspondientes, y además en el caso de una opera­
ción de escritura recibe también en serie la información que se debe memorizar. A
continuación genera todas las señales necesarias para escribir en una posición de la
EEPROM durante una operación de escritura y para leer su contenido durante una
F ig u r a 7 .5 1 .— Conexión de un m icrocontrolador y de ona m em oria EEPROM de lectura y
escritura en serie.
U N ID A DES DE M EM ORIA
627
i.
F i g u r a 7 .5 2 . — Diagram a de bloques de una mem oria EEPROM de lectura y escritura en serie.
operación de lectura. Existen muchas formas de realizar una memoria EEPROM se­
rie que se diferencian tanto por las operaciones que se pueden ejecutar con ella
como por la forma de implementar el canal de com unicación serie. En la figura 7.53
se representa una solución típica (registrada mediante la marca «M icrowire» por
National Sem iconductor Incorporated) en la cual la memoria EEPROM serie posee
una entrada de inhibición [en inglés «Chip Select» (C S)], una entrada de impulsos
de transmisión serie [en inglés «Clock» (CLK.)], una entrada de datos [en inglés
«Data Input» (DI)] y una salida de datos [en inglés «Data Output» (DO)] que ade­
más se utiliza com o señal de grabación realizada en una operación de escritura [en
inglés «Ready/Busy» (R D Y /B SY )]. El microcontrolador genera o lee las señales
antes indicadas a través de un puerto de entrada/salida en paralelo. En la figura 7.54
se representa la relación temporal entre las diferentes señales de los terminales de
C S = S e l e c c i ó n d e circuito (C h ip S e l e c t )
CLK = Im p u lso s d e tra n sm isió n serie
D1 = E n t r a d a d e d a t o ( D a t a I n p u t)
DO = S a l i d a d e d a t o / e s t a d o ( D a t a O u t p u t )
F i g u r a 7.53.— Ejemplo de conexión de una EEPROM serie a un microcontrolador.
C LK
CS
DI
j^ x r x m
Código d e operación
DO
T ercer estado
D ir ec c ió n d e l e c t u ra
1
Bit d e
■^^inicio^
o
c
n
in fo r m a c i ó n leí da
_n_n_rLm^riji_n_rui_n_ri j u
M
CLK
CS
DI
r^zxzy^ix: r r r rn
Código de operación
DO
L
Dirección de escritura
Tercer estado
Información a escribir
Ciclo de escritura
en memoria
l Fin d e l ciclo,
, ü e e s c r i tu r a .
(b)
F i g u r a 7 .5 4 .— D ia g r a m a d e s e c u e n c i a d e la s s e ñ a le s d e u n a m e m o r ia E E P R O M : a ) c ic lo d e le c t u r a ; b ) c i c lo d e e s c r it u r a .
U N ID AD ES D E M EM ORIA
629
la memoria en una operación de escritura y en una operación de lectura. Los impul­
sos de transmisión se aplican de forma continuada al procesador de com unicacio­
nes de la memoria pero éste no realiza acción alguna hasta que recibe un flanco de
subida en CLK al mismo tiempo que CS y DI se encuentran en nivel uno. A partir de
ese instante el microcontrolador envía al procesador de com unicaciones de la m e­
moria, a través de DI, el código de operación bit a bit en sucesivos flancos de los
impulsos de transmisión, seguido de la dirección de memoria si se trata de una ope­
ración de lectura o de escritura. Durante ese tiempo el terminal DO permanece en
tercer estado. A continuación, en el caso de una lectura (figura 7.54o), el procesa­
dor de com unicaciones coloca en el terminal de salida DO, durante sucesivos ciclos
de los impulsos de transmisión, los bits de la posición de memoria seleccionada
para que sean leídos por el microcontrolador. El terminal DO se pone a cero durante
el ciclo que precede a la transmisión de la información leída). Por el contrario en el
caso de una escritura (figura 7.54¿>) el procesador de com unicaciones lee a través de
DI los bits a memorizar y, una vez recibido el último, coloca el terminal DO en es­
tado cero mientras ejecuta la operación de escritura para indicar al microcontrola­
dor que está ocupado (en inglés «B usy») y que no puede recibir una nueva orden de
operación. Finalizada la operación de escritura, el procesador de com unicaciones
pone a uno el terminal DO durante un ciclo de los impulsos de transmisión, pava in­
dicarle al microcontrolador que ya esta preparado (en inglés «Ready») para recibir
una nueva orden de operación.
C-3) Memorias borrables eléctricamente en su totalidad (Flash memories).
La característica de las memorias EEPROM indicada en el apartado anterior,
de poseer una densidad mucho menor que las EPROM , que impidió su utilización
generalizada com o memoria de programa, limitó su campo de aplicación.
Por otra parte, el progreso de la microelectrónica propició el desarrollo de sis­
temas de control distribuido constituidos por un conjunto de microcomputadores
conectados en red que cooperan en la realización de una tarea compleja. Esto trajo
consigo el interés de disponer de microcomputadores cuyo programa pueda ser
modificado periódicamente, lo que no permite que la memoria utilizada sea del
tipo EPROM.
Todo ello m otivó el interés de los fabricantes por el desarrollo de memorias pa­
sivas borrables eléctricamente que poseyesen la misma densidad que las EPROM.
Ello dio lugar al desarrollo de las memorias tipo flash (Flash memories) [INTE 90]
que son memorias borrables eléctricam ente solamente en su totalidad o por bloques
(en el apartado 7.3.2.2 se analiza la célula básica de las memorias FLASH).
En la figura 7.55 se representa el sím bolo lógico típico de una memoria Flash
que es similar al de las memorias EPROM estudiadas anteriormente y en la figura
7.56 su diagrama de bloques sim plificado. En este diagrama se observa que la me­
moria FLASH posee, además de las células y el circuito generador de las señales
de grabación y borrado, un conjunto de elementos que tienen com o finalidad redu­
cir al mínimo las señales externas de control y facilitar el acoplamiento a un microprocesador.
Los principales elem entos representados en la figura 7.56 son:
630
SISTEM A S E L EC TR O N IC O S D IG ITA LES
Terminales
^
de
entrada/salida
F ig u r a 7 .5 5 . —Símbolo lógico de una m em oria pasiva reprogram able FLASH.
a) Una unidad de control que a partir de los impulsos de escritura (WE) y la señal
de desinhibición de grabación y lectura (CE) genera las señales de control necesa­
rias para los demás elementos.
b) Un registro de direcciones que memoriza temporalmente la dirección durante
los procesos de grabación y lectura.
c) Un registro de datos que memoriza temporalmente la información que se ha de
grabar en una posición de la memoria.
F i g u r a 7.56. — Diagrama de bloques simplificado de una memoria pasiva reprogramable FLASH.
631
UNID A DES DE M EM ORIA
d) Un registro de órdenes que memoriza en el instante adecuado la combinación
procedente de la barra de datos que indica a la unidad de control el proceso que
ha de realizar. Las órdenes típicas son:
— Lectura de la memoria (Read memory).
— Lectura del código del tipo de memoria y del fabricante (Intelligent identifier).
— Activación del borrado y acción de borrar (Set-up E rase/Erase).
Se realiza en dos ciclos sucesivos de la señal de escritura (WE) para evitar bo­
rrados accidentales.
— Verificación del borrado (Erase-verify). Tiene com o misión verificar que se
han borrado todas las posiciones de la memoria.
— Activación del grabado y acción de grabar (Set-up Program/Program).
Se realiza en dos ciclos de la señal WE. En el primero se introduce en el registro
de órdenes la correspondiente al grabado o programación de la memoria y en
el segundo se memoriza la dirección y datos a grabar.
— Verificación de la programación (Program-Verify).
Se utiliza para comprobar el resultado de la acción de grabar anteriormente
descrita y se debe introducir en el registro de órdenes después de realizar
aquélla.
—Reinicialización.
Esta orden tiene com o misión la de interrumpir las secuencias de órdenes de
borrado o grabación ejecutadas mediante las órdenes correspondientes.
Para un estudio más detallado de las memorias FLASH y su acoplamiento
a los microprocesadores se remite al lector a la información de los fabricantes
[INTE 90], [SEEQ 87].
DATO S Y
RESU LTA D O S
PROGRAMA DE
CARGA D E LA
M EM O RIA FLA SH
PROGRAMA
D E CONTROL
F i g u r a 7.57.— Aplicación de las m em orias pasivas reprogram ables FLASH al alm acenam iento de
program as en un sistema de control distribuido.
632
SISTEM AS E L EC TR O N IC O S D IG ITA LES
En la figura 7.57 se representa una aplicación típica de las memorias FLASH,
que está constituida por un microcomputador dedicado al control de un determi­
nado proceso cuyo programa puede ser cambiado a distancia. Para ello la mem o­
ria del microcomputador está dividida en tres partes:
— Una memoria activa (RAM) en la cual se almacenan datos y resultados.
— Una memoria pasiva reprogramable FLASH que contiene el programa de
control del microcomputador que se desea cambiar en determinados instantes.
— Una memoria pasiva reprogramable EPROM (también puede ser FLASH)
que contiene un programa que dialoga con un computador remoto a través de un
modem y permite borrar y regrabar el programa contenido en la otra memoria re­
programable.
Un microcomputador con estas características está especialmente orientado al
control de procesos en los que se pueden producir situaciones que implican la nece­
sidad del cambio de los algoritmos de control. Un ejemplo típico es el control del
tráfico urbano mediante una red de microcomputadores.
7.2.3.1.4. Diseño de unidades de memoria de aeeeso aleatorio con bloques
funcionales. Las memorias de acceso aleatorio de los diversos tipos estudiados en
los apartados anteriores se realizan com o bloques funcionales en circuito integrado
de una cierta capacidad en las diversas tecnologías. Las unidades de memoria de
acceso aleatorio se diseñan mediante el acoplamiento adecuado de los bloques fun­
cionales.
A continuación se estudia la form a de acoplar los bloques funcionales para ob­
tener una unidad de memoria. Se supone un bloque funcional com o el representa­
do en la figura 7.58 que constituye una memoria de acceso aleatorio activa, estáti-
Variables
I m p u ls o
de d i r e c c i ó n
de
escritura
__
CE
Desinhibicidn
OE
de
s a lid a
A
—
0
' 2 " 2 -l
WÉ
Desinhibicidn escritura/lectura
_
R A M
n2
____ C G2
c
&
■EN3
E7
2.AJD/2.A.1.3V
F i g u r a 7 .5 8 .— S ím b o lo ló g i c o d e u n a m e m o r i a d e a c c e s o a le a t o r io a c t i v a , e s t á t i c a y d e e s c r i t u r a y
le c t u r a n o s i m u lt á n e a s , c o n t e r m i n a le s d e e n t r a d a y s a lid a c o m u n e s .
U N ID A DES DE M EM O RIA
633
ca y de escritura y lectura no sim ultáneas, con terminales de entrada y salida
com unes. Esta memoria posee 2”2 posiciones de »¡ bits en cada posición.
La forma de conectar los bloques funcionales depende de la relación que existe
entre el número de posiciones y el número de bits de cada posición de la unidad
de memoria que se desea obtener y los respectivos del bloque funcional utilizado.
A continuación se analizan los diferentes casos.
<7 ) Elevación del número de bits de cada posición.
Se supone que el número de posiciones del bloque funcional y de la unidad de
memoria coinciden, pero que el número de bits de cada posición de esta última
es superior al de aquél.
En la figura 7.59 se representa el esquema obtenido. El número de bloques fun­
cionales necesarios n' es igual al cociente entre el número
de bits de cada po­
sición de la unidad de memoria y el correspondiente r de cada bloque funcional.
Las variables de dirección y las de control WE, CE y OE son comunes a todos los
bloques funcionales y los terminales de entrada y salida se disponen en paralelo.
Si la cargabilidad de salida (fan-out) (medida en unidades de intensidad de corrien­
te en ambos estados lógicos) del sistema que proporciona las variables de dirección
y las señales de control es inferior a la del conjunto de bloques funcionales unidos,
es necesario el acoplamiento a través de circuitos amplificadores disponibles tam­
bién com o bloques funcionales en circuito integrado.
b) Elevación del número de posiciones.
Se supone que el número de bits de cada posición del bloque funcional y de
la unidad de memoria coinciden y que, por el contrario, el número de posiciones
de esta última es superior al de aquél. El esquema correspondiente se representa
en la figura 7.60.
El número de bloques necesarios es igual al cociente entre el número total de
posiciones de la unidad de memoria m y el número de posiciones del bloque fun­
cional 2"\ En general, m es una potencia de 2, es decir, m — 2". Por lo tanto, re­
sulta:
2"i
2"i
Para direccionar la unidad de memoria se necesitan /; bits tal que 77 = n2 + n \ .
Los /7 7 bits m enos significativos se conectan a todos los bloques funcionales y las
salidas y entradas de éstos se unen respectivamente entre sí formando una barra
de información. En cada instante un solo bloque funcional puede enviar informa­
ción a la barra en una operación de lectura o recibir la colocada en ella por un
sistema externo en una operación de escritura. Por ello las n \ variables más sig­
nificativas de la dirección se conectan a un decodificador de uno entre 2"’¡ que
posee 2’b variables de salida de las cuales sólo una está activada simultáneamen­
te, la correspondiente a la combinación de las n ’2 variables presente a la entrada.
Cada salida de este decodificador se conecta a la señal de control CE de cada blo-
634
SISTEM A S E L E C T R O N IC O S D IG IT A L E S
Term ¡nales
de
entrada/ salida
F ig u r a 7 .5 9 .— U n id a d de m e m o ria de a cce so a le a to rio a ctiva de 2"- p o sicio n e s de n \ b its re a liz a d a
con « ’ bloques id é n tico s al de la fig u ra 7.58.
que funcional. Para poder inhibir la operación de la unidad de memoria en su to­
talidad es necesario que el decodificador posea una entrada de inhibición cuya acti­
vación desactive todas las 2'L variables de salida, independientemente de la com ­
binación presente en sus entradas.
Las señales «Impulso de escritura» (WE) y «Desinhibición de salida» (OE)
son comunes a todos los bloques funcionales. Al igual que en el apartado anterior,
si la cargabilidad de salida (fan-out) del circuito que proporciona las señales OE
y WE y las r¡2 variables de dirección menos significativas de la dirección, no es
635
U N ID A D E S D E M E M O R IA
BLOQUE 1
Figura 7.60.— U n id a d de m e m o ria de acceso a le a to rio a ctiv a de n p o sicio n e s de n¡ bits re a liz a d a
con 2"'i b loq u es id é n tico s al de la fig u r a 7.58.
suficiente para realizar la conexión directamente, ésta se efectúa a través de amplifi­
cadores disponibles en circuito integrado.
c) Elevación del número de bits de cada posición y del número de posiciones.
Se presenta este caso cuando se desea realizar una unidad de memoria con un
número de bits en cada posición y un número de posiciones superior a los del blo­
que funcional utilizado.
636
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
--------
8
W E -------------------------
RAM
( 2 5 6 x 4 !
A -2 -
Cl
255
G 2
C E
ÓE
&
EN3
2 .A .1 0 2 A T 3 V
4
F Ig u r A 7 .61.— M e m o ria de a cce so a le a to rio a ctiv a e stá tica de e s c r it u r a y le c tu ra no sim u ltá n e a s de
256 X 4.
Este caso es una com binación de los dos que se acaban estudiar y se analiza
mediante un ejemplo práctico.
Ejemplo 7.1: Diseñar una unidad de memoria de acceso de aleatorio de 1 k 8
con un bloque funcional de 256 posiciones de 4 bits (1 k bit) cada una representa­
do en la figura 7.61. Se recomienda al lector que antes de estudiar la solución ex­
puesta a continuación, intente resolver por sí mismo el problema una vez que haya
estudiado y comprendido los apartados a) y b) de párrafos anteriores.
Dado que el número de bits de la unidad de memoria a diseñar es ocho y los
del bloque funcional son cuatro, se necesitan dos bloques funcionales con sus ter­
minales de entrada-salida en paralelo. Se obtienen así 256 posiciones de 8 bits cada
una. Para lograr 1024 posiciones se han de utilizar por lo tanto 1024/256 = 4 blo­
ques de 256 X 8 tal com o se observa en la figura 7.62. Para seleccionar 1024 posi­
ciones se necesitan 10 bits (2 10 = 1 0 2 4 ). Los ocho m enos significativos (An a A 7)
se conectan a todos los bloques funcionales y los otros dos a un decodificador de
uno entre cuatro, cuyas salidas se conectan a los terminales de desinhibición de es­
critura/lectura (CE) de cada grupo de 256 posiciones de 8 bits constituido por dos
bloques funcionales.
Los principios que se acaban de estudiar para la realización de unidades de me­
moria de acceso aleatorio con bloques funcionales son válidos tanto para las me­
morias activas (de escritura y lectura) com o para las pasivas, y son de gran aplica­
ción en las síntesis de la memoria de datos e instrucciones de los sistemas digitales
programables.
7.2.3.2
Memorias de acceso serie. Son aquellas en las que el tiempo que tar­
da en leerse o en grabarse una posición depende de su situación física en el interior
de la memoria. Para introducir inform ación en una posición hay que hacerla pasar
Barra
de
entrada/salida
F Ig u r A 7 .6 2 .— U n id a d de m e m o ria de l k 8 re a liz a d a con el b loq u e de la fig u ra 7 .61.
638
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Salida
de
Entrada
de
Información
Información
Ordenes
de
desplazamiento
Figura 7 .63.— D ia g ra m a de b loq u es de u n a m em oria de a cce so se rie.
por todas las que la preceden a partir de los terminales de entrada. D e forma simi­
lar, para leer el contenido de una posición hay que hacer pasar su información por
todas las que la siguen hasta alcanzar los terminales de salida. De todo lo expuesto
se deduce la denom inación de acceso serie dada a estas memorias cuyo diagrama
de bloques se representa en la figura 7.63.
La inform ación se puede organizar de dos formas principales en las memorias
de acceso serie.
a) Organización en serie bit a bit.
En esta organización se colocan en serie las posiciones y los bits de cada posi­
ción. El diagrama de bloques de una memoria de este tipo es el representado en
la figura 7.64. La memoria posee un terminal único de entrada y otro de salida
(el uno se indica de forma explícita para mayor claridad). La memoria posee ade­
más uno o más terminales a los cuales se aplican las órdenes de lectura o escritura
y que realizan el desplazam iento de la inform ación en el interior de la memoria,
por lo que las denominamos órdenes de desplazamiento. En la figura 7.65 se repre­
senta la forma en que se dispone la inform ación en una memoria de 2"- p o sicio­
nes de «| bits cada una organizada en serie bit a bit. El número total de bits de
la memoria 2
desplazamiento
F i g u r a 7 .6 4 .— D i a g r a m a d e b l o q u e s d e u n a m e m o r i a d e a c c e s o s e r i e o r g a n i z a d a b i t a b it .
639
U N ID A D E S D E M E M O R IA
Posición 1
Bit
Entrada
i
F igura
------
Posición
Bi t
Bi t
ni
1
------
Posición
2
Bit
Bi t
ni
1
------
2°2
Bi t
Salida
ni
7.65.—Organización de la inform ación en una m em oria de acceso serie bit a bit.
b) Organización en serie posición a posición.
En esta organización se colocan en serie las posiciones y los bits de cada posi­
ción se colocan en paralelo. Por lo tanto, si cada posición posee
bits, una me­
moria serie organizada de esta forma tiene un diagrama de bloques como el indi­
cado en la figura 7.66, es decir, está constituida por /?, memorias serie de un único
terminal de entrada y otro de salida colocadas en paralelo, con los terminales de
órdenes de desplazamiento comunes a todas. En general, el diagrama de bloques
de la figura 7.66 se suele representar mediante un bloque único, que es el indicado
en la figura 7.67 en el que se indica que la entrada y la salida de información posee
n¡ terminales en paralelo.
Entrada
Salida
de
de
Información
Información
Ordenes
de
desplazamiento
F i g u r a 7 .6 6 . — D ia g r a m a de b lo q u es de una m em oria de a c ce so serie con las p o sic io n e s
o r g a n iz a d a s en p a ra lelo .
640
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Entrada
Salida
MEMORIA
de
de
Información
SER IE
Inf ormaci ón
Ordenes
de
desplazamiento
F i g u r a 7.67. — D iagram a de bloques sim plificado de una m em oria de acceso serie con posiciones
organizadas en paralelo.
En la figura 7.68 se representa la forma en que se dispone la inform ación en
una memoria de 2“>posiciones de /?, bits cada una, organizada en serie posición a
posición. Se observa que esta unidad de memoria está contituida por n , m em o­
rias de 2"> posiciones de un bit cada una.
Las memorias de acceso serie se pueden clasificar a su vez en tres clases distin­
tas, que se diferencian por la acción que ejercen las órdenes de lectura y escritura
externas sobre el desplazamiento de la inform ación en el interior de la memoria.
Estudiaremos seguidamente las características y aplicaciones de cada una de estas
clases.
7.2 .3.2.1
Registros de desplazam iento. Son memorias de acceso serie en las
que cada orden externa de escritura o lectura desplaza la inform ación una posición
en el interior de la memoria. La orden externa de desplazamiento está constituida
por los impulsos de un generador. Si la memoria está organizada en serie posición
a posición, para que la inform ación de una posición aparezca en la salida es nece­
sario aplicar al registro tantos impulsos com o posiciones existen entre ella y la sa­
lida.
---------------------------
Bi t
Bit
Bi t
1
1
Bit
Bit
Bi t
2
2
2
1
1
1
1
I
!
1
1
I
1
1
1
1
1
1
BU
Bi t
BU
nl
"1
ni
i
I
F Ig u r A 7 .68. — Organización de la inform ación en una m em oria de acceso serie con posiciones en
paralelo.
641
U N ID A D E S D E M E M O R IA
Con los registros de desplazamiento se pueden realizar memorias tanto de acce­
so directo com o de acceso secuencial.
Los registros de desplazamiento se clasifican en dos clases, de acuerdo con las
características de frecuencia de los impulsos de desplazamiento:
a)
Registros de desplazamiento estáticos. Son aquellos en los que los impulsos
de desplazamiento pueden anularse por tiempo indefinido. La información queda
almacenada en las diferentes posiciones de la memoria a las que fue llevada por
el último impulso de desplazamiento aplicado.
Estos registros están constituidos por biestables síncronos activados por flancos
conectados en serie, es decir, la entrada de uno está conectada a la salida del anteterior y así sucesivamente. Su diagrama de bloques es el representado en la figura
7.69.
REGISTRO
Entrada
DE
de
Información
DESPLAZAMIENTO
Salida
-
de
Información
ESTATICO
Impulsos
de
desplazamiento
Figura 7.69.— Diagram a de bloques de un registro de desplazam iento estático.
En el apartado 6.3.5 .4 .4 se realiza un estudio detallado de los registros de des­
plazamiento estáticos y sus aplicaciones.
Como ampliación a lo allí expuesto se puede indicar que estos registros se utili­
zan, junto con otros circuitos digitales, para facilitar el intercambio de informa­
ción entre varios procesadores o entre un procesador y sus periféricos. En la m ayo­
ría de los casos los procesadores trabajan con un cierto número n de bits en
paralelo y por el contrario el intercambio de inform ación entre procesadores situa­
dos a una cierta distancia se realiza en serie bit a bit. Por otra parte, la comunica­
ción entre procesadores independientes precisa una sincronización a través del esta­
blecimiento de un protocolo.
Por todo ello se crea el concepto de procesador de comunicaciones que, en ge­
neral, se divide en dos partes: una dedicada a la transmisión y otra a la recepción,
tal com o se representa esquemáticamente en la figura 7.70. El elem ento básico dei
transmisor es un registro de desplazamiento estático de entrada en paralelo y salida
serie, y el del receptor un registro de desplazamiento estático de entrada serie y
salida paralelo.
b)
Registros de desplazamiento dinámicos. Son aquellos en los que los impul­
sos de desplazamiento no pueden anularse por tiempo indefinido porque en este
caso desaparece la información contenida en su interior. Se han realizado estos re-
642
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
A oíros
procesadores
F Ig u r A 7 .70.— A p lic a c ió n de los reg istro s de d e sp la z a m ie n to está tico s en la r e a liz a c ió n de un
p ro ce s a d o r de c o m u n ic a c io n e s.
gistros especialmente en" tecnologías MOS y, al igual que las memorias de acceso
aleatorio activas dinámicas, están form ados por células básicas de memoria que al­
macenan la información en forma de carga del condensador existente entre la
puerta y el surtidor de un transistor MOS. En el apartado 7.3.3 se describen algu­
nos circuitos de registros de desplazamiento dinámicos.
La sencillez de las células básicas utilizadas en este registro ha permitido su rea­
lización com o bloques funcionales en circuitos integrados de gran escala de inte­
gración en una época (década de 1960) en la que todavía no existían las memorias
de acceso aleatorio activas estáticas o dinámicas. Por ello han sido utilizadas ex­
tensamente com o memorias de acceso directo en la realización de procesadores di­
gitales que reciben y entregan inform ación en serie com o son las calculadoras de
bolsillo o sobremesa. Aunque esta aplicación ha dejado de tener interés práctico
debido al desarrollo de las memorias de acceso aleatorio activas, su estudio tiene
un gran interés didáctico, dadas las características de operación de los circuitos que
utilizan.
Por ello a continuación se analizan los circuitos que han de añadirse a un regis­
tro de desplazamiento dinámico para convertirlo en una memoria de acceso di­
recto.
La característica de que la inform ación contenida en un registro de desplaza­
miento dinámico se pierda si dejan de aplicarse impulsos de desplazamiento duran­
te más de un cierto tiempo hace que en funcionamiento normal (sin realizar ningu­
na operación de escritura o lectura) la salida tenga que estar conectada a la entrada
y la inform ación recircule de forma continuada en el interior del registro. Por lo
tanto, el esquema adecuado para que se produzca la recirculación es el indicado
en la figura 7.71. Si se desea seleccionar una posición de memoria para introducir
información en ella o leer la que contiene, es necesario conocer cuándo está situa­
da en los terminales de salida. Esto se consigue contando los impulsos del genera­
dor mediante un sistema contador síncrono descrito en el apartado 6 .3 .5 .4 .3 .3 . La
U N ID A D ES DE M EM ORIA
643
F i g u r a 7 .7 1 .— E s q u e m a b á sico de un re g is tro de d e s p la z a m ie n to d in á m ic o u tiliz a d o com o m e m o ria de
a cce so d ire c to .
capacidad de este contador depende del número de posiciones del registro y de la
forma en que esté organizado.
Supongamos que el registro posee 2"¡ posiciones de «, bits. Si la información
está organizada en serie posición a posición, el contador ha de poseer 2"'- estados
y, por lo tanto, ha de poseer n2 biestables, tal com o se indica en la figura 7.72.
Cada vez que este contador llegue al estado cero, indica que la primera posición
se encuentra en el terminal de salida. Si la inform ación está organizada en serie
bit a bit, el contador ha de tener 2"- • n, estados, tal com o se indica en la figura
7.73. El contador está dividido en dos, conectados entre sí, constituyendo el con­
junto un contador síncrono: un contador de n¡ estados que realiza el contaje de
Dirección
de
memoria
Figura
7.7 2 .— E s q u e m a de u n a m e m o ria de a cce so d ire c to r e a liz a d a co n un re g istro de d e sp la z a m ie n to
d in á m ic o con d ire c c io n a m ie n to m e d ia n te un c o n ta d o r.
644
F igura
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
7 .7 3 ,— E s q u e m a de u n a m e m o ria de a cc e so d ire c to r e a liz a d a co n u n re g istro de d e sp la z a m ie n to
d in á m ic o con c ir c u it o de se le cc ió n de p o sicio n e s.
los bits de cada posición y un contador de 2n>estados (rt2 biestables) que incre­
menta en uno su contenido por cada ciclo com pleto del contador de bits y que reci­
be el nombre de contador de posiciones. El estado de este contador indica la posi­
ción del registro que está saliendo por el terminal de salida en cada instante. La
forma más sencilla de seleccionar la posición que se desea leer o escribir es com pa­
rar la com binación binaria que le corresponde con el estado del contador. La sali­
da del comparador permanecerá en un estado activo durante todo el tiempo que
los n x bits de la posición seleccionada se encuentran en el terminal de salida (figu ­
ra 7.73).
Veremos seguidamente la forma de realizar la lectura del contenido de una po­
sición de un registro organizado en serie bit a bit. Se utiliza para ello un registro
de desplazam iento estático de n, bits cuya entrada serie se conecta a la salida del re­
gistro de desplazam iento dinámico. En la figura 7.74 se representa el circuito co ­
rrespondiente. La entrada T del registro estático recibe los impulsos del mismo ge­
nerador que desplaza la inform ación en el registro dinámico. Se supone que el re­
gistro de desplazamiento posee una entrada de inhibición que, cuando se encuentra
en estado cero, impide el desplazamiento aunque se apliquen impulsos en la entra­
da T. (Por ejemplo, si los biestables utilizados son J-K , cuando la entrada de inhi­
bición se encuentre en estado cero pondrá en estado cero ambas entradas). La en­
trada de inhibición se controla mediante el producto lógico de la orden de lectura
que pasa al nivel uno cuando se desea realizar esta operación, y la salida del com ­
parador que adopta dicho estado cuando coinciden la com binación binaria corres­
pondiente a la posición que se desea leer y el contenido del contador de posiciones.
Los n, impulsos del generador que se aplican a la entrada T mientras la salida
645
U N ID A D E S D E M E M O R IA
Entrada
de
Información
1
-t-
'ni
Solida
de
Información
REGISTRO
1
DE
/-------
DESPLAZAMIENTO
REG.
DESPLAZA.
ESTATICO
DINAMICO
Inhi bi ci ón
O
GENERADOR
Orden
de
lectura
DE
IMPULSOS
CONTADOR
CONTADOR
DE
BI TS
DE
POSICIONES
Di recci ón
de
lectura
F ig u r a 7 .7 4 .— E s q u e m a d e l c i r c u i t o d e l e c t u r a d e u n a m e m o r i a d e a c c e s o d i r e c t o r e a l i z a d a c o n u n r e g i s t r o
d e d e s p la z a m ie n to d in á m ic o .
del comparador se encuentra en estado uno, introducen en serie en el registro estáti­
co la información de la posición que se deseaba leer. Simultáneamente la informa­
ción recircula en el registro dinámico y, por lo tanto, la lectura no es destructiva.
En la figura 7.75 se representa el circuito para introducir información en una
posición seleccionada mediante una com binación binaria aplicada al comparador.
La inform ación que se desea escribir en la posición seleccionada se introduce en
paralelo en un registro de desplazamiento estático. La salida del registro de despla­
zamiento dinámico no se conecta directamente a la entrada sino a través de un
multiplexor de dos canales. El otro canal del multiplexor se conecta a la salida se­
rie del registro de desplazamiento estático. Cuando no se da una orden de escritu­
ra, la variable de selección del multiplexor se encuentra en estado lógico cero y la
información recircula. Cuando la orden de escritura pasa al nivel lógico uno, la
entrada de inhibición del registro de desplazamiento estático y la variable de selec­
ción del multiplexor pasan al nivel lógico uno durante el tiempo que el comparador
se encuentra en dicho estado. De esta forma se corta la recirculación y la informa­
ción contenida en el registro de desplazamiento estático se introduce en serie en
el registro de desplazamiento dinámico. La orden de escritura sólo debe permane­
cer en estado uno durante un ciclo com pleto de recirculación del registro de despla­
zamiento dinámico. De esto se encarga la unidad de control que genera todas las
señales necesarias para realizar las operaciones de escritura y lectura. La combina­
ción de las figuras 7.74 y 7.75 permite la lectura o escritura de cualquier posición.
646
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
de
F igura
escritura
7 .7 5 .— E s q u e m a del c ir c u it o de e s c r it u r a en u n a m e m o ria de a cc e so d ire c to re a liz a d a con un
re g istro de d e s p la z a m ie n to d in á m ic o .
En muchas aplicaciones en las que no es necesario seleccionar la posición en
que se desea escribir la inform ación se introduce ésta en la posición cero despla­
zando una posición toda la inform ación contenida en el registro dinámico. En la
figura 7.76 se representa el circuito adecuado para realizar dicha transferencia. El
registro de desplazamiento estático en el que se introduce en paralelo la informa­
ción a escribir en el registro de desplazamiento dinámico tiene su entrada unida
a la salida de éste. Su salida está unida a una de las entradas del multipiexor cuya
salida está a su vez conectada a la entrada del registro de desplazamiento diná­
mico.
Cuando la unidad de control recibe una orden externa de escritura, espera has­
ta recibir indicación del paso por el estado cero del contador de posiciones. A par­
tir de ese instante genera la orden de escritura que pasa al estado uno durante un
ciclo com pleto del contador de posiciones. De esta forma se desinhibe el registro
de desplazamiento estático y la variable de selección del multipiexor hace que se
conecte la salida del registro de desplazamiento estático a la entrada del dinámico
Así se logra que la información externa entre en la primera posición del registro
dinámico y la inform ación que estaba situada en ésta se desplace a la segunda y
U N ID A D E S D E M E M O R IA
647
F Ig u r A 7 .7 6 .— E s q u e m a del c irc u ito de e s c r it u r a se c u e n c ia l en un re g istro de d e sp la z a m ie n to d in á m ico .
así sucesivamente. Al terminar el ciclo desaparece la orden de escritura y el registro
dinámico vuelve a recircular normalmente.
U no de los ejemplos más característicos de aplicación de los registros de despla­
zamiento dinámico son las calculadoras con teclado accionado manualmente por
un operador. En la figura 7.77 se representa el diagrama de bloques de una calcu­
ladora que describiremos brevemente a continuación.
El accionamiento de algún pulsador del teclado actúa sobre la unidad de con­
trol y hace que ésta genere señales distintas según cual sea el pulsador que se haya
activado.
Cuando se ha pulsado una tecla numérica, la unidad de control introduce en
el registro de entrada su equivalente binario y a continuación pasa el contenido de
éste al registro de desplazamiento dinámico a través del multiplexor de una forma
similar a la descrita en la figura 7.76. Cuando se pulsa una tecla operativa cual­
quiera del teclado, la unidad de control genera las señales necesarias para que ope­
ren entre sí los contenidos de dos posiciones del registro de desplazamiento dinámi­
co por medio de una unidad aritmética y se almacene el resultado en una de ellas.
El biestable auxiliar almacena el contenido de una posición temporalmente para
que opere con el contenido de otra posición y almacenar el resultado en esta últi­
ma. El registro de salida almacena la inform ación a visualizar. La visualización se
Os
4^
oo
SISTEMAS
ELECTRONICOS
D IG ITA LES
F i g u r a 7 .7 7 .— D ia g ra m a de bloques de u na c a lc u la d o ra d ig ita l.
U N ID A D ES DE M EM O RIA
649
hace de forma dinámica, es decir, los diferentes dígitos se activan en secuencia y
el observador los ve todos activados debido a la inercia de la retina. La visualización dinámica es muy adecuada para la salida serie.
La utilización masiva de las calculadoras ha hecho que el sistema de la figura
7.77 haya sido realizado en un único circuito integrado de gran escala de integra­
ción.
7.2.3.2.2
Memorias TUBO (FIFO). Son memorias de acceso serie en las que la
primera información que entra es la primera en salir [en inglés «First In-First Out»
(FIFO)]. En la figura 7.78 se representa el diagrama de bloques de una memoria
TUBO organizada en serie posición a posición, que posee n, terminales de entrada
y «| terminales de salida y un-conjunto de terminales de control que dependen de la
forma en que se implementa la memoria. También se las denomina memoria COLA.
información
Señales
de
Control
F i g u r a 7.78.— D ia g ra m a de bloqu es de u n a m e m o ria T U B O ( F I F O ) .
Las memorias TUBO se pueden implementar de dos formas diferentes:
a ) Mediante registros de desplazamiento en los que la información se desplaza a
través de sus diferentes posiciones.
b ) Mediante memorias de acceso aleatorio en las que la información no se mueve y
lo que cambia es el contenido de unos registros que direccionan la memoria.
A continuación se analizan cada una de ambas im plem entaciones,
a) Implementación mediante un registro de desplazamiento.
La forma en que se mueve la información en el interior de una memoria TUBO
implementada mediante un registro de desplazam iento, al realizar sucesivas opera­
ciones de escritura y lectura, se representa en la figura 7.79.
En la parte superior se representa la memoria vacía en el instante inicial antes
de realizar ninguna operación de escritura o lectura. Si se supone que a continua­
ción se da una orden de escritura, la información /, presente a la entrada debe
desplazarse hasta la última posición de la memoria conectada a la salida. Si a con­
tinuación se realiza otra operación de escritura, la información / 2 presente en la
650
SISTEM AS E L EC TR O N IC O S D IG IT A L ES
POS.2"1
P O S 3 P O S . 2 P OS . I
Salida
Entrada
de
^
*-
de
_ _ _ _ _ -------------
Informaci ón
Información
MEMORIA
VAC I A
PRI MERA
OP.
ESCRITURA
SEGUNDA
OP
ESCRITURA
TERCERA
OP
ESCRITURA
PRIMERA
OP
LECTURA
F Ig u r A 7 .79.— F o r m a de a lm a c e n a m ie n to de la in fo rm a c ió n en su c e s iv a s o p e ra c io n e s de e s c r it u r a y
lectura de una m em oriaT U B O (FIFO).
entrada se desplaza hasta la posición vacía más próxima a la salida, que es ahora
la penúltima. Se supone que a continuación se realiza otra operación de escritura;
la inform ación / 3 presente en la entrada se desplaza también hasta la posición va­
cía más cercana a la salida que es la antepenúltima. Al realizar seguidamente una
operación de lectura, la inform ación contenida en la memoria se desplaza una po­
sición hacia la salida, es decir, ¡a inform ación /, sale de la memoria TUBO
(FIFO), la información I2 se desplaza a la posición ocupada por /,, y la inform a­
ción / 3 se desplaza a la que contenía a I2. De todo lo expuesto el lector puede de­
ducir que la memoria TUBO (FIFO) se comporta igual que un registro de despla­
zamiento en la operación de lectura, pero no así en la operación de escritura, en
la que la inform ación se desplaza desde la entrada hasta la posición vacía más cer­
cana a la salida.
Una memoria TUBO puede realizarse con un registro de desplazam iento estáti­
co y una unidad de control que es un sistem a secuencial síncrono (fig. 7.80). Esta
unidad de control recibe las órdenes externas, que pueden consistir en flancos de
subida o bajada; simultáneamente se aplica una señal denom inada «N ivel de escri­
651
U N ID A D E S D E M E M O R IA
tura/lectura». Los niveles cero o uno de esta señal en el instante en que se aplica
la orden externa a la unidad de control hacen que se realice la operación de escritu­
ra o la de lectura. La unidad de control genera las 2"^ señales correspondientes a
las entradas T de los biestables de las diferentes posiciones de la memoria TUBO.
En una operación de escritura se aplican a todas las posiciones vacías un número
de impulsos de desplazamiento igual precisamente al número de aquéllas para ha­
cer que la información situada a la entrada se desplace a la posición vacía más cer­
cana a la salida. Después de aplicar el primer impulso de desplazamiento, la uni­
dad de control debe colocar un cero a la entrada de la primera posición para que
todas las posiciones anteriores a la última vacía queden vacías. Esto se logra m e­
diante una puerta Y tal com o se indica en la figura 7.80. En una operación de lec­
tura se aplica un impulso de desplazam iento a todas las posiciones de la memoria.
La unidad de control ha de conocer en todo instante el número de posiciones
vacías u ocupadas de la memoria. Esto puede realizarse mediante un contador re­
versible que cuenta en sentido ascendente las órdenes de escritura y en sentido des­
cendente las de lectura; el contenido de este contador indica continuamente el nú­
mero de posiciones de la memoria ocupadas.
Las memorias TUBO implementadas mediante registros de desplazamiento po­
seen las siguientes características que limitan su operatívidad:
— En ellas la inform ación se desplaza físicam ente lo cual hace que su escritura
necesite tantos impulsos del reloj com o posiciones vacías posea la memoria.
— La elevación de su número de posiciones disminuye su velocidad porque
aumenta el tiempo medio de escritura.
Salida
de
Información
F i g u r a 7.80.— M em oria TUBO (FIFO ) realizada m ediante un registro de desplazam iento estático y un
sistema secuencial síncrono.
652
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
— No es posible realizar en ellas operaciones de lectura y escritura simultáneas.
— No es posible realizar dos lecturas sucesivas de la misma posición.
Estos inconvenientes han hecho que las memorias TUBO hayan dejado de implementarse mediante registros de desplazam iento en el instante en que los fabri­
cantes de circuitos integrados alcanzaron el nivel de muy gran escala de integración
(VLSI) y, com o consecuencia de ello, fueron capaces de hacerlo mediante m em o­
rias de acceso aleatorio combinadas con una unidad de control síncrona. Por ello no
se considera conveniente profundizar más en el estudio de las memorias TUBO rea­
lizadas mediante registros de desplazam iento.
b) Implementación mediante una memoria de acceso aleatorio.
Uno de los tipos de memorias de acceso aleatorio activas más adecuado para implementar una memoria TUBO es la memoria de escritura y lectura simultáneas en
dos posiciones diferentes cuyo diagrama de bloques se representa en la figura 7.23.
En la figura 7.81 se representa su diagrama de bloques constituido por un pro­
cesador digital secuencial síncrono y dos contadores, uno de escritura conectado a
los terminales de dirección de la memoria que seleccionan la posición en la cual se
escribe y otro de lectura conectado a los terminales de dirección de la memoria que
seleccionan la posición cuyo contenido se lee. Las operaciones de escritura hacen
que el contenido del contador de escritura se incremente en una unidad y otro tanto
sucede con las operaciones de lectura y el contador de lectura. La diferencia entre el
contenido de ambos contadores (realizada por el procesador) indica el número de
posiciones vacías que posee la memoria.
F i g u r a 7.81
U N ID A D E S D E M E M O R IA
653
Esta forma de im plem entación hace que la relación entre la escritura y la lectura
de la información en la memoria sea idéntica a la indicada en la figura 7.79 para la
im plem entación basada en un registro de desplazam iento, pero se diferencia de ella
porque posee las siguientes características:
— Todas las operaciones de escritura tienen idéntica duración independiente­
mente del número de posiciones vacías que posea la memoria y de la capaci­
dad de la misma.
— Es posible realizar la operación de escritura y la de lectura simultáneamente
debido a que la memoria de acceso aleatorio es de escritura y lectura simultá­
neas.
— Se puede ampliar la capacidad de la memoria sin disminuir la velocidad
Para ello sólo hay que elevar adecuadamente la capacidad de los dos conta­
dores de la unidad de control.
— Es posible realizar varias operaciones de lectura sucesivas de una o más po­
siciones de la memoria consecutivas. Para ello se dota a la memoria de un
terminal que hace que el contador de lectura se decremente en una unidad.
D icho terminal suele denominarse orden de retransmisión porque su princi­
pal utilidad es hacer que se vuelva a enviar la información contenida en la
memoria cuando la misma forma parte de un procesador de com unicaciones
en la aplicación descrita a continuación.
— Existen m últiples alternativas que se diferencian por las señales de control
que la acoplan con los sistem as externos. En la figura 7.81 se representa una
configuración típica en la que las señales de control son:
— Una orden de lectura que consiste en un impulso que un sistema externo
aplica a la memoria TUBO para que realice una operación de lectura de la
posición seleccionada mediante el contenido del contador de lectura,
— Una orden de escritura que consiste en un impulso que un sistema externo
aplica a la memoria TUBO para que realice una operación de escritura en
la posición seleccionada mediante el contenido del contador de escritura.
— Una orden de retransmisión que consiste en un impulso que un sistema ex­
terno aplica a la memoria para que realice una operación de lectura del
contenido de la posición leída en la última operación de lectura efectuada.
— Una señal de memoria llena que se activa cuando el número de operacio­
nes de escritura sucesivas, sin haber realizado ninguna de lectura, iguala
al número de posiciones de la memoria de acceso aleatorio,
— Una señal de memoria vacía que se activa cuando el número de operacio­
nes de lectura sucesivas iguala al de operaciones de escritura con lo cual
el contenido de la memoria es nulo.
Para comprender la funcionalidad de las señales de control de la memoria
TUBO es necesario analizar su principal aplicación que es la de servir de almacén
temporal de información entre dos procesadores digitales síncronos en aquellos ca­
sos en los que uno necesita recibir una gran cantidad de información procedente del
otro y se quiere hacer la transferencia sin que ningún procesador tenga que estar ex-
654
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
F igura
7.82.— Esquem a básico del acoplam iento entre dos procesadores digitales síncronos realizados
m ediante una m em oria TUBO.
cesivam ente pendiente del otro. Tal com o se indica en la figura 7.82 la memoria
TUBO forma parte de la unidad de acoplam iento entre ambos. Un ejem plo típico es
el acoplamiento de un procesador digital síncrono a una línea o a un sistema de co­
m unicaciones (com o por ejemplo una línea punto a punto, una red de área local,
etc.) realizado mediante un sistem a digital que posee una unidad de com unicacio­
nes que lleva a cabo todas las tareas de proceso de información necesarias para rea­
lizar la transmisión de información. D icho sistema suele recibir la denominación de
procesador de com unicaciones (figura 7.83) y su existencia, especialm ente la in­
clusión de una memoria TUBO en su interior, constituye actualmente, debido al
progreso de la microelectrónica, la mejor solución para descargar al procesador di­
gital síncrono de las tareas de com unicación y permitir que se centre en la ejecución
del proceso que tiene que realizar en la aplicación concreta de que se trate. En la f i­
gura 7.84 se indica una forma de conexión de la memoria TUBO de la figura 7.81 al
procesador digital síncrono por una parte y a la unidad de com unicaciones por otra.
Una forma posible de operación es la siguiente:
a) El procesador digital llena la memoria mediante la aplicación de sucesivas ór­
denes de escritura.
F ig u r a 7 .8 3 .— E sq u em a del a c o p la m ien to de un p r o cesa d o r d ig ital sín c ro n o a una lín ea o red de c o m u n ica ­
c io n e s p o r m e d io de un p r o c esa d o r de c o m u n ic a c io n e s q u e p o see un a m e m o r ia T U B O (F IF O ).
U N ID A D E S DE M EM ORIA
F ig u r a 7 .8 4 .
655
— Conexión de una niemoi iaT U B O situada en un procesador de comunicaciones.
b) La unidad de com u n ic acion e s observa la señal de mem oria llena y al detectar
que se activa procede a la lectura de todas las p osicion e s de la memoria m e­
diante la aplicación de sucesivas órdenes de lectura.
c) Si la unidad de co m u n ic acion e s detecta que se han producido errores en la
transmisión, procede a realizar una lectura de la memoria T U B O mediante la
aplicación de la oportuna orden de retransmisión.
d) Cuando el procesador digital detecta la activación de la señal de memoria vacía
procede a llenarla de nuevo.
7 .2 .3 .2 .3
M em orias PILA (LIFO). Son memorias de acceso serie en las que la
información que entra en la última operación de escritura es la que sale en la pri­
mera operación de lectura que se realice (last in-first out). En la figura 7.85 se indi­
ca gráficamente la forma en que se realiza la escritura y la lectura de una memoria
PILA (LIFO). Se supone que inicialmente la memoria está vacía (parte superior
de la figura). Los terminales de entrada y de salida corresponden a la misma posi­
ción de la memoria. La primera operación de escritura introduce la información
/, presente en los terminales de entrada en la primera posición de la memoria. Se
supone que a continuación se da una segunda orden de escritura que introduce la
información / 2 presente en la entrada en la primera posición y traslada /, a la se­
gunda posición. Seguidamente se realiza una tercera operación de escritura que in­
troduce la información externa en la primera posición, y traslada I2 a la segunda
posición e /, a la tercera. A continuación se realiza una operación de lectura que
transfiere la información de la primera posición / 3 al exterior y traslada I2 a la
primera posición e /, a la segunda. El lector puede deducir que en una operación
de escritura toda la información contenida en la memoria se desplaza una posición
hacia la derecha y en una operación de lectura se desplaza una posición hacia la
izquierda.
En la figura 7.86 se representa el diagrama de bloques de una memoria PILA
organizada en serie posición a posición de n i bits de capacidad. La memoria po­
see n, terminales de entrada de inform ación, otros tantos de salida de informa­
ción y las señales de control. En general, las memorias PILA reciben información
y la entregan al mismo sistema digital. Por ello las señales de control son los im­
pulsos de desplazamiento y una señal denominada «Nivel de escritura/lectura»
656
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Entrada
Salida
MEMORIA
VACIA
Entrada
Salida
PRIMERA
OP
ESCRITURA
SEGUNDA
OR
ESCRITURA
TERCERA
OP
ESCRITURA
PRIMERA
OP
LECTURA
Entrada
¡2
Salida
I.
Entrada
Salida
Entrada
Salida
F igura
7.85.—Form a de alm acenam iento de la inform ación en sucesivas operaciones de escritura y
lectura de una m em oria PIL A (LEFO).
Entrada
de
Información
F igura
Información
7.86.—Diagram a de bloques básico de una m emoria PILA (LIFO) organizada en
posiciones de n, bits en paraieio.
ni
-f-—
Nivel
lm pul so s
de
desplazam iento
de
escritura/ lectura
F i g u r a 7 .8 7 . — D ia g r a m a de b lo q u es de una m em o ria P IL A (L I F O ) en el qu e se in d ic a n e x p líc ita m e n te
la s se ñ a le s d e c o n tr o l.
Célu la
de
UNIDADES
DE M EM O RIA
F igura
7.88.—Memoria PIL A realizada con un registro de desplazam iento estático reversible.
o\
658
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
cuyo estado lógico hace que los impulsos de desplazamiento trasladen la informa­
ción hacia la derecha o hacia la izquierda (fig. 7.87).
La forma idónea de realizar una memoria PILA es mediante un registro de des­
plazamiento estático reversible tal com o se indica en la figura 7.88. Un registro de
desplazamiento estático reversible está com puesto de biestables síncronos y multiplexores de dos canales. Las entradas del multipiexor cuya salida está conectada
a un determinado biestable, están unidas al biestable anterior y al siguiente al con­
siderado. Por ejemplo, el multipiexor del primer biestable tiene una entrada unida
a la salida del segundo biestable y la otra constituye la entrada externa de informa­
ción a la memoria. La salida de la memoria está constituida por la salida del pri­
mer biestable. Las entradas T de todos los biestables se conectan entre sí y al ter­
minal de impulsos de desplazamiento. Las variables de selección de todos los
multiplexores se conectan entre sí y constituyen el «Nivel de escritura/lectura». El
lector puede deducir sin dificultad que el sistema que acabamos de describir se
comporta tal com o se indicó para la memoria PILA . En la figura 7.88 se indicó
solamente un único biestable. Repitiendo en paralelo «, veces la estructura de
este esquema se tiene una memoria PILA organizada en serie posición a posición
de n ] bits cuyo diagrama de bloques es el de la figura 7.89 cuando está realizada
con un registro de desplazamiento reversible. La entrada que decide el desplaza­
miento hacia la derecha o hacia la izquierda de la inform ación en el interior del
registro se denomina D / I lo cual indica que, si se encuentra en estado lógico cero
al aplicar un impulso de desplazamiento, la inform ación se desplaza hacia la dere­
cha y si se encuentra en estado lógico uno ésta se desplaza hacia la izquierda. Des­
de un punto de vista funcional no tiene importancia la forma en que está realizada
la memoria sino que lo importante son sus características de entrada y salida de
información y, por ello, el diagrama de bloques de una memoria PILA es el indi­
cado en la figura 7.90. Si se desea que los terminales de entrada y salida sean co­
munes, se les puede unir mediante un circuito seguidor con salida de tres estados,
Ni v e l
de
escritura/ lectura
D/l
REGISTRO
Entrada
de
Informaci ón
DE
DESPLAZAMIENTO
REVERSIBLE
Impulsos
de
desplazamiento
Salida
de
Información
F i g u r a 7 .8 9 .— D iagram a de b lo q u es de un a m em o ria P I L A de n¡ b iis en p a r a le lo , realizad a con
un registro d e d e sp la z a m ie n to e stá tic o reversib le.
U N ID A D E S D E M E M O R IA
659
Ni vel
de
escritura/lectura
Entrado
de
I nf ormaci ón
Salido
de
Información
Impulsos
de
desplazamiento
F ig u ra 7.90.— Diagrama de bloques de una m em oria pila de n , bits en paralelo.
F igura 7.91 .— M emoria PILA con terminales únicos de entrada/salida y salida de tres estados.
controlado por una señal de inhibición de salida tal com o se indica en la figura
7.91. Se obtiene así el símbolo lógico representado en la figura 7.92,
7 .2 .3 .3 M em orias aso ciativas (Content ad dressable memories) (CAM). Es­
tas memorias se caracterizan porque la búsqueda de información en la operación
de lectura no se realiza indicando una dirección y observando su contenido sino
que se suministra la inform ación a la memoria para observar si ésta la contiene
en alguna de sus posiciones. La información almacenada en cada posición de una
memoria asociativa puede estar organizada de dos formas fundamentales:
a)
Dividida en dos partes o cam pos. Un campo es el de la información que se
compara con la que se presenta a las entradas de la memoria en una operación de
660
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Ni v e l
de
escritura/ lectura
Entrada - salida
de
I nf or m o c i ó n
Impulsos
de
desplazamiento
F igura
Inhi bi ci ón
de
salida
7.92.—Símbolo lógico de uua m emoria PILA con term inales únicos de entrada/salida y
salida de tres estados.
lectura. El otro campo es el que da com o respuesta la memoria cuando existe coin­
cidencia entre el campo de comparación y la inform ación de entrada.
b)
Toda la información contenida en cada posición de la memoria se compara
con la información de entrada. La memoria da solamente com o respuesta, en ge­
neral, un bit cuyo estado indica si existe alguna inform ación en el interior de la
memoria que es idéntica a la presentada a la entrada.
La estructura asociativa de una unidad de memoria es adecuada para el almace­
namiento de ciertos tipos de organizaciones de los datos. Por ejemplo, una tabla
de clientes con su dirección com o dato asociado se debe organizar en forma asocia­
tiva para que al presentar a la memoria el nombre de un cliente, ésta dé a la salida
su dirección.
La escritura de una memoria asociativa se puede realizar principalmente de dos
formas.
a) Aleatoriamente.
En la operación de escritura se direcciona una posición de forma análoga a las
memorias de acceso aleatorio y se introduce en ella la inform ación externa.
b) Con lectura previa.
Previamente a la escritura, se realiza una lectura para saber si existe alguna po­
sición de memoria que contenga una información idéntica a la que se quiere intro­
ducir en la memoria.
Si la respuesta es afirmativa, se reemplaza la información asociada al campo
de comparación por la correspondiente presente a la entrada. Esto equivale a una
puesta al día de la tabla indicada com o ejem plo. Si la respuesta es negativa, se in-
U N ID A D E S D E M E M O R IA
661
troduce toda la información de entrada (ambos campos) en la primera posición va­
cía de la memoria.
La realización física de una memoria asociativa puede efectuarse de varios m o­
dos, de los cuales los principales son:
a)
Con un comparador por cada posición de memoria. Esta es la organización
asociativa propiamente dicha cuyo diagrama de bloques se indica en la figura 7.93.
La lectura de esta memoria se hace de forma asociativa y la escritura se puede rea­
lizar de forma aleatoria o asociativa.
Cada posición de la memoria posee dos campos C, y C2 de n¡ y n2 bits respec­
tivamente. Se forman dos barras de inform ación, una de entrada de n, + n2 bits
y otra de salida de r¡2 bits unidas a todas las posiciones. Estas reciben también la
señal de «Control de escritura-lectura» que permite decidir la operación que se
va a efectuar. La selección de cada posición se hace mediante una puerta O que
recibe la salida de un decodificador y la del comparador que compara los n, bits
de la memoria con los de la inform ación externa de entrada. El decodificador p o­
see dos entradas de inhibición que han de estar en estado uno simultáneamente
para que se realice dicha acción. Una de estas señales es la de «Control de
escritura-lectura» CE/L que sólo permite la desinhibición cuando se encuentra en
el estado uno correspondiente a escritura. La otra es una señal de «Inhibición ex­
terna» IE que actúa además sobre el comparador; cuando se encuentra en estado
uno desinhibe al decodificador y cuando se encuentra en estado cero realiza la ac­
ción contraria, En la tabla 7.4 se indican las acciones que se realizan para cada
com binación de IEy CE/L.
Analizaremos seguidamente el funcionam iento del circuito representado en la
figura 7.93. Cuando las señales de «Inhibición externa» IE y de «Control de
escritura-lectura CE/L se encuentran ambas en estado cero lógico, el decodificador
está inhibido y las posiciones de la memoria están preparadas para realizar la ope­
ración de lectura. La información de entrada del campo C, de
bits se compara
con la correspondiente a cada posición. Aquella posición cuyo contenido coincide
con el de entrada, queda direccionada y la inform ación de su campo C2 de «2
bits aparece en la barra de salida. Si la señal IE continúa en estado lógico cero y
la señal Cm en estado uno, el decodificador está inhibido y el comparador está
desinhibido y las posiciones de memoria están preparadas para realizar una opera­
ción de escritura. AI igual que en el caso anterior, la información del campo C,
de entrada se compara con la correspondiente de cada posición y queda direccíona-
le
Le/i.
O p era ció n
0
0
Lectura asociativa
0
1
Escritura asociativa
1
0
Inhibición
1
1
Escritura aleatoria
T a b l a 7 . 4 . — T a b la de m o d o de fu n c io n a m ie n to de la m em oria a so ciativa de la figu ra 7 .9 3
662
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
F igura
7.93.— Diagrama de bloques de una m emoria asociativa (CAM ).
¿ -S ¿
da la posición en que coinciden. Pero en este caso, en lugar de realizarse una lectu­
ra, la inform ación del campo C2 de entrada se introduce en la célula correspon­
diente.
La escritura aleatoria se realiza desinhibiendo el decodificador e inhibiendo el
comparador, para lo cual IE y CE/L se han de encontrar ambas en estado uno. El
sistema exterior ha de colocar en los terminales de entrada la inform ación de am­
U N ID A D E S D E M E M O R IA
663
bos campos C¡ y C2 y además la com binación de las variables de dirección co­
rrespondiente a la posición en la que se desea escribir. Naturalmente, el sistema
externo ha de conocer las posiciones vacías para no destruir inadvertidamente la
información contenida en una posición ocupada.
Por ser muy complicada esta realización física solamente se han integrado m e­
morias de este tipo de pequeña capacidad.
b)
Con una memoria de acceso aleatorio (RAM) y un único comparador. M e­
diante una unidad de control adecuadamente realizada, que puede ser cableada
com o las estudiadas en el capítulo 6, o programable, se puede realizar una lectura
y escritura asociativas de la memoria de acceso aleatorio. Al recibir la unidad de
control una orden de lectura, realiza un barrido secuencial de las posiciones de la
memoria de acceso aleatorio a partir de la cero. En cuanto la información de en­
trada coincide con los
bits del campo C, de entrada, la salida del comparador
cambia de estado y hace que la unidad de control detenga el barrido; en los n 2
bits de salida se tiene entonces la inform ación asociada (fig. 7.94). La escritura
puede realizarse de forma asociativa o aleatoriamente. Para ello se conecta a la
unidad de control una orden de escritura O e y una señal de control de la forma
de realizarse aquella CE. Si se desea realizar la escritura asociativa, la unidad de
control inicia un ciclo de lectura y cuando se verifica la coincidencia efectúa la es­
critura en la posición correspondiente. Cuando la escritura es aleatoria, se hace lle­
gar a la memoria la dirección externa y se realiza la escritura en ella.
Terminales
de
entrada
F igura 7 .9 4 .— M em oria asociativa realizad a co n u n a m em oria de acceso aleato rio activa y un
sistem a secuencial sín c ro n o .
664
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Para informar al sistema externo de que la orden de escritura o lectura ha sido
realizada, la unidad de control puede suministrar una señal de «Ciclo realizado».
7.3 TECNOLOGIAS DE LAS UNIDADES DE MEMORIA
7.3.1 Introducción
En los apartados anteriores se han estudiado las diferentes estructuras de las
memorias desde un punto de vista especialmente funcional, sin tener en cuenta la
forma de realizarlas físicamente, a fin de que el lector adquiriese un conocim iento
claro de la forma en que se introduce (escribe) y se extrae (lee) la información en
los diferentes tipos. Pero la experiencia docente del autor le ha demostrado que
el funcionamiento de una estructura se comprende y memoriza mejor si se analiza
la forma en que se realiza físicamente. El enorme esfuerzo investigador que se ha
realizado en los últimos años y que se está realizando actualmente en el desarrollo
de las tecnologías electrónicas hace que éstas evolucionen muy rápidamente y se
queden anticuadas en poco tiempo. Por todo ello en los apartados siguientes se es­
tudian algunas de las tecnologías más utilizadas en la realización de unidades de
memoria para ayudar al lector a comprender mejor los conceptos teóricos estudia­
dos en los párrafos anteriores y poder plasmarlos en sistem as físicos que actúen de
acuerdo con aquéllos, sin pretender agotar el tema. Para un estudio más detallado
de algún circuito en particular se remite al lector a las notas de aplicación de los fa­
bricantes, algunas.de las cuales se citan en la bibliografía.
7 .3.2 Tecnologías de las m em orias de acceso aleato rio (RAM)
Tal com o se vio en el apartado 7 .2 .3 .1 .3 , las memorias de acceso aleatorio se
pueden clasificar de acuerdo con el parámetro permanencia en memorias activas
o de escritura y lectura, y memorias pasivas. La realización física de ambos tipos
difiere notablemente y por ello se estudian por separado.
7.3.2.1
M em orias activas. D e acuerdo con lo expuesto en el apartado
7 .2 .3 .1 .3 .1 , las memorias de acceso aleatorio activas son aquellas que poseen unos
tiempos de escritura y lectura del mismo orden de magnitud.
En la tabla 7.5 se clasifican las memorias activas de acuerdo con la tecnología
en que están realizadas. Esta tabla es un com plemento de la 7.1.
Existen dos elementos básicos utilizados en la realización de estas memorias:
a) los núcleos magnéticos de ferrita que memorizan la inform ación debido a
la elevada remanencia de su ciclo de histéresis.
b) Los elementos semiconductores en sus dos versiones: transistores bipolares
y transistores MOS.
Antes de que las técnicas de integración alcanzasen su desarrollo actual, las me­
morias de ferrita eran las más utilizadas para la realización de memorias activas.
665
U N ID A D E S D E M E M O R IA
V o la tilid a d
M e m o ria s de f e r r it a
N o v o lá t ile s
Tecnologías
d e las memorias
de acceso aleatorio
activas
M e m o ria s de
s e m ic o n d u c to re s
Estáticas
V olátiles
D inám icas
T a b la
7.5.— Clasificación de las memorias de acceso aleatorio activas de acuerdo con la tecnología
de realización.
La principal característica de las memorias de ferrita es, tal como se indica en la
tabla 7.5, la carencia de volatilidad, es decir, conservan la información en ausencia
de la tensión de alimentación.
El gran avance de las tecnologías electrónicas ha permitido realizar en circuito
integrado de gran escala de integración bloques funcionales de memoria de elevada
capacidad y tiempo de acceso y ciclo muy reducidos (menores de 100 ns), no alcanzables con núcleos de ferrita. La desventaja de su volatilidad viene compensada
en algunas tecnologías com o, por ejemplo, la de MOS complementario (CMOS)
por una reducida potencia necesaria para mantener la información estáticamente
sin realizar operaciones de escritura o lectura. Esto permite la utilización de bate­
rías recargables de reducido tamaño que mantienen la información cuando se pro­
duce un fallo de la red de alimentación.
Por todo lo expuesto se estudian solam ente las memorias de acceso aleatorio
activas realizadas con semiconductores.
Las células básicas bipolares capaces de memorizar un bit de información están
basadas en la interconexión de dos inversores. En la figura 7.95 se indica el esque­
ma de la de uso más extendido en la tecnología TTL estudiada en el apartado
5.4.4.3.3 Los transistores T¡ y T2 realimentados poseen varios emisores. En la fi­
gura 7.95 se supone que la célula forma parte de una memoria con selección lineal
(2D) (estudiada en el apartado 7 .2 .3 .1 .2 y por ello sólo posee una entrada de selec­
ción unida a un emisor de cada transistor. Si la célula se seleccionase por coinci­
dencia (3D), poseería dos líneas de selección conectadas a sendos emisores de am ­
bos transistores. Cuando la célula no está seleccionada, la línea de selección se
encuentra al nivel de masa. En esta situación uno de los dos transistores 7j o T2
conduce y la célula memoriza un cero o un uno. Para leer el contenido de una célu­
la, es decir, ver su contenido, se eleva al valor de Vcc la tensión de su línea de se ­
lección y esto hace que la corriente que pasa por el em isor deJT, o de T2 unida
a la línea de selección se desvíe al emisor unido a la salida Q o Q respectivamente
y a la salida de los amplificadores de lectura L, y L 2 se observe el estado de la
célula.
Para memorizar el estado de las entradas / e / en el interior del biestable se
realiza la selección tal com o se indicó en el apartado anterior y simultáneamente
666
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
Salida
de
I nf ormaci ón
Control
de
escritura
Li nea
de
s el ecci ón
M
M
Entrado
de
Inf ormaci ón
F i g u r a 7 . 9 5 . — C é l u l a d e u n a m e m o r i a d e a c c e s o a l e a t o r i o e s t á t i c a b i p o l a r r e a l i z a d a e n te c n o l o g í a
TTL.
se aplica la señal de control de escritura que desinhibe los amplificadores de escri­
tura Ei y E2. La salida de uno sólo de estos amplificadores se pondrá al nivel de
masa y hará conducir al transistor T, o T2 correspondiente. Al volver la línea de
selección al nivel de masa, dejará de conducir el transistor f , o f 2 a través de su
emisor unido a Q o Q y lo ha hará a través de aquélla, memorizándose de esta
forma la inform ación I.
En la figura 7.95 se supone que la inform ación que se escribe en el biestable
se lee simultáneamente a la salida de los amplificadores L¡ y L 2. Si se quiere inhi­
bir la lectura mientras se realiza la escritura, se inhibirán dichos amplificadores
mediante la señal de control de escritura.
Las memorias activas de tecnología MOS presentan la ventaja de las dimensio­
nes reducidas de su célula básica, que carece de resistencias porque, tal com o se
estudió en el apartado 5.4.4.2, la carga de los transistores MOS es a su vez otro
transistor MOS.
Las memorias activas MOS se pueden clasificar en dos tipos principales que se
diferencian por el principio físico utilizado por la célula básica para memorizar la
información.
U N ID A D E S D E M E M O R IA
667
Las memorias estáticas son aquéllas que memorizan la información mediante
dos inversores interconectados formando un biestable activado por niveles. Las
dos tecnologías más utilizadas para realizar estas células son la de MOS canal N
y la de MOS complementario (CMOS). En la figura 7.96 se representa la célula
básica realizada con transistores MOS canal N enriquecidos y el lector puede ob­
servar su paralelismo con la célula bipolar de la figura 7.95. Los transistores 7,
y T4 actúan com o resistencia de carga de 7, y 7 2 respectivamente. La salida di­
recta Q_de la célula es el punto com ún al surtidor de 7 , y el drenador de 7, y la
salida Q es el mismo punto de 7 , y 7 2, Veremos seguidamente cóm o se puede in­
troducir información en esta célula o leer la que contiene. En primer lugar es nece­
sario dotarla de los dispositivos necesarios para seleccionarla, que se indican en la
figura 7.97 y que consisten en los transistores 7 S y 7 6 cuyas puertas están unidas
entre sí y constituyen la línea de selección.
Para leer el contenido de la célula se aplica el nivel de tensión VDD a la línea
de selección y de esta forma se hacen conducir los transistores 7 5 y_76. El estado
de las líneas / e 7 se hace igual al de las salidas de la célula Q y Q y puede ser
aplicado a un amplificador cuya salida se conecta al exterior.
Para escribir en la célula una vez seleccionada, se hace llegar la información
externa a las líneas I e l.
Para que el lector comprenda mejor ios conceptos que acabamos de explicar,
representaremos la célula de la figura 1.91a mediante el diagrama de bloques de
la figura 1.91b y realizaremos con él una memoria de selección lineal (2D) y otra
de selección por coincidencia (3D).
En la figura 7.98 se representa una memoria de selección lineal de 16 posiciones
F i g u r a 7 .9 6 .— C élula de u n a m em oria de a c ce so a le a to r io estática realizad a c o n transistores M O S
d e canal N .
668
S IS T E M A S E L E C T R O N IC O S D IG IT A L E S
CELULA
MOS
ESTATICA
I
T
Línea
de
selección
( b)
F i g u r a 7 .9 7 .— C é lu la d e u n a m e m o ria d e a c c e s o a le a to r io e s tá tic a , re a liz a d a c o n tr a n s is to r e s M O S
d e c a n a l N , c o n d i s p o s i t i v o s d e s e le c c ió n : ) E s q u e m a d e l c i r c u i t o ;
D ia g r a m a d e b lo q u e s .
a
b)
de un bit cada una realizada con las células MOS estáticas de la figura 7.97. Para
seleccionar las 16 posiciones se necesitan cuatro variables de dirección (24 = 16)
que se conectan a un decodificador hexadecimal (uno entre dieciséis). Cada una
de las 16 salidas de este decodificador se conecta a ia línea de selección de una cé­
lula. A l aplicar una combinación de las variables de dirección a la entrada del decodificador, se selecciona la célula cuya entrada de selección está unida a la salida
del decodificador que está activada. Las salidas I e I de todas las células están
unidas entre sí formando una barra de inform ación y en ella aparece el contenido
de la célula seleccionada.
U N ID A D E S D E M EM O RIA
F ig u r a
669
7.98.—M em oria estática de 16 x 1 organizada 2D y realizada con la célula básica de la
figura 7.97.
Si la señal de «Control de escritura-lectura» se encuentra en el nivel correspond ie n te a la lectura, los amplificadores
y E 2 están inhibidos y el estado de la
barra 7 aparece en la salida a través del amplificador inversor de lectura L . Si, por
el contrario, la señal de «Control de escritura-lectura» se encuentra en el nivel co­
rrespondiente a escritura, la información de entrada aparece a través de £ j en la
barra / y su inverso en la barra 7 ; de esta forma la célula memoriza el estado
de la entrada.
En la figura 7.98 que acabamos de analizar se representa el esquema de una
memoria estática MOS de selección lineal (2D) de 16 posiciones de un bit cada
una. El conjunto de las células y los amplificadores de escritura y lectura constitu-
670
F ig u r a
SISTEM AS EL EC TR O N IC O S D IG IT A L ES
7.99.—Diagram a de bloques de una m em oria de acceso aleatorio estática de 2" posiciones
de un bit realizada con la estructura de la figura 7.98.
yen un bloque funcional que puede representarse mediante un rectángulo con los
terminales de selección, entrada y salida de inform ación y «Control de escrituralectura» tal com o se indica en la figura 7.99.
La realización de una memoria de más de un bit en cada posición se comprende
fácilmente a partir del diagrama de bloques de la figura 7.99.
Salida
de
Información
Entrada
de
Información
F i g u r a 7 . 1 0 0 .— D i a g r a m a d e b l o q u e s d e u n a m e m o r i a d e a c c e s o a l e a t o r i o e s t á t i c a d e 2 " p o s ic i o n e s
d e d o s b it s c a d a u n a c o n o r g a u l z a c i ó n 2 D .
671
U N ID A D E S D E M E M O R IA
Una memoria de «, bits en cada posición se realiza mediante
conjuntos de
células MOS estáticas y amplificadores de escritura y lectura, con sus entradas y
salidas d
