ES 2 291 057 B2 - Universidad Politécnica de Madrid

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OFICINA ESPAÑOLA DE
PATENTES Y MARCAS
ESPAÑA
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11 Número de publicación: 2 291 057
21 Número de solicitud: 200401381
51 Int. Cl.:
G04F 10/00 (2006.01)
G01T 1/208 (2006.01)
PATENTE DE INVENCIÓN CON EXAMEN PREVIO
22 Fecha de presentación: 08.06.2004
43 Fecha de publicación de la solicitud: 16.02.2008
Fecha de la concesión: 22.01.2009
73 Titular/es: Universidad Politécnica de Madrid
Ramiro de Maeztu, 7
28040 Madrid, ES
72 Inventor/es: Guerra Gutiérrez, Pedro y
Santos Lleó, Andrés de
45 Fecha de anuncio de la concesión: 16.02.2009
45 Fecha de publicación del folleto de la patente:
74 Agente: No consta
16.02.2009
54 Título: Sistema de medida de tiempo con alta resolución y autocalibrado basado en dispositivo lógico
programable.
57 Resumen:
ES 2 291 057 B2
Sistema de medida de tiempo con alta resolución y autocalibrado basado en dispositivo lógico programable.
La presente invención está relacionada con la medida de
tiempo con alta resolución, y en particular con un sistema
de medición de tiempo que asocia una etiqueta temporal
a un evento asíncrono por medio de una línea de retardo
tipo Vernier, la cual se realiza sobre un dispositivo lógico programable (FPGA) de bajo coste. La invención tiene
aplicación en la generación de etiquetas temporales asociadas a un suceso externo no periódico. Un ejemplo posible de aplicación consiste en la determinación del instante
exacto en el que un fotón impacta con el sistema de detección, proceso imprescindible para la detección de parejas de fotones coincidentes en tomografía por emisión
de positrones.
Aviso: Se puede realizar consulta prevista por el art. 40.2.8 LP.
Venta de fascículos: Oficina Española de Patentes y Marcas. Pº de la Castellana, 75 – 28071 Madrid
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ES 2 291 057 B2
DESCRIPCIÓN
Sistema de medida de tiempo con alta resolución y autocalibrado basado en dispositivo lógico programable.
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Sector de la técnica
El sector de la técnica en el que se encuadra la presente invención es el de la tomografía por emisión de positrones,
y otros sistemas similares de imagen médica, y en particular la circuitería empleada en la determinación del instante
exacto en el que un fotón impacta con el sistema de detección.
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Estado de la técnica
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La tomografía por emisión de positrones (TEP) se fundamenta en la detección e identificación de parejas de rayos
gamma o fotones de alta energía. Esta pareja de fotones, cuya energía es de 511KeV, es el resultado de la aniquilación
de un positrón por colisión con un electrón y se propagan en direcciones prácticamente opuestas (180º), alcanzando
los dispositivos detectores prácticamente en coincidencia temporal.
A tal efecto resulta imprescindible un dispositivo y mecanismo que permita obtener una etiqueta temporal para
cada fotón, de tal modo que la coincidencia temporal entre pareja de fotones se resuelve comparando sus etiquetas
temporales. Dos fotones se consideran en coincidencia temporal si la diferencia entre sus etiquetas temporales es
inferior a un determinado valor denominado ventana de coincidencias.
Cada par de detectores físicamente enfrentados constituye una línea de respuesta, y la actividad vista en cada
línea de respuesta, representada como el número de desintegraciones por unidad de tiempo, equivale a la integral de la
radioactividad dentro del volumen definido por la mencionada línea de respuesta. A partir de la integral o proyección de
la actividad es posible la reconstrucción tomográfica de la actividad en cada punto del volumen por medio de métodos
algorítmicos ampliamente descritos en la literatura científica. En tomografía por emisión de positrones la calidad de la
imagen reconstruida a partir de las proyecciones antes indicadas depende en gran medida de la resolución y precisión
de la etiqueta temporal asociada a cada fotón individual detectado.
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En el estado actual de la técnica en tomografía por emisión de positrones, se requiere que la marca temporal asociada a cada fotón tenga una resolución inferior a 5 nano (n) segundos (s) si el sistema de reconstrucción tomográfica no
considera correcciones por tiempo de vuelo (TOF), e inferior a 200 pico (p) segundos (s) si se pretende la mencionada
corrección.
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En general, existen cuatro técnicas alternativas para la extracción de la etiqueta temporal de alta resolución: el
conversor tiempo-discreto (TDC), la línea de retardos Vernier (VDL), el lazo enganchado en retardo (DLL) y la digitalización por anillo oscilatorio. La presente invención propone una variante de la línea de retardo Venier cuya estructura se adapta a las características físicas y arquitecturales de los dispositivos lógicos programables de granularidad
fina.
Una limitación común de los dispositivos de generación de marcas existentes, que emplean una de las cuatro técnicas citadas, es la necesidad de una electrónica mixta dedicada exclusivamente a la generación de marcas temporales.
Esta electrónica se puede manifestar bien en la forma de un circuito integrado de propósito específico (ASIC) proporcionado por un tercer fabricante, bien como un conjunto de elementos discretos soldados en el circuito impreso, o
bien como un bloque de lógica mixta insertado dentro de un sistema ASIC on-chip más complejo. A excepción de la
última solución, la generación de la marca de tiempos implica un mayor consumo de área dentro del circuito impreso
y, en cualquier caso, un mayor coste del sistema final.
En (Mota, Christiansen et al. 2000) se describe un ASIC empleado en experimentos de física de partículas , que
combina una línea de retardo pasiva con un lazo enganchado en retardo (DLL) para proporcionar una marca de tiempo
de alta resolución y calibrado automático.
En (Rieven 2003) y (Gu and Khieu 2003) se detalla el funcionamiento y problemática de los circuitos DLL y VDL,
y se muestra la estructura típica de una línea de retardo Vernier. De acuerdo con el procedimiento mostrado, una señal
atraviesa la línea de retardo que dispone de N etapas, y en cada una de ellas sufre una cierto retraso τn . De este modo
se obtienen tantas versiones retardadas de la señal de entrada como se desee. En general, el sistema puede incluir
un codificador programable, que seleccione cada una de las etapas, de modo que cada retardo puede calibrarse por
separado.
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En (Kalisz, Szplet et al. 1997) se propone la realización de una línea de retardo Vernier sobre un dispositivo lógico
programable (FPGA), lo cual exige una cuidadosa programación del dispositivo. Se justifica el uso de este tipo de
dispositivos como una forma de reducir substancialmente los costes de desarrollo y se selecciona como tecnología
óptima de implementación una FPGA basada en estructuras de antifusibles amorfos, una arquitectura de escaso éxito
comercial. Sin embargo, la conclusión de este trabajo es que, debido a la problemática de la corrección fina del tiempo
que deriva en múltiples iteraciones de diseño y, puesto que esta tecnología permite una única programación, el proceso
de diseño resultante no es tan económico como inicialmente pretende el autor.
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En (Fries 2003) se propone una variación a la línea de retardo Vernier, en el que en lugar de retardar la señal del
evento, se retarda la señal de reloj. Para ello se hace uso de un módulo, disponible dentro de algunos dispositivos
lógicos programables más recientes, que permite introducir un desfase controlado en la señal de reloj. De este modo
se derivan cuatro señales de reloj desfasadas 90º entre sí, lo cual da lugar a una resolución temporal que es un cuarto
del periodo del reloj maestro empleado. Esta solución se caracteriza por su sencillez de implementación, pero impone
una importante restricción en la frecuencia de trabajo del dispositivo para lograr la resolución deseada, lo cual deriva
en dispositivos programables más caros.
En el resumen de la comunicación (Wu, Shi et al. 2003) se propone el empleo de la línea de acarreo existente en las
FPGA modernas para la realización de una línea de retardo Vernier. Esta línea de acarreo está originalmente pensada
para la propagación de la señal de acarreo en operaciones aritméticas dentro de la FPGA, y se caracteriza por su
regularidad y bajo retardo, proporcionado una ruta predefinida y homogénea dentro de la FPGA, que se puede asimilar
a una línea pasiva RC (resistencia-condensador). Por sus características, esta solución proporciona una resolución de
esta línea de retardo muy inferior al nanosegundo a costa de un importante consumo de área dentro de la FPGA, al
tiempo que las líneas de acarreo largas necesarias para implementar este método incluyen múltiples no-linealidades
consecuencia de las capacidades parásitas que cargan la línea y las transiciones entre columnas del dispositivo, que
afectan a las prestaciones del circuito.
Las propiedades de la línea de retardo dependen en gran medida de la tensión de alimentación, la temperatura y
el proceso tecnológico subyacente. Por este motivo la variabilidad de estos factores influye sobre la medida, y exige
de un proceso de calibrado que haga independiente la citada medida de los mencionados factores externos. En una
línea de retardo implementada en un ASIC la variabilidad se soluciona mediante un control en bucle cerrado que
ajusta el retardo de cada etapa hasta lograr un retardo predefinido, tal y como se muestra en (Roger and Grigorievich
2002) y en (Rieven 2003). Estas soluciones analógicas no son posibles en una FPGA y deben considerarse un método
alternativo de calibrado mediante métodos exclusivamente digitales. A un experto en la materia no se le escapa que
dicha calibración debe realizarse continuamente con el fin de corregir las variaciones temporales de dichos factores.
En consecuencia, los métodos y aparatos existentes en la actualidad para introducir retardos de alta precisión en
una señal individual basados en dispositivos lógicos programables no proporcionan las prestaciones necesarias, en lo
que a resolución y flexibilidad se refiere, para la generación de etiquetas temporales en tomografía por emisión de
positrones.
Explicación de la invención
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La presente invención proporciona un método y aparato para introducir retardo en una señal, individual y no
periódica, cuyas prestaciones se adaptan a la aplicación antes mencionada, y para lo cual se emplea un dispositivo
lógico programable (FPGA) de granularidad fina.
Los dispositivos lógicos programables constituyen una interesante alternativa a las soluciones basadas en circuitos
integrados específicos (ASIC) o soluciones basadas en componentes discretos externos, no sólo por su reducido coste
sino por la reducción en área que esto supone, así como la posibilidad de integración de la línea de retardo dentro de
un diseño digital más complejo.
La resolución temporal de la invención propuesta es función del proceso tecnológico de la FPGA utilizada, así como de la temperatura y tensión de alimentación del dispositivo. En condiciones ambiente la resolución de la invención
propuesta es del orden de 1 ns.
La presente invención supone una solución de bajo coste que hace uso de las características físicas y arquitecturales
de los dispositivos lógicos programables de última generación para lograr un balance entre resolución y área, que
integra autocalibrado, y que puede ser descrita en un lenguaje de alto nivel totalmente sintetizable, lo cual favorece la
migración hacia nuevos dispositivos FPGA.
El objeto de la presente invención es un sistema de medida del tiempo instante con alta resolución y autocalibrado
basado en dispositivo lógico programable (FPGA), que determina el instante en el tiene lugar un evento externo no
periódico que comprende los siguientes subsistemas:
a. un subsistema de detección de eventos externos asíncronos a la señal de reloj maestra,
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b. un subsistema de medida del tiempo con alta resolución que comprende una línea de retardos analógica y
que proporciona una medida del tiempo entre dos eventos, el evento externo y la señal de reloj interna, y
en la que la línea de retardo analógica es regenerativa y su funcionalidad configurable,
c. un subsistema de calibrado, que estima el retardo introducido por cada etapa del circuito de retardo por
medio de un pulso de calibración de duración conocida y de una línea de retardo analógica equivalente a la
empleada para la medida del tiempo,
d. un subsistema de generación de la etiqueta temporal asociada al evento asíncrono.
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En el citado sistema de medida del tiempo, el subsistema para la detección de eventos asíncronos monitoriza el
estado de la línea asociada al evento, con una periodicidad determinada por la señal de reloj maestro, e identifica la
ocurrencia de un evento en la línea asociada a la señal externa asíncrona como un cambio en el estado de la línea,
detectando bien un flanco o bien un cambio en el nivel de la citada señal, y generando un pulso de duración un ciclo
de reloj que indica a los demás subsistemas que en el ciclo de reloj anterior al citado pulso se produjo un evento para
el cual se quiere generar una etiqueta temporal.
En el citado sistema de medida del tiempo, los subsistemas de medida del tiempo con alta resolución y de calibrado
incluyen una línea de retardo analógica tipo Vernier la cual comprende
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a. E etapas de retardo, donde E es función del período del reloj maestro y del retardo introducido por cada
etapa y su valor es tal que garantiza que el retardo total introducido sea superior al período T del reloj
maestro a la temperatura de trabajo donde el retardo por etapa sea mínimo, cada una de las cuales se realiza
sobre una celda de configuración del dispositivo lógico programable e introduce un retardo incremental
sobre la señal analógica de entrada, en el que este retardo introducido sobre la señal es de dos tipos: discreto
y distribuido; el primero tiene su origen en la configuración de la celda de configuración; mientras que el
segundo tienen su origen en la línea de interconexión física entre celdas de configuración consecutivas en
la línea de retardo analógica, donde la ruta de interconexión física que sigue la señal en su propagación a
lo largo de la línea retardo analógica se selecciona de modo que el retardo introducido por los elementos
de interconexión entre celdas de configuración consecutivas esté equilibrado,
b. E registros, uno por cada etapa de retardo, que muestrean el estado de la línea de retardo analógica a
intervalos regulares disparados por el flanco del reloj maestro, y el que la captura esta habilitada por una
señal de control activada por el subsistema al que pertenece la línea de retardo analógica,
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c. tres entradas: el reloj, la señal de habilitación y la señal sobre la que se introduce el retardo; y E salidas,
una por cada registro de muestreo.
Para la realización de cada una de las etapas de retardo de la citada línea de retardo analógica se emplea una
celda de configuración de la FPGA. Dentro de la citada celda de configuración se recurre a la tabla de configuración
(LUT), habitualmente una memoria RAM estática, como elemento de retraso, lo cual confiere al elemento de retardo
las propiedades de regeneración de la tensión, restaurando la tensión de la línea de retardo analógica a los valores
correspondientes al “1” y “0” lógico, y configurabilidad del elemento de retardo.
Cada tabla de configuración de cada celda de configuración perteneciente a la línea de retardo analógica se configura de modo que realiza una de las siguientes funciones lógicas: buffer, en que el valor lógico a la salida es igual a
la entrada, función lógica AND, función lógica OR o multiplexor de dos entradas. En realización preferida la citada
tabla de configuración se configura como un buffer teniendo para ello tres entradas: una señal de reloj, una de habilitación o captura y una entrada para la señal que se propaga por la línea de retardo analógica; y dos salidas: una con
la señal analógica que se propaga por la línea de retardo analógica sobre la que se ha introducido un retardo adicional
por medio de la tabla programable, y una señal que proporciona el estado de la línea en el instante de captura, marcado
por el flanco de la señal de reloj. Además en una realización preferida las celdas de configuración consecutivas en la
línea de retardo analógica se sitúan físicamente en posiciones consecutivas del dispositivo lógico programable, bien
por filas o por columnas; y por que el interconexionado relativo entre celdas consecutivas hace uso de los mismos
canales de conmutación, de modo que el retardo entre celdas consecutivas es equivalente para toda pareja de celdas de
configuración consecutivas.
El subsistema para la medida del tiempo con alta resolución del citado sistema de medida del tiempo con alta
resolución comprende los siguientes elementos:
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a. una línea de retardo analógica, cuya entrada conecta con una señal externa, asociada al evento asíncrono
cuyo instante de ocurrencia se quiere registrar, y cuya señal de habilitación está conectada con la señal de
detección de pulso generada por el subsistema para la detección de eventos asíncronos,
b. un bus que combina la lectura de los distintos registros de muestreo , de modo que los n bits más significativos tienen un cierto valor lógico cuando se detecta un evento y los registros restantes el valor lógico
complementario, donde n indica el número de etapas que la señal de entrada asociada al evento atraviesa
en su propagación a lo largo la línea entre el instante en que se produce el evento y el instante en que se
muestrea el estado de la línea, determinado el flanco ascendente o descendente de la señal de reloj, y su
valor es siempre menor o igual al número de etapas de retardo E,
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c. un decodificador que transforma el valor del bus, resultante de agrupar los valores de los E registros de
muestreo, en un nuevo código que facilite su interpretación por parte de los subsistemas restantes del
sistema de medida del tiempo.
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Ha que destacar que una realización preferida el decodificador del citado subsistema para la medida del tiempo
con alta resolución transforma la lectura de los E registros en un entero sin signo, representado en complemento a dos,
que indica el número de elementos de atraviesan la línea de retardo analógica entre el instante en que la entrada a la
línea de retardo analógica cambia de nivel y el instante en que se muestrea el estado de la línea.
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Por otra parte el subsistema de calibrado del citado sistema para la medida del tiempo con alta resolución comprende los siguientes elementos:
a. un registro tipo flip-flop, cuya entrada es el pulso generado por el contador síncrono,
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b. una línea de retardo analógica, la cual se sitúa físicamente paralela a la línea de retardo analógica principal
y empleando para ello la fila o columna más próxima posible, de acuerdo con las restricciones tecnológicas
impuestas por la FPGA, y cuya señal de habilitación de la línea de retardo analógica es la salida del registro
flip-flop,
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c. un contador síncrono con el reloj maestro que genera periódicamente un pulso de duración constante que
se toma como señal de entrada a la línea de retardo analógica,
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d. un filtro autoregresivo que promedia las lecturas realizadas por la línea de retardo analógica de calibración,
y cuyo valor se actualiza con cada pulso generado por el contador síncrono,
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e. un registro para el almacenamiento del último valor de calibrado, cuyo valor se actualiza con el resultado
proporcionado por el filtro autoregresivo y el cual refleja el número de etapas de retardo que atraviesa un
pulso de duración conocida durante un período del reloj maestro, y del que por tanto se obtiene el retardo
introducido por cada una de las celdas de retardo.
Los resultados del subsistema de medida del tiempo y de calibración son las entradas del subsistema de generación
de la etiqueta temporal asociada al evento externo, el cual comprende:
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a. un contador cíclico síncrono con el reloj maestro, cuyo valor se incrementa en uno con cada ciclo de reloj
y retorna a cero cuando se produce el desbordamiento,
b. un subsistema de cálculo que, ante la detección de un evento asíncrono en el exterior, combina la información proporcionada por el citado contador síncrono con el valor almacenado en el registro de almacenamiento del subsistema de calibrado y con la lectura proporciona por la línea de retardo analógica asociada
a la señal externa.
La secuencia de operaciones necesaria para obtener la etiqueta temporal en el subsistema de generación de la
etiqueta temporal a partir de los datos proporcionados por el subsistema de medida del tiempo y el subsistema de
calibración se fundamenta en el método seguido en la elaboración de la línea de retardo analógica principal y de
calibración, de modo que se considera que el evento tiene lugar el instante de tiempo resultante de multiplicar el
valor del contador del subsistema de generación de la etiqueta temporal por el período de reloj y descontar de este
valor el resultado de multiplicar la lectura de la línea de retardo analógica principal, a la salida del decodificador
del subsistema de medida del tiempo, por el período de reloj normalizada por el valor almacenado en el registro de
calibración. De este modo el subsistema de cálculo perteneciente al subsistema de generación de la etiqueta temporal
comprende
a. un multiplicador, cuyas entradas son un valor constante que expresa la duración conocida del pulso de
calibración y el valor proporcionado por el subsistema de medida del tiempo con alta resolución a la salida
del decodificador,
b. un divisor, que divide el resultado a la salida del primer multiplicador por el valor almacenado en el registro
del subsistema de calibrado que almacena el último valor de calibrado,
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c. un multiplicador, cuyas entradas son un valor constante que expresa la duración del ciclo de reloj y el valor
proporcionado por el contador síncrono del subsistema de generación de la etiqueta temporal,
d. un restador, que descuenta el resultado del divisor del valor a la salida del segundo multiplicador, que escala
el contador síncrono mediante el periodo de reloj.
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Una realización alternativa del sistema de medida del tiempo con alta resolución posible es aquella que combina
los subsistemas de medida del tiempo con alta resolución y de calibrado, de modo que comparten en el tiempo el uso
de una única línea de retardo física común a ambos subsistemas.
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En esta realización alternativa del sistema de medida del tiempo, la primera etapa de retardo de la línea de retardos
analógica tiene 5 entradas: una señal de reloj, una de habilitación y tres entradas que actúan sobre la tabla de configuración, la cual se configura como un multiplexor con dos entradas, la señal procedente del exterior y el pulso de
calibración, más una tercera señal selecciona entre una u otra, mientras que las tablas de configuración de las restantes
celdas de configuración pertenecientes a la línea de retardo analógica tienen una única entrada, de modo que la salida
es igual a la entrada más un cierto retardo temporal; de este modo la línea de retardo analógica toma como entrada
pulsos procedentes del exterior o del subsistema de calibrado, y ambos subsistemas comparten en el tiempo una única
línea física de retardos.
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Independientemente de la realización escogida para la elaboración del sistema de medida del tiempo con alta
resolución, se emplea un circuito de bucle enganchado en fase o retardo para la reducción de la variabilidad (jitter) de
la señal de reloj maestro del sistema procedente del exterior.
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El citado sistema de medido del tiempo expuesto en esta descripción puede ser empleado como un bloque constructivo de uno de los siguientes sistemas de imagen médica: escáner para tomografía por emisión de positrones (TEP),
resonancia magnética nuclear (RMN), tomografía computerizada por rayos-X(CT), tomografía por emisión de fotones
individuales (SPECT) y tomografía óptica.
Descripción de los dibujos
Fig. 1: Línea de retardos de Vernier genérica
Fig. 2: Diagrama de tiempos para la línea de Vernier
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Fig. 3: Ejemplo de configuración de la celda base del dispositivo lógico programable
Fig. 4: Línea de retardos implementada sobre un dispositivo lógico programable
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Fig. 5: Colocado y retado de la línea de retardo Vernier en el dispositivo lógico programable
Fig. 6: Ejemplo de circuito para generación de la señal de validación del dato presente en los registros de captura
de la línea de retardos Vernier.
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Fig 7: Realización de la invención con dos líneas de retardo
Fig 8: Realización de la invención con una única línea de retardo.
Exposición de un modo de realización de la invención
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Un especialista de la materia podrá apreciar que la siguiente descripción de la presente invención tiene carácter
ilustrativo y que la invención no se limita al ejemplo aquí expuesto.
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En la Fig. 1 se muestra un ejemplo de una línea Vernier típica con varios elementos de retardo. Este ejemplo de
línea de Vernier (Fig. 1) muestra una cadena en la que tres elementos de retardo (111), (112), (113) retrasan una
señal de entrada (12) procedente del exterior, y otros tres elementos de retardo (131), (132), (133) retrasan la señal
de parada (14). Las distintas versiones retardadas (151), (152), (153) de la señal de entrada son la entrada de un
elemento de almacenamiento (171), (172), (173), p. ej. un flip-flop (FF), y el flanco de las distintas señales de parada
retardadas disparan la captura del valor presente en la línea de retardo. En la presente figura se asume que los retardos
Ti introducido por los elementos de retardo (111-113), (131-133) son estimados o determinados por un circuito de
calibración adicional no contemplado en esta figura.
En la Fig. 2 se muestra un posible diagrama de tiempos para una línea Vernier típica (Fig. 1). Imagínese que en
el instante t0 (21) se activa la señal de entrada (12), indicando la detección de un cierto evento externo, y que la señal
de captura del estado de la línea de retardo se produce en el instante t0 +∆t (22). En el ejemplo mostrado se considera
que no se introduce retardo alguno en la línea de captura, de modo que los distintos retardos (131), (132), (133) son
despreciables, y que la señal de entrada es retardada en el tiempo de tal modo que los registros de almacenamiento
son alimentados por copias retrasadas (151), (152), (153) de la señal original (12). En este ejemplo la relación entre el
intervalo de tiempo ∆t transcurrido entre el evento y la captura es tal que la señal de entrada tan solo se ha propagado
hasta alcanzar el primer registro (171), pero no los restantes. En los registros de captura (161), (162), (162) se encuentra
codificado (23) el estado de la línea en el instante de la captura, que tiene lugar con el flanco de subida de la señal de
reloj, y en el que están a nivel alto aquellos registros que fueron alcanzados por el pulso de entrada en su propagación
a lo largo de la línea de retardo. Es evidente que cuanto mayor sea el número de registros a nivel alto, mayor es el
tiempo transcurrido entre el instante en que se produce el evento y el instante de captura. Un circuito decodificador
(18) transforma este código de registros a nivel alto y registros a nivel bajo, en otro que resulte de mayor interés en
etapas posteriores de procesado (19), siendo una solución posible la transformación en un entero si signo cuyo valor
es igual al número de registros a nivel alto.
A continuación se mostrará un ejemplo de realización del aparato de la línea Vernier típica (Fig 1) sobre un
dispositivo lógico programable, y se describirá un método y aparato para la obtención de los retardos introducidos en
el dispositivo.
La realización de la línea de retardo se logra mediante una programación especial de los distintos componentes
del dispositivo lógico programable. Para ello es necesario especificar la configuración de las celdas elementales y la
interconexión entre celdas, a fin de que el circuito sea funcionalmente equivalente al descrito en la línea Vernier típica
(Fig. 1).
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En la Fig. 3 se muestra un ejemplo de configuración para la celda elemental de la FPGA. En este ejemplo la celda
básica consta de dos tablas RAM de cuatro entradas cada una y dos registros FF. Como se muestra en esta figura,
una de las parejas RAM (330)/FF (331) se programa de tal modo que la señal de entrada a la celda elemental (310)
atraviesa la tabla de memoria (330) y da lugar a dos copias de la señal de entrada (353), (354). La celda presenta dos
líneas de salida (320), (321). La primera de las mencionadas salidas (320) es una copia retrasada de la señal de entrada
(310), en la que el retardo es introducido por el conexionado, la tabla de memoria y los multiplexores de configuración,
y tiene por valor τ*CLB = τ*0 (350)+ τ*1 (351)+ τ*2 (350)+ τ*3 (350). La segunda de las copias producidas (354) alimenta
la entrada del registro de captura (331). La señal de reloj maestro (313) se conecta a la entrada de reloj del FF actuando
como señal de captura, y ésta se valida con una señal de habilitación, enable (312). Si la tabla de memoria se configura
de tal modo que realice la función de un buffer regenerador, con D=A4, entonces la celda elemental (Fig. 3) (41) (42)
es funcionalmente equivalente a un buffer (111) que introduce un retraso sobre un señal de entrada (310) (410) y cuyo
resultado da lugar a dos salidas obtenida a capturar la señal salida del buffer mediante registro (321) (416) y otra que
es una copia retardada (320) (415) de la señal de entrada.
La configuración de la tabla de memoria como un buffer tiene una función doble, por un lado introduce un cierto
retardo τ*1 (351), el cual es independiente de la función lógica que implemente la citada tabla, y por el otro regenera
la tensión de la línea de retardo impidiendo que en líneas de retardo largas con múltiples bloques configurables se
produzca una caída de tensión, consecuencia de las capacidades y resistencias parásitas a lo largo de la misma; este
hecho redunda en beneficio de la linealidad del sistema de medida. Cualquier retardo introducido sobre la señal es
función del proceso tecnológico y de la temperatura local del circuito electrónico, de modo que resulta necesario
un aparato y método de calibrado que proporcione el valor del citado retardo y permita seguir sus fluctuaciones
temporales.
Hay que hacer notar que las herramientas comerciales para diseño con FPGA están concebidas para la realización
de sistemas digitales. Por este motivo la realización de soluciones analógicas, como la línea de retardo propuesta en
esta invención, requieren de una metodología de diseño no convencional que no corresponde con la hipótesis de trabajo
con la que se desarrollan estas herramientas, motivo por el cual el flujo de diseño resultante entra en conflicto con los
algoritmos de análisis, optimización y síntesis presentes en las herramientas comerciales, dificultando la realización
de una configuración de estas características y haciendo necesario un conocimiento profundo y detallado de la propia
herramienta de diseño.
En la Fig. 4 se muestra la funcionalidad de la celda de las etapas 1 y 2, configuradas tal y como se muestra en la
Fig. 3. Por simplificación se define τ*5 = τ*0 (350)+ τ*1 (351)+ τ*2 (325), El especialista en la materia puede observar
la equivalencia funcional entre la etapa de retardo Vernier clásica mostrada en la Fig. 1 y la de la celda elemental de
la FPGA de la Fig. 4. La línea de retardo Vernier se construye como una concatenación de celdas elementales (41),
(42) configuradas tal y como se describe en la Fig. 3. La señal de entrada de la etapa 2 (420) es la salida de la etapa
1 (415) mas un cierto retardo τ*i+1,PROP (402) que depende de la ruta de interconexión entre ambas celdas elementales.
Al tener todas las celdas elementales idéntica configuración se puede asumir que, salvando la variabilidad por causa
del proceso tecnológico de fabricación, todas las etapas introducen el mismo retardo τ*= τ*PROP (402)+ τ*5 + τ*3 (353)τ*4 (354).
En la Fig. 5 se muestra un esquema del posicionamiento dentro de la FPGA de las tres primeras celdas elementales
(40), (41), (42) de la línea de retardo Vernier. Las citadas celdas elementales se configuran como se describe en la Fig. 3
y tiene la funcionalidad descrita por la Fig. 4. Como se adelantó en la descripción de la invención, la presente invención
explota las propiedades arquitecturales de la FPGA, en concreto el interconexionado entre celdas consecutivas explota
la regularidad de las distintas matrices de conmutación (520), (521), (522) dentro del dispositivo, que permite que la
ruta de conexión entre cada par de celdas consecutivas sea siempre la misma y, por lo tanto, el retardo introducido
por el conexionado entre celdas es lo más homogéneo posible de modo que para todas las etapas τ*j,PROP ≈ τ*i,PROP ,
excepto para la primera, que conecta la línea con el pad de entrada o con el circuito de calibración.
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Desde el punto de vista funcional no afecta el hecho de que la ruta de conexión de la primera etapa (400) , que
conecta el pad de entrada (50) con la primera celda (40), sea distinta a las demás y por lo tanto el retardo de τ*0,PROP
sea ligeramente distinto a τ*PROP , ya que la diferencia entre ambos valores se considera un sesgo constante que afecta
a todos por igual, siempre y cuando la ruta de conexionado entre el pad de entrada y la primera celda elemental sea la
misma para todas las líneas de retardo presentes en la FPGA.
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Preferiblemente la primera celda de retardo se situará físicamente lo más cerca posible del pad de entrada (50). Hay
que hacer notar que los algoritmos de posicionamiento y rutado presentes en las herramientas comerciales de diseño
para FPGA rara vez garantizarán la regularidad en el posicionamiento de los bloques y rutado de las señales, por lo cual
es necesario acudir a mecanismos de posicionamiento avanzados que suelen proporcionar las citadas herramientas.
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La regularidad descrita tanto en posicionado como interconexionado reduce notablemente las no-linealidades del
dispositivo de medida y permite la afirmación de que los retardos de todas las celdas son equivalentes, de valor τ*=
τ*PROP +τ*0 + τ*1 + τ*2 + τ*3 - τ*4 , y reproducibles por otra línea de retardo que tenga el mismo esquema de posicionado
y conexionado. Este hecho permite la realización de un circuito de calibrado que mida el número de etapas que se
atraviesan en un tiempo conocido, y de ahí se calcule el retardo de cada celda de la línea de retardo de calibración, que
es equivalente al de la línea de retardo principal.
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En la Fig. 5 (40), (41), (42), se muestra una línea de retardo de 3 etapas en la que se ha resaltado la conexión por
la que se propaga el pulso de entrada, como se puede apreciar, los bloques de conmutación (520), (521), (522) están
configurados de modo que la ruta de conexión entre etapas (401), (402) es la misma para todas las celdas. La primera
etapa (40) conecta (400) la línea al mundo exterior por medio del pad (50), o bien a un circuito de calibración que
proporciona los pulsos necesarios para la obtención del retardo introducido en cada etapa. El número de etapas E en la
línea de retardo necesarias para la medida del tiempo es función del período del reloj maestro y del retardo introducido
por cada etapa. Durante la fase de diseño se seleccionará un número de etapas E que garantice que el retardo total
introducido sea, a la temperatura de trabajo donde el retardo por etapa sea mínimo, superior al período T del reloj
maestro. Este hecho crea una dependencia entre el número de etapas necesarias y la tecnología subyacente que no
afecta al espíritu de la invención.
En la Fig. 6 se muestra una posible realización del circuito de detección de eventos. El citado circuito determina si
dentro del último ciclo de captura se produjo algún evento. El especialista en la materia puede determinar que dicho
circuito generará un pulso (60) si se produce un cambio en el estado de la señal de entrada (12) en dos periodos de
captura consecutiva. El citado pulso valida el valor a la salida del decodificador de la línea de Vernier (19). Preferiblemente el dispositivo de captura más reciente (601) se sitúa lo más cerca posible del pad de entrada, y preferiblemente
se selecciona el registro existente en muchas FPGAs en el mismo pad (50).
El citado decodificador (18) proporciona un valor N relacionado con el instante dentro del ciclo de captura, preferiblemente un ciclo del reloj maestro de periodo T, en el que se produce el evento. El evento se produce ∆t = τ·N
ns (21) antes que el flanco de captura (22), donde τ, que refleja el retardo introducido por cada etapa de retardo, es
desconocido y variable con el tiempo y su valor se estima por medio del proceso de calibración. El valor de N será
siempre menor igual al número total E de etapas de retardo en la línea de retardos, donde E es función del período del
reloj maestro y del retardo introducido por cada etapa.
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La calibración se realiza mediante la inyección periódica en la línea de retardo de una señal de duración conocida
y generada internamente. La presente invención propone dos alternativas,
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la primera, cuyo esquema se resume en la Fig. 7, emplea una línea de retardo (72) dedicada exclusivamente al
proceso de calibrado de la línea principal (71), y que físicamente se sitúa los más cerca posible de la línea de retardo
principal, con el objeto de que las condiciones térmicas y tecnológicas sean lo más similares posible. Ambas líneas de
retardo obedecen al mismo esquema de posicionamiento e interconexionado, de tal modo que los retardos introducidos
por los distintos en elementos en un caso y el otro son lo más parecidos posibles. En esta realización la señal externa
(12) y la lógica de control de control (74) asociada es independiente de los pulsos de calibración y su lógica de control
asociada (75).
La lógica de calibración combina el resultado obtenido al inyectar varios pulso de calibración (76), y almacena
el valor resultante en el registro de calibración (77), siendo el valor almacenado en este registro una estimación del
número de etapas de la línea que atraviesa un pulso de duración conocida durante un periodo de reloj,. En cada
detección de un nuevo evento (60), se obtiene la etiqueta temporal (79) combinando la lectura de la línea de estado
principal (71) con el estado de calibración (77).
La segunda alternativa, cuyo esquema se resume en la Fig. 8, explota la independencia del retardo τ*1 (351)
introducido por la tabla RAM (330) de la función lógica que ésta implementa. En esta configuración alternativa la
tabla RAM de la primera celda de la línea 40 se configura como un multiplexor (82), que puede tomar como entrada
dos señales distintas, la señal retardada procedente del exterior (12) u otra generada internamente para calibración
(75) en función del valor de una tercera señal de selección (84) generada por la lógica de control (81), mientras que
las restantes celdas mantienen la configuración descrita con anterioridad. En esta segunda realización la primera tabla
de la línea de Vernier desarrolla una función doble, por una parte como multiplexor y por la otra como elemento
de retardo. Mediante este mecanismo de multiplexación se puede inyectar periódicamente la señal de calibración en
la línea de retardos sin que exista diferencia alguna entre los retardos en modo normal y modo calibración. Como
resultado de la multiplexación temporal de ambas funciones, no es posible la detección de aquellos eventos que tengan
lugar durante un periodo de calibrado.
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La lógica de control (84) gestionará el valor presente en la línea de retardo (86), actualizando el estado del registro
de calibración (77) cuando se trate de un pulso de calibrado, o bien combinando (89) la lectura de la línea de retardo
con el registro de calibración en los pulsos que tienen su origen en un evento externo, para los cuales se obtiene la
etiqueta temporal (79) asociada al evento.
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El pulso de calibrado tiene una duración T igual a la duración del ciclo de captura. Como consecuencia del tiempo
de propagación entre la generación y la entrada de la línea de retardo Vernier de calibración así como del tiempo de
establecimiento, setup, de los registros de captura, la duración efectiva del pulso de calibración es T’ = T - T*, donde
T* se estima a partir de la hoja de especificaciones del fabricante del dispositivo. El circuito de calibración obtiene el
número de etapas que atraviesa un pulso de duración conocida T”. El circuito de calibración puede incluir un circuito
de promediado que estime n” como el promedio de varias mediciones de calibración. Al valor n” se denomina estado
del registro de calibración (77), y su valor es variable con el tiempo, una posible realización de esta estimación (76) es
por medio del promediado del resultado de la calibración en los últimos M pulso de calibración.
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La realización del promediado tal y como se muestra en la expresión anterior es costosa en recursos hardware, por
ello una realización alternativa es la realización de un filtrado autorregresivo de primer orden para el que se define un
factor de memoria p, de tal modo que tras cada nuevo pulso de calibrado el factor de memoria pondera la lectura en la
línea de calibrado y el estado actual del registro de calibración:
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El valor de p determina el peso que se otorga a las medidas anteriores frente a las nuevas; para simplificar el
hardware resultante es beneficioso tomar p como una racional de la forma k/2q con k y q arbitrarios.
Combinando expresiones
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El circuito generador de la etiqueta temporal (78) incluye la lógica necesaria para estimar ∆t a partir de la medida
proporcionada por el decodificador (19) y la obtenida a partir de las medidas de calibración. La medida ∆t extiende
la resolución de la etiqueta temporal más allá de la resolución proporcionada por el reloj maestro. Hay que resaltar
que ∆t es una estimación del tiempo que transcurre entre el evento y el siguiente flanco de captura, determinado por el
flanco del reloj maestro. Habitualmente resulta de mayor interés el tiempo transcurrido entre el último flanco de reloj
y el evento, y cuyo valor es
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El circuito generado de la etiqueta temporal incluye un contador externo a la línea de retardo síncrono con el reloj
maestro, cuya resolución es la del reloj, que proporciona mayor rango dinámico a la medida y cuyo valor se almacena
en el registro C.
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Ante la detección de un evento determinado, la etiqueta temporal asociada se obtiene a partir del contador síncrono
y de la lectura del decodificador combinada con la información de calibración (79). De tal modo que se estima que el
evento E tiene lugar en el instante
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Expresión que se puede simplificar por
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En el caso de la tomografía por emisión de positrones, dos eventos distintos se dicen coincidentes si la diferencia
entre sus etiquetas es inferior a un cierto umbral denominado ventana de coincidencia
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Al realizar el cómputo mediante aritmética digital, es habitual normalizar con respecto al periodo de reloj, en cuyo
caso se simplificará T* frente a T. De este modo se dice que dos eventos son coincidentes si se cumple que:
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La mencionada etiqueta temporal se envía a un circuito externo y que no es objeto de la presente invención, y que
determinará si un par de eventos cualesquiera están en coincidencia temporal o no.
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Documentos citados
Fries, M. D. (2003). System and Method for Ascribing times to events in a medical imaging system. US Patent
Application Publication. US. US 2003/0047686 A1.
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20
Gu, L. and C. Q. Khieu (2003). Variably controlled delay line for read data capture timing window. US2003226053.
H04L5/00.
Kalisz, J., R. Szplet, et al. (1997). “Field-programmable-gate-array-based time-to-digital converter with 200-ps
resolution”. Instrumentation and Measurement, IEEE Transactions on 46(1): 51-55.
Mota, M., J. Christiansen, et al. (2000). A flexible multi-channel high-resolution time-to-digital converter ASIC.
Nuclear Science Symposium Conference Record, 2000 IEEE.
25
Rieven, S. A. (2003). Apparatus And Method For Introducing Signal Dalay. WO03083503. G01S3/00.
Roger, D. A. and A. V. Grigorievich (2002). Programmable self-calibrating Vernier and method. Rusia.
WO02095943.
30
Wu, J., Z. Shi, et al. (2003). Firmware-only Implementation of Time-to-Digital (TDC) in Field-Programmable
Gate Array (FPGA). Nuclear Science Symposium.
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REIVINDICACIONES
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1. Sistema de medida del tiempo con alta resolución y autocalibrado basado en dispositivo lógico programable
(FPGA) que comprende los siguientes subsistemas:
a. un subsistema de detección de eventos externos asíncronos a la señal de reloj maestra,
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b. un subsistema de medida del tiempo con alta resolución, que toma como entrada el valor proporcionado por
el subsistema de detección de eventos externos asíncronos, que comprende una línea de retardos analógica
y que proporciona una medida del tiempo entre dos eventos, el evento externo y la señal de reloj interna, y
en la que la línea de retardo analógica es regenerativa y su funcionalidad configurable,
c. un subsistema de calibrado, que toma como estímulo de entrada un pulso interno de calibración periódico
y de duración conocida, para estimar el retardo introducido por cada etapa del circuito de retardo y que
consta de una línea de retardo analógica equivalente a la empleada para la medida del tiempo,
d. un subsistema de generación de la etiqueta temporal, alimentado por el subsistema de medida del tiempo y
el subsistema de calibrado, que proporciona un valor digital relacionado con el instante de ocurrencia del
evento asíncrono.
2. Sistema de medida del tiempo según la reivindicación 1 caracterizado porque el subsistema para la detección
de eventos asíncronos monitoriza el estado de la línea asociada al evento, con una periodicidad determinada por la
señal de reloj maestro, e identifica la ocurrencia de un evento en la línea asociada a la señal externa asíncrona como un
cambio en el estado de la línea detectando, bien un flanco o bien un cambio en el nivel de la citada señal, y generando
un pulso de duración un ciclo de reloj que indica a los demás subsistemas que en el ciclo de reloj anterior al citado
pulso se produjo un evento para el cual se quiere generar una etiqueta temporal.
3. Sistema de medida del tiempo según reivindicación 2, caracterizado porque los subsistemas de medida del
tiempo con alta resolución y de calibrado incluyen una línea de retardo analógica la cual comprende:
a. E etapas de retardo, donde E es función del período del reloj maestro y del retardo introducido por cada
etapa y su valor es tal que garantiza que el retardo total introducido sea superior al período T del reloj
maestro a la temperatura de trabajo donde el retardo por etapa sea mínimo, cada una de las cuales se realiza
sobre una celda de configuración del dispositivo lógico programable e introduce un retardo incremental
sobre la señal analógica de entrada, en el que este retardo introducido sobre la señal es de dos tipos: discreto
y distribuido; el primero tiene su origen en la configuración de la celda de configuración; mientras que el
segundo tienen su origen en la línea de interconexión física entre celdas de configuración consecutivas en
la línea de retardo analógica, donde la ruta de interconexión física que sigue la señal en su propagación a
lo largo de la línea retardo analógica se selecciona de modo que el retardo introducido por los elementos
de interconexión entre celdas de configuración consecutivas esté equilibrado,
b. E registros, uno por cada etapa de retardo, que muestrean el estado de la línea de retardo analógica a
intervalos regulares disparados por el flanco del reloj maestro, y el que la captura esta habilitada por una
señal de control activada por el subsistema al que pertenece la línea de retardo analógica,
c. tres entradas: el reloj, la señal de habilitación y la señal sobre la que se introduce el retardo; y E salidas,
una por cada registro de muestreo.
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4. Sistema de medida del tiempo según reivindicaciones 3 caracterizado porque cada una de las E celdas de configuración de la FPGA pertenecientes a la línea de retardo analógica emplea la tabla de configuración(LUT), habitualmente una memoria RAM estática, como elemento de retraso, lo cual confiere al elemento de retardo las propiedades
de regeneración de la tensión, restaurando la tensión de la línea de retardo analógica a los valores correspondientes al
“1” y “0” lógico, y configurabilidad del elemento de retardo.
5. Sistema de medida del tiempo según reivindicaciones 4 caracterizado porque la tabla de configuración de
cada celda de configuración perteneciente a la línea de retardo analógica se configura de modo que realiza una de
las siguientes funciones lógicas: buffer, en que el valor lógico a la salida es igual a la entrada, función lógica AND,
función lógica OR o multiplexor de dos entradas.
6. Sistema de medida del tiempo según las reivindicaciones 5 caracterizado porque, en una realización preferida,
la citada tabla de configuración se configura como un buffer teniendo para ello tres entradas: una señal de reloj, una
de habilitación o captura y una entrada para la señal que se propaga por la línea de retardo analógica; y dos salidas:
una con la señal analógica que se propaga por la línea de retardo analógica sobre la que se ha introducido un retardo
adicional por medio de la tabla programable, y una señal que proporciona el estado de la línea en el instante de captura,
marcado por el flanco de la señal de reloj.
7. Sistema de medida del tiempo según la reivindicaciones 6, caracterizado porque, en una realización preferida,
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las celdas de configuración consecutivas en la línea de retardo analógica se sitúan físicamente en posiciones consecutivas del dispositivo lógico programable, bien por filas o por columnas; y por que el interconexionado relativo entre
celdas consecutivas hace uso de los mismos canales de conmutación, de modo que el retardo entre celdas consecutivas
es equivalente para toda pareja de celdas de configuración consecutivas.
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8. Sistema de medida del tiempo según reivindicaciones 1 a 7 caracterizado porque el subsistema para la medida
del tiempo con alta resolución comprende:
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a. una línea de retardo analógica, cuya entrada conecta con una señal externa, asociada al evento asíncrono
cuyo instante de ocurrencia se quiere registrar, y cuya señal de habilitación está conectada con la señal de
detección de pulso generada por el subsistema para la detección de eventos asíncronos,
b. un bus que combina la lectura de los distintos registros de muestreo, de modo que los n bits más significativos tienen un cierto valor lógico cuando se detecta un evento y los registros restantes el valor lógico
complementario, donde indica el número de etapas que la señal de entrada asociada al evento atraviesa
en su propagación a lo largo la línea entre el instante en que se produce el evento y el instante en que se
muestrea el estado de la línea, determinado el flanco ascendente o descendente de la señal de reloj, y su
valor es siempre menor o igual al número de etapas de retardo E,
c. un decodificador que transforma el valor del bus, resultante de agrupar los valores de los E registros de
muestreo, en un nuevo código que facilite su interpretación por parte de los subsistemas restantes del
sistema de medida del tiempo.
9. Sistema de medida del tiempo según reivindicaciones 1 a 8 caracterizado porque, en una realización preferida,
el decodificador del subsistema para la medida del tiempo con alta resolución transforma la lectura de los E registros
en un entero sin signo, representado en complemento a dos, que indica el número de elementos de atraviesan la línea
de retardo analógica entre el instante en que la entrada a la línea de retardo analógica cambia de nivel y el instante en
que se muestrea el estado de la línea.
10. Sistema de medida del tiempo según las reivindicaciones 1 a 9 caracterizado porque el subsistema de calibrado
comprende los siguientes elementos:
a. un registro tipo flip-flop, cuya entrada es el pulso generado por el contador síncrono,
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b. una línea de retardo analógica, la cual se sitúa físicamente paralela a la línea de retardo analógica principal
y empleando para ello la fila o columna más próxima posible, de acuerdo con las restricciones tecnológicas
impuestas por la FPGA, y cuya señal de habilitación de la línea de retardo analógica es la salida del registro
flip-flop,
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c. un contador síncrono con el reloj maestro que genera periódicamente un pulso de duración constante que
se toma como señal de entrada a la línea de retardo analógica,
d. un filtro autoregresivo que promedia las lecturas realizadas por la línea de retardo analógica de calibración,
y cuyo valor se actualiza con cada pulso generado por el contador síncrono,
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e. un registro para el almacenamiento del último valor de calibrado, cuyo valor se actualiza con el resultado
proporcionado por el filtro autoregresivo y el cual refleja el número de etapas de retardo que atraviesa un
pulso de duración conocida durante un período del reloj maestro, y del que por tanto se obtiene el retardo
introducido por cada una de las celdas de retardo.
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11. Sistema de medida del tiempo según las reivindicaciones 1 a 10 caracterizado porque el subsistema de generación de la etiqueta temporal comprende:
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a. un contador cíclico síncrono con el reloj maestro, cuyo valor se incrementa en uno con cada ciclo de reloj
y retorna a cero cuando se produce el desbordamiento,
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b. un subsistema de cálculo que, ante la detección de un evento asíncrono en el exterior, combina la información proporcionada por el citado contador síncrono con el valor almacenado en el registro de almacenamiento del subsistema de calibrado y con la lectura proporciona por la línea de retardo analógica asociada
a la señal externa.
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12. Sistema de medida del tiempo según las reivindicaciones 1 a 11, caracterizado porque el que subsistema
de generación de la etiqueta temporal se fundamenta en el método seguido en la elaboración de la línea de retardo
analógica principal y de calibración, de modo que se considera que el evento tiene lugar el instante de tiempo resultante
de multiplicar el valor del contador del subsistema de generación de la etiqueta temporal por el período de reloj y
descontar de este valor el resultado de multiplicar la lectura de la línea de retardo analógica principal, a la salida del
decodificador del subsistema de medida del tiempo, por el período de reloj normalizada por el valor almacenado en el
registro de calibración.
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13. Sistema de medida del tiempo según las reivindicaciones 1 a 12 caracterizado porque el subsistema de cálculo
perteneciente al subsistema de generación de la etiqueta temporal comprende
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a. un multiplicador, cuyas entradas son un valor constante que expresa la duración conocida del pulso de
calibración y el valor proporcionado por el subsistema de medida del tiempo con alta resolución a la salida
del decodificador,
b. un divisor, que divide el resultado a la salida del primer multiplicador por el valor almacenado en el registro
del subsistema de calibrado que almacena el último valor de calibrado,
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c. un multiplicador, cuyas entradas son un valor constante que expresa la duración del ciclo de reloj y el valor
proporcionado por el contador síncrono del subsistema de generación de la etiqueta temporal,
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d. un restador, que descuenta el resultado del divisor del valor a la salida del segundo multiplicador, que escala
el contador síncrono mediante el periodo de reloj.
14. Sistema de medida del tiempo según las reivindicaciones 1 a 10, caracterizado porque en una realización
alternativa posible se combinan los subsistemas de medida del tiempo con alta resolución y de calibrado, de modo que
comparten en el tiempo el uso de una única línea de retardo física común a ambos subsistemas.
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15. Sistema de medida del tiempo según las reivindicaciones 1 a 10 y 14, caracterizado porque la primera etapa
de retardo de la línea de retardos analógica tiene 5 entradas: una señal de reloj, una de habilitación y tres entradas que
actúan sobre la tabla de configuración, la cual se configura como un multiplexor con dos entradas, la señal procedente
del exterior y el pulso de calibración, más una tercera señal selecciona entre una u otra, mientras que las tablas de
configuración de las restantes celdas de configuración pertenecientes a la línea de retardo analógica tienen una única
entrada, de modo que la salida es igual a la entrada más un cierto retardo temporal; de este modo la línea de retardo
analógica toma como entrada pulsos procedentes del exterior o del subsistema de calibrado, y ambos subsistemas
comparten en el tiempo una única línea física de retardos.
16. Sistema de medida del tiempo según las reivindicaciones 1 a 15 caracterizado porque en una realización
preferida se emplea un circuito de bucle enganchado en fase o retardo para la reducción de la variabilidad (jitter) de la
señal de reloj maestro del sistema procedente del exterior.
17. Uso del sistema de medida del tiempo según reivindicaciones 1 a 17 un bloque constructivo de uno de los
siguientes sistemas de imagen médica: escáner para tomografía por emisión de positrones (TEP), resonancia magnética
nuclear (RMN), tomografía computerizada por rayos-X (CT), tomografía por emisión de fotones individuales (SPECT)
y tomografía óptica.
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21 Nº de solicitud: 200401381
22 Fecha de presentación de la solicitud: 08.06.2004
32 Fecha de prioridad:
OFICINA ESPAÑOLA DE
PATENTES Y MARCAS
ESPAÑA
INFORME SOBRE EL ESTADO DE LA TÉCNICA
51
Int. Cl.:
G04F 10/00 (2006.01)
G01T 1/208 (2006.01)
DOCUMENTOS RELEVANTES
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Documentos citados
Reivindicaciones
afectadas
A
US 6255655 B1 (McCROSKEY, W. et al.) 03.07.2001,
todo el documento.
1-17
A
US 5272344 A (WILLIAMS, J.) 21.12.1993, todo el documento.
1-17
A
US 20040084625 A1 (WILLLIAMS, J. et al.) 06.05.2004,
todo el documento.
1-17
Categoría de los documentos citados
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El presente informe ha sido realizado
5 para todas las reivindicaciones
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Fecha de realización del informe
Examinador
Página
18.01.2008
O. González Peñalba
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