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24/11/2003
Características de Conversores Pipeline
•
El conversor A/D pipeline utiliza etapas en cascada, cada una de las cuales es
capaz de producir uno ó más bits.
•
Las diferentes etapas del pipeline funcionan en paralelo, determinando durante
el mismo período de clock los bits pertenecientes a muestras sucesivas de la
señal analógica de entrada.
•
El throughput se incrementa a expensas de la latencia del sistema en N ciclos
de clock. (donde N es la cantidad de etapas)
•
El procesamiento en el camino analógico debe ser elegido para preservar la
información contenida en los bits residuales.
•
La complejidad y el consumo de la etapa del pipeline son significativamente
menores a un conversor de datos completo.
•
La arquitectura pipeline nos brinda la mejor solución de compromiso entre
velocidad, superficie y consumo, comparada con otras soluciones.
•
El numero total de etapas N, necesario para obtener una determinada
resolución disminuye cuando la cantidad de bits por etapa se aumenta.
•
El procesamiento analógico requerido puede ser mas dificultoso cuando la
velocidad y el consumo de una simple etapa aumenta.
•
Esto resulta en que la elección acerca de la cantidad de bits por etapa que
pueden ser utilizados requiera un verdadero análisis preliminar. Comúnmente,
se usan muy pocos bits por etapa.
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Consumo en la Arquitectura Pipeline
A fin de reducir consumo, se investiga una solución de compromiso entre la
resolución por etapa y la cantidad de etapas. El método de escalamiento de
capacitores está descrito para reducir la potencia, con el cual se ha sobredimensionado
en las últimas etapas del caso de una arquitectura Pipeline convencional.
Finalmente, el uso de la corrección digital, permite eliminar los efectos no deseados
causados por imperfecciones en los comparadores, utilizando circuitos digitales de
bajo consumo y no muy alto costo.
Resolución por Etapa optimizando potencia:
En la arquitectura Pipeline Convencional, la solución de compromiso entre la
resolución por etapa y potencia no es algo claro. Para una determinada velocidad de
muestreo, cuando se incrementa la resolución por etapa, el número de etapas
necesario disminuye. De manera que, cada etapa requiere más potencia para convertir
múltiples bits. Cuando se disminuye la resolución por etapa, el número de etapas
necesarias aumenta, de esta forma cada etapa requiere menos potencia. Esto da la
pauta para estimar el consumo de Conversores AD Pipeline convencionales para
deferentes resoluciones por etapa.
CF=C
CF=C
CS=(2B-1)C
-
B
CS=(2 -1)C
+
+
ADSC
Etapa i
Etapa i+1
Fig. 2.5. Estimación de consumo en un Conversor A/D pipeline (caso de B=2 bits por etapa)
En un conversor Pipeline convencional, cada etapa es idéntica al resto y tiene la
misma funcionalidad. Generalmente, el consumo total puede ser hallado como el
producto entre el consumo de una etapa y el número de etapas. En la mayoría de los
casos la potencia de una etapa se disipa mayoritariamente en los circuitos de: el subconversor analógico digital (ADSC) y el amplificador de muestreo y retención (SHA).
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La estimación de consumo del circuito de sub-conversión puede hallarse como sigue.
La Fig. 2.5 muestra una etapa en el Pipeline cargando a la etapa siguiente. La carga
capacitiva es 2B C+ CFlash, donde CFlash es la capacitancia de entrada del conversor
AD de la etapa siguiente. El numero total de etapas se obtiene justamente dividiendo
la resolución completa por la resolución de la etapa. Siendo el número total de
comparadores necesario por etapa es 2B – 1.
Conociendo la capacitancia de entrada y la ganancia Inter-etapa de cada etapa, la
disipación de potencia por etapa se puede estimar como una función de B. Esto da
como conclusión que para una resolución de 8 a 10 bits, cuando la frecuencia de
muestreo aumenta, el ancho de banda del amplificador inter-etapa deberá
incrementarse para satisfacer la necesidad de un tiempo de activación rápido.
[GCmsThesis2.3]
Puesto que 2B es la ganancia interetapa, y sabiendo que el producto ganancia por
ancho de banda es constante en los amplificadores interetapa, minimizar la ganancia
mejorará en ancho de banda de los amplificadores interetapa. Este análisis contribuye
a la decisión de utilizar la menor cantidad de bits (B) por etapa .
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Escalando Etapas a través del Pipeline:
En general en los conversores A/D pipeline, en cada etapa se disminuye la resolución
en la medida que se avanza a través del pipeline, las exigencias de velocidad y
Ietapa(n)/Ietapa(1)
1
0,5
Etapa(n)
1
2
3
4
5
7
8
Fig. Corriente de polarización de las etapas de un conversor pipeline normalizada respecto de la primer etapa.
precisión cada vez son menores. Por consiguiente, en lugar de diseñar etapas
idénticas, en la última parte del pipeline pueden escalarse hacia abajo. El gráfico de la
Fig. 5 muestra en descenso de la corriente de polarización en los amplificadores
operacionales en cada etapa respecto de la primera. Cerca del frente, los tamaños de
los capacitores de muestreo y los amplificadores operacionales son determinados por
el piso de ruido, y hacia el final del pipeline, el tiempo de establecimiento (settling
time) de los amplificadores operacionales determina el tamaño de cada etapa. Tras
esta técnica esto, es posible reducir hasta en un 50% el consumo respecto del mismo
diseño con etapas idénticas. En conclusión es posible emplear amplificadores
operacionales más pequeños en las últimas etapas. [Gray94]
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