3.- En la figura 4 se muestra esquemáticamente el circuito de test de

µElectrónica II.
3.- En la figura 4 se muestra esquemáticamente el circuito de test de un CI. Se han generado 4
vectores de test para el circuito combinacional 1 y 6 para el circuito combinacional 2.
Interconectar las cadenas scan aisladas para que formen un única cadena scan que minimice el
tiempo de verificación de ambos circuitos combinacionales. Determinar el número mínimo de
ciclos de reloj necesario para su verificación. Explicar breve y claramente los resultados.
S-OUT
S-IN
S-OUT
S-IN
SCAN
SCAN
4
SCAN-IN
3
CIRCUITO
COMBINACIONAL
SCAN-OUT
CIRCUITO
COMBINACIONAL
1
2
5
S-OUT
3
S-IN
S-OUT
SCAN
S-IN
SCAN
Figura 4. Circuito de test.
3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
Septiembre-1995. pag-3-
µElectrónica II.
1.25/2
1.25/2
1.25/2
3/1
3/1
3/1
3/1
3/1
3/1
clk
clk
latch-clk
1.25/1
1.25/1
1.25/1
clk
latch-clk
latch-clk
Figura 2. Registro de desplazamiento.
2.-En la figura 2 se muestra un registro de desplazamiento basado en un latch de bajo consumo
de potencia. Realizar el layout en tecnología 1.0µm CMOS de ES2 de este latch (bien clk o
clk’) en la hoja reticulada adjunta; cada cuadrado representa 0.25µm de lado. El layout debe
verificar las siguientes características:
a) Debe tener aproximadamente la misma anchura que altura (forma
cuadrada).
b) Las líneas de clk, clk’ VDD y GND deben ser de metal 1 y paralelas según
se indica en la figura 3.
c) El layout con una modificación mínima debe pasar de ser un latch clk a un
latch clk’.
d) Debe permitir que al juntar varias de estas celdas para formar un registro
de desplazamiento no viole ninguna regla de diseño.
clk
VDD
latch
GND
clk
Figura 3. Estructura del layout.
3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
Septiembre-1995. pag-2-
µElectrónica II.
INGENIERIA TECNICA DE TELECOMUNICACION
(SISTEMAS ELECTRONICOS)
µELECTRONICA II
EXAMEN JUNIO 1996
1.- Contestar muy brevemente a las siguientes apartados:
1.- Indicar el significado de los siguientes términos: EDIF, ATPG, FAN, HDL y JTAG.
2.- En cuanto al coste de diseño y fabricación, cuales son las diferencias básicas entre las
filosofías de diseño: gate-array, array-compiler y full-custom.
3.- Describir el modelo capacitivo utilizado para los terminales drain y source de un
transistor MOS
4.- Describir las ventajas e inconvenientes del modelo de fallos clásico stuck-at.
5.- Indicar una secuencia de test que detecte el fallo stuck-open indicado en transistor del
circuito de la figura 1.
B
C
A
D
A
B
C
D
Figura 1. Puerta FCMOS.
3º I.T. de TELECOMUNICACION (SISTEMAS ELECTRONICOS)
Septiembre-1995. pag-1-