P R E S E N T A

930018
SEP
DCTI
SEIT
CENTRO NACIONAL DE INVESTIGACION Y DESARROLLO TECNOLOGiCO
T .
E
I
S
S
QVE PARA OBTENER EL TITULO DE
MAESTRO EN CIENCIAS EN ELECTRONICA
EN COMPUTACION
CON ESPECIALIDAD
P
R
E
CESAR
S
E
LOPEZ
DIRECiOR DE TESIS:
N
T
A
CENTRO DE INFORMACIW
CENIDET
M.C. J. Huco CALLEJA GJUMLICH
W A V A C A . MORELOS.
MAYO 1993
s. E. P.
SISTEMA NACIONAL DE INSTITUTOS TECNOL~QICOS
CENTRO NACIONAL DE INVESTIQACIÓN Y DESARROLLO TECNOLÓQICO
ACADEMIA DE LA MAESTRÍA DE ELECTR~NICA
FORMA
R10
ACEPTACI~NDEL TRABAJO DE TESIS
Cuernavaca Mor.
a 23
de
199:
C. M en C María Helguera Martínez
Jefe de la Maestría de Electrónica,
CENIDET
Después de haber revisado el Trabajo de Tesis
titulado: "UNIDtW DE ADQUISICION DE DATOS PARA WBTTBOBIZIETRO DIGITdl DE
DOS EJJMENTOS.
Elaborado por el alumno
CESAR U > P E W
y dirigida por el C.
HUGO CALLEJA G.
el trabajo presentado se ACEPTA.
A-n
A
t
t
t a m e n t e
C.
Revisor.
- Presidente de la Academia.
-- Alumno
Director de la Tesis.
tesista.
Ramírez V.
LOPEZ DLLC1
8
+
.
Centro Nacional de Investigación y Desarrollo Tecnológico
Cuernavaca, Mor.,
a 25 de marzo de 1993.
Ing. C é s a r L ó p e z Ulloa
Candidato al Grado d e Maestro
en Ciencias en Ingeniería Electrónica
P r e s e n t e .
Después de haber sometido a revisión su trabajo final de
tesis titulado:
" UNIDAD D E ADQUISICION D E DATOS PARA WATTMETRO DIGITAL
. DE DOS ELEMENTOS"
y habiendo cumplido con todas las indicaciones que el jura-
do revisor d e t e s i s le hizo, se le comunica que se le conce
de autorización para q u e proceda a la impresión d e la misma,
como requisito para la obtenci6n del grado.
fla;
$1
3
D.O. I. T.
E. E.P.
~
a m NhCMBILL GE lN"5TIG~C10N
y ~ S A K R O l l OTt
1
M.C. Marta Helguera WtRNW&$
J e f e del Departamento d e
Ingenierla Electrónica
C.C.D.:
C.P.
Delia F. Barba P.- Serv. Escolares.
LJGlCo
riC€MICA
<
/lrr.
cenidet
Interior Internado Palmira Sh' ,C.P. 62490
Postal 5-164. C.P. 62050 CuernaJaya$$oz. h@x$O
Tels.: (73) 18 77'il y (73) 12 76 13
CONTENIM)
CAPI'IUU) I
INTRODüCCION
1.1 ESTRUCTURA
1.1
1.3 OBJETIVO
1.1
1.5 ANTECEDMTES
1.2
1.7 BENEFICIO ESPERAW
1.4
1.2 TEMA
1.4 ALCANCES
1.6 DESCRIPCION
1.8 APORTACION
1.9 CONCAPITULO I1
ESPECIFICACIONES DEL SISTEMA
1.1
1.2
1.2
1.5
1.5
11.1 ELECTRICAS
2.1
11.3 AMBIENTALES
2.1
11.2 MECANICAS
11.4 PRECISION
CAPIlVi.0 I11
ANALISIS TEORICOS
2.1
'2.1
111.1 METOWC DE MUESTRE0
3.1
111.3 NUMERO DE MIJFSTRAC
3.6
111.2 MUESTRE0 SINCRONO
CAPITULO IV
DICEÑO DEL MODULO
3.1
IV.l ENTRADA DE SmAL
4.3
IV.3 GANANCIA PROCRAMABLE
4.10
IV.2 SINCRONIA
IV.4 MUECTREO/RETENCION Y CONVERSION A/D
IV.5 INTEFFASE AL MEDIDOR
4.6
4.14
4.15
CAP1'IUu)V
PRüEBASYREsuLTAüOS
V.l ENTRADA DE SdAL
5.1
V.2 SINCRONIA
5.1
V.4 CONVERSION Am E INTERFACE AL MEDIDOR
5.9
V.3 GANANCIA PROGRAMABLE
V.5 MODULO COMPiEiU
CAPITUU) VI
CONCLUSIONES
APENDICE A.
NORMAS PARA UEDICION DE ENERCIA ELuTIñICA
5.6
5.9
A.l LIMITES DE ERROR NORMA NOM-J-39-1989
A. 1
A.1.3 FUNCIONAMIENTO BAJO CARGA
t.1
A. 1
A.l.l CONDICIONES DE REFERENCIA
A.1.2 DETERMINACION DE ERROR DE WATTHORIMETROC
A.1.4 INFLUENCIA DE VARIACION DE FRECUENCIA
APENDICE B.
APENDICEC.
APENDICE D.
PLL
PLD
PROCRAMAS
A. 1
A. 2
D.l PROGRAMA DE MUECTREO
D. 1
D.3 PROGRAMACION DEL PLD
D. 4
D. 2 PROGRAMA MONITOR
APENDICE E.
APENDICEF.
ESQUEMATICOS
REFERENCIAS
D. 3
LISTA DE
-FIGURAS
No.
3.1
3.2
4.1
4.2
4.3
4.4
4.5
4.6
5.1
5.2
5.3
5.4
5.5
5.6
5.7
5.8
E. 1
E.2
E.3
E.4
DESCRIPCION
SEÑALES SENOIDALES DE VOLTAJE Y CORRIENTE
Pag
.
3.2
SUMA DE CONTRIBUCION DE ERRORES.
3.9
DIAGRAMA DE BLOQUES PARTICULARIZAW
SEÑALES EN DIFERENTES PUNTOS DEL MODULO
'4.3
DIAGRAMA DE BLOQUES ETAPA DE SINCRONIA
4.6
DIVISOR ENTRE 60
5.5
DECODIFICADOR SEÑALES DE CONTROL DE ACCESO
5.8
TIEMPOS DE RECPUECTA A LA ENTRADA DE SEÑAL
5.11
SEÑAL DEL AMPLIFICADOR PROGRAMABLE
SERALES RETENIDAS DE LA SEÑAL AMPLIFICADA
ETAPAS DE ENTRADA DE SEÑAL Y SINCRONIA
ETAPA DE GANANCIA PROGRAMABLE
ETAPAS DE CONVERSION Am Y ENLACE AL MEDIDOR
ESQLIEKATICO GENERAL
5.14
DIAGRAMA DE BLOQUES GENERAL
9
4.2
4.4
DIAGRAMA DE BLOQUES ETAPA ENTRADA DE SmAL
4.3
DIAGRAMA DE BLOQUES ETAPA GANANCIA PROGRAMABLE
4.10
GRAFICA DE RESPUESTA EN FRECUENCIA
5.6
DIVISOR DE VOLTAJE VARIABLE DE ENTRADA.
5.8
SmAL DE SINCRONIA
5.13
5.14
E.3
E.4
E.5
E. 6
LISTA DE
-TABLAS
No.
DESCñ IPC ION
Pag .
RECULTAD3 DEL PROGRAMA DE SIMULACION
3.11
CODIGO DE VALORES PARA CONTAWREC DE 721 Y 60
4.9
3.2
ANGULOS DE FASE DE 7 MUESTRAS EN 1,3 Y 5 CICLOS 3.7
RELACI~NDE MUESTRAS FUR CICLO
3.10
4.1
RELACION DE FRECUPICIAS DE OPERACION
3.1
3.3
4.2
4.3
NIVELES DE VOLTAJE DE COMF'ARACION
4.5
TABLA DE VERDAD DE ENTRADAS LOGICAS DEL AD526
4.4
4.6
5.1
5.2
CODIGOC PARA GANANCIAS PROGRAMADAS
SmALES DE CONTROL DEL CONVERTIDOR WD
4.7
4.12
4.13
4.13
4.15
PRUEBAS PARA AJUSTE DE FRECUENCIAS DE OPERACIdN 5.3
LECTURA DE VALORES DE LA S m A L DE ENTRADA
5.10
..
CAF'0UUü-Q O
INTRODUCCION
..
ti.
TESIS
en C. CLU
I INTRODUCCION
I . 1 ESTRUCTiJñA
En el capítulo uno se presenta la propuesta de tesis
presentando objetivo, alcances, ' antecedentes, descripción,
beneficio esperado y aportación. En el capitulo dos se
presentan
las
especificaciones
eléctricas,
mecánicas,
ambientales, de precisión y de interfaz al medidor. En el
capítulo tres se presenta un análisis téorico de las técnicas
de muestreo, del muestreo síncrono y determinación del número
de muestras. En el capítulo cuatro se presenta el diseño del
módulo completo, a partir de cada una de sus etapas de entrada
de señal, sincronía, ganancia variable, conversión Aiü e
interfaz al medidor. En el capitulo cinco se presentan pruebas
y resultados realizadas a todas las etapas en forma
independiente. Y en el capitulo seis se dan las conclusiones
obtenidas, las mejoras y limitantes que se tienen en el
desarrollo de la tesis. Al final se anexan cinco apéndices que
contienen parte de las normas de medición de energía eléctrica,
las descripciones de circuitos del Lazo de Amarre de Fase (del
inglés Phase-Locked-Loop PLL) y del Dispositivo Lógico
Programable (del inglés Programmable-Logic-Device PLD), los
programas de apoyo utilizados y se incluye un anexo como
sección de referencias.
1.2
m:
1.3 OBJETIVO:
Desarrollar una unidad de adquisición de datos para medición de
potencias, compatible con el medidor de energía eléctrica que
se desarrolló en el departamento de Electrónica del Instituto
de Investigaciones Eléctricas (IIE); Con capacidad para
efectuar muestreo cíncrono de las señales de interés, y cuya
precisión mínima sea del 0.5% a una corriente del 2 . 5 % de plena
escala, con factor de potencia unitario (norma International
Electrotechnical Commission IEC-687 "Static Watthour Meter
Metrological Specifications for Classes 0.2 S and 0.5 S")
lntroduccl6n
1.1
TESIS
II. en C. CLU
1.4 ALCANCES:
La meta final de la tesis será un prototipo de unidad de
adquisición de-datos, completamente funcional, armado con la
técnica de "wire-wrap", mecánica y eléctricamente compatible
con el medidor ya desarrollado; y que cumpla con las
especificaciones de precisión, tipo de muestreo y tiempo de
adquisición que se establezcan en la etapa de especificaciones.
1.5 ANTECEDENTES:
En 1989, la subgerencia de medición de la Comisión Federal de
Electricidad (C.F.E.) contrató con el departamento de
Electrónica del IIE el desarrollo de un equipo para medición de
energía, estableciéndose que este equipo debería cumplir con
las precisiones del orden del 1% a una corriente del 2.5% de la
escala máxima; sin embargo, esta precisión es insuficiente para
algunos usuarios; optándose por utilizar equipos comerciales
que ofrecen precisiones entre el 0.5% y el 0.2% para el mismo
nivel de corriente.
Por otro lado, el equipo actual utiliza un método de muestreo
asíncrono con respecto a la señal que se desea medir t i l , (21
compensándose el error que este tipo de muestreo produce con un
número grande de muestras; e inherentemente presenta un
porcentaje de incertidumbre ("Jitter") en la determinación del
periodo de muestreo, ya que esta temporización se realiza por
medio de interrupciones a un procesador, y el tiempo de
respuesta a las mismas es variable (depende de la instrucción
específica que se ejecuta al momento de la interrupci6n).
Esto se refleja como un error adicional en la medición [31,141
que se vuelve significativo cuando las formas de onda de
corriente poseen un alto contenido armónico (tal es el caso de
cargas no lineales: rectificadores, cicloconvertidores, etc.).
1.6 DECCRIPCION:
Se intenta mejorar las características del equipo de medici6n.
rediseñando la etapa de adquisición de datos, a fin de obtener
precisiones dentro del rango de 0.5% a 0.2% al 2.5% de
corriente nominal.
Introduccl6n
1.2
TESIS
1(. en C.
CLU
Dadas las características de precisión que se requieren, se
prevée que la unidad debe utilizar un convertidor con
resoluci6n superior a los 12 bits; por ejemplo, la resoluci6n
del 0.5% al 2.5% de corriente equivale a una parte entre 8,000
en un sistema monopolar (13 bitp), y a una parte entre 16,000
en un sistema bipolar (14 bits) .
Bajo estas consideraciones, aspectos tales como niveles de
'offset' bajos; apareamiento de componentes; derivas térmicas;
ubicación de elementos; desacoplo de fuente de alimentación;
etc., revisten especial importancia. Por ejemplo: para un
convertidor a 14 bits con un rango de entrada de O a 5 v Its,
2
el valor del bit menos significativo es de 0.305 milivolts .
Lo anterior implica que en el desarrollo deberán utilizarse
criterios, técnicas y metodologías de diseño de bajo ruido
[51,161, lo que involucra un grado de dificultad elevado.
Además. el nuevo diseño deberá utilizar muestreo síncrono, con
lo que se mejorará la respuesta ante formas de onda con alto
contenido armónico [71,[81. Con este tipo de muestreo, no es
necesario tomar todas las muestras en un solo ciclo de línea.
sino que pueden distribuirse en varios de ellos, siempre y
cuando se cumpla con determinada relación entre las frecuencias
de entrada (línea) y de muestreo que evite que, en ciclos de
línea sucesivos, las muestras se tomen en ángulos iguales. El
resultado neto, si la señal de entrada se mantiene constante
durante el período de integración, es similar a tener un
periodo de muestreo muy corto, muestreándose sobre un solo
ciclo de la señal de entrada.
Para cumplir lo anterior, la unidad deberá contar con un PLL,
tanto para sincronía como para generar la frecuencia de
muestreo por medio de multiplicación de la frecuencia de
entrada.
También, deberá reducirse la incertidumbre en la determinaci6n
del período de muestreo para reducir los errores sistemáticos
1
2
I / . W5x. 025=8000
14
-6
(5/2 =305x10 Y)
lntroduccl6n
1.3
M. en
TESIS
C.
WV
en la medición. Esto implica que los comandos a los circuitos
de muestre0 y retención deberán generarse internamente, y no
depender del procesador.
La unidad de adquisición de datos, dado que se trata de un
watthorímetro de dos elementos, deberá muestrear cuatro señales
simultáneas: dos de tensión y dos de corriente.
1.7 BENEFICIO ESPERAW:
Con la propuesta se mejoran sustancialmente las características
operativas del medidor; ésto, a su vez, permite medir con mayor
precisión el consumo de energía en usuarios "grandes" que
tienen factores de potencia bajos (v.g.: plantas procesadoras
de aluminio).
Por otro lado se busca el diseKo del módulo con el minímo de
circuitos integrados y la mejor funcionalidad. considerando
dentro de los objetivos de la tesis, se buscan las,siguientes
soluciones.
Para la Conversión de señales analógicas a digitales a 12 bits,
se busca un convertidor que presente el mínimo de error de
conversión.
Para el muestreo-retención y multiplexaje se buscan circuitos
con las características adecuadas para operar dentro de los
tiempos apropiados de operación. .
Para la sincronía se 'busca un circuito para multiplicación de
frecuencia, a partir de tomar una señal de entrada como
referencia y para ganancia variable se busca un circuito que
identifique las ganancias apropiadas y con esto sus límites de
operación por cada ganancia.
Adicionalmente, se busca que el módulo se presente de tal
manera que cada etapa se pueda utilizar en diferentes
aplicaciones sin tener dependencia entre ellas. Junto con esto
se busca el conocimiento técnico necesario para el desarrollo
de instrumentación electrónica de precisión.
lntroducclbn
1.4
H. en C. CLU
TESIS
1.8
APORTACION:
Aparte de la unidad de dquisición de datos, en el traba o se
desarrollará un método para optimizar el muestre0 con
resolución a 10 bits o superior, de formas de onda de alto
contenido armónico, sin necesidad de usar convertidores Am de
alta velocidad. Este método se enfoca a aplicaciones de
medición de energía y similares (v. 8.: medición de valores
eficaces). Adicionalmente se obtendrá el diseño de circuitos de
operación general que podrán ser utilizados en diferentes
aplicaciones.
1.9 CONTEX’iü
En general el equipo de medición y registro de energfa
eléctrica consta de diferentes elementos:
-Trasplano MMPBUS
-Procesamiento MMPCPU
-Memoria MMPCAñD
-Convertidor Analógico a Digital MMPCAD
-Fuentes de Alimentación MMPFTE
-Modem MMPMODEM
En el desarrollo de la presente tesis se busca mejorar la
tarjeta del Convertidor Analógico a Digital, obteniendo un
muestre0 síncrono y reduciendo el error de medición provocado
por la digitalización de señales analógicas.
introduccI6n
1.5
CAPUUUILQ D D
ESPECIFICACIONES DEL SISTEMA
U. en
C.
CLU
I1 ESPECIFICACIONES DEL SISTEMA
El módulo debe cumplir con las especificaciones de las normas
''American National Standard Code for Electricity Metering"
(ANSI C.12.1-19881, "International Electrotechnical Commission"
(IEC-687) y la Norma Mexicana (NOM-J-39-19891. Bajo las
características que se indican a continuación.
11.1 ELErnICAS
-Voltaje de seflal de entrada
-Frecuencia de seflal de entrada
-Voltaje de muestre0
-Frecuencia de muestre0
-Voltajes de alimentación
-Corriente de seflal
-Impedancia de entrada
-Corriente de entrada
120 Vac f 10%
60 Hz f 5 Hz
f5V (10Vp-p)
721 muestras/seg en 60 Hz
I 12 Vdc, 5 Vdc
0.0 - 100% nominal
1012R
50 pA
11.2 MECANICAS
-Técnica de presentación
-Conectar de interfase
-Circuitos integrados
-Dimensiones
-Peso
"Wire - Wrap"
'DIN', 4 Posiciones, 90'.
Hembra. AMP-531796-2.
Base propia e independiente.
11 x 15 cm.
Menor 250 gr
11.3 AMBIENTALES
-Temperatura ambiente
-Temperatura de operación
-Temperatura de almacenaje
-Humedad relativa
25 OC IolOoC
O a +70 C
-65 a +15OoC
60% f 15%
11.4 PRECISION
-Precisión de 0.5% al 2.5% de corriente nominal.
-Resolución de 12 bits.
-Exactitud de 0.305 m V (bit menos significativo).
cspeclilcaclonss del slstema
2.1
CAPOUOJLQ O 0 0
ANAL ISI S TEOR IC0
~
..
n.
TESIS
en
c.
CLU
I11 ANALISIS TEORICO
111.1 METOWS DE MUESTREO.
Existen en general dos tipos diferentes de muestreo:
-Muestre0 asfncrono
-Muestre0 sfncrono
MUESTRE0 ASINCRONO
Es cuando no se tiene relación definida entre la frecuencia de
muestreo y la frecuencia de la sefial de entrada
MUESTRE0 SINCRONO
Es cuando se tiene una relación definida constante entre la
frecuencia de muestreo y la frecuencia de la sefial de entrada.
111.2 MIlESTREO SINCRONO
Para la reducci6n de error con muestreo síncrono se presenta el
siguiente análisis matemático.
Considérense
corriente
las
siguientes
expresiones
para
voltaje
y
v(t)=Vsen(wt)
a3
P-
Donde:
v(t)
V
i(t)
I
#
W
O
O
sefial de voltaje instantáneo de entrada.
Voltaje máximo de línea.
seflal de corriente instantánea de entrada.
corriente máxima de línea.
ángulo de fase o carga (voltaje-corriente).
Frecuencia de línea.
M
o>
La potencia activa P es:
1
1
P= ;
J,v(t)
i(t) dt
VI
2
=-COS
0
an6llsls te6rlco
3.1
%IS
N. en
C.
~ 1 1
Para su evaluaclbn por medios dlgitales, la ecuacl6n anterlor
puede aproxlmarse con:
P' =
;
1 N-1
k~Ovk(tllk(tl
Fig 3.1. SEfhL.ES SENOIDALES DE VOLTAJE Y CORRIENTE
v
= V sen(wkr+a)
lk(t, = I sen(wkr+a+#)
k
Donde
P
P'
N
T
oa
(tl
potencia resultante.
potencla evaluada.
número de muestras.
ángulo de muestreo (entre muestras).
ángulo de fase o carga (voltaje-corrlente).
ángulo lnlclal de muestreo.
Entonces la potencia evaluada digltalmente resulta ser:
A partir de la expresl6n (1) se extraen de la sumatorla los
thnlnos "I" y '"4" resultando:
I k=O
P'.= VI N-1
I: [sen(wkr+o) sen(wk~+a+@)l
ardllsls tsórlco
3.2
TESIS
.
..
U. en C . , CLU
. .
.
Utilizando la igualdad trigonométrica
sen(A)sen(A+B) =
[cosB
-
cos(ZA+B)I
y haciendo
A = wkr+u
resul ta
Y
VI N-1
P' = Z [COS@
2N k = O
B = @
- cos(2wkr+2~+@)1
Sacando de la sumatorla el término de cos@ ya que no es
afectado por "k" y haciendo el negativo para toda la sumatorla
queda:
La potencia P' evaluada dlgitalmente, es igual a la potencia
"real" más un término de error, debido al proceso de
digitalización; es decir: P' = P + E.
VI
Pr = r(cos@)
Y
E = '2~
VI
kzocos(2wkr+2u+@)
N-1
Para obtener una expresión más clara del error se expresa el
coseno como la parte real de un exponencial compleja. De acuerdo
con las igualdades siguientes:
cos A = Re [eJ* I
eJ A
= cos A + Jsen A
e-?* = cos A - Jsen A
resultando
VI N-1
J íZwkL+ZU+@i
E = - Z Re[e
1
2N
k=O
VI
Haciendo F = - y utilizando la identidad de exponenciales,
. 2N
A+B
A B
e
= e e resulta.
N-1 jZukT J(Za+@)
e
1
k=O
E = R e [ ):e
€
an6llsls tsórlco
3.3
TESIS
N.
en C. CLU
Extrayendo la segunda exponenclal de la surnatoria, ya que no
contiene términos en "k":
-EF
= Re[eJ ( Z a + # ) N 2 1 e J Z w k 7I
(3)
k=O
Desarrollando la parte de la sumatoria.
Ze
k=O
N-1
J2ukT
=
eO+eJM+eJ4*7+
...+ e
12 íN-1 )wT
Multipllcando por e 'a*r se obtiene
--
e jZw7 N-1
X e jZwk7
k=O
= e
JZx7
+e
JZwT 12x7
e
J 2 w 7 J ~ w T + . . .JZwT
+ ~ JZ(N-l)uT
+e
e
e
= e JZVr+eJ4wT+eJ 6 w 7+...+eJZNwT
N-1
y restando k=O
Ze
eJZWT N-1
X e JZukT
k=O
= eJ
JZwkr
-
N-1 JZwkTZ e
k=O
Z n
J2w7
- 1 - e
se obtiene
+
.J4wT
J4Vr
- e
+
eJ6w7
Jbw7
- e
+...+
e
JZíN-l)hT + eJZNwT
-...-
e
JZ(N-l)wT
+
De donde finalmente resulta.
eJZUT kN-1
Z= O eJ2ukT
-
N-1 JzWkT =
Z e
k=O
-1
+
e JZNwT
Que a su vez da la igualdad.
N- 1 J h k T
Z e
k-O
(eJzwT-1) = -1
+ eJZNwT
sndllsls teórlco
3.4
N. en C. CLU
TESIS
Multiplicando por menos uno (-1) por los dos lados, despejando
y con las igualdades
eu = eAeA = eA+A
.J* e-J* = .J*-J*
eAN
e = e
-A
= eO =
- e AíN-1)
AN-A-
quedando
N-1
Z eJZwkT
k=O
- eJ 2 N w T -1 - eJ 2"7
--
e
= e
JNuT
-JNWT-
íe
1
e
-
(eJwT
eJ N u T
eJYT
JN*T)
-1NuT-
(e'
JiN-lIwT
JNuT
1 - e
1
-
eJnuT)
.JwT)
Sustituyendo las exponenciales y eliminando términos
N- 1 JZwk7
kZ
=Oe
-
cos (NWT)- jsen(Nwr)-cos (NWT)- jsen(Nwr)
cos ( w ~ ) jsen(wr)-cos
( w ) -jsen(w)
J(N-i)wT
- e
N- 1 J2wk7
Z e
k= O
= e
-2jsen(Nwr)
-2jsen(rr)
J (N-l)wT
Eliminando términos queda finalmente la siguiente igualdad.
N-1 JZwkT
Z e
k=O
= e
J(N-l)"7
cen(Nrr)
cen(wrl
(4)
Sustituyendo ( 4 ) en ( 3 ) resulta
~
- [e
'=Re
F
-FE = Re
( 2 ~ J(N-I)WT
4 )
e
[eJl2Ui@itN-i)uTl
sen NWT
sen WT I
sen NWT
sen WT 1
an61lsls teórlco
3.5
li. en C. CLU
TESIS
Retornando a la parte real de la exponencial
EF
= cos [ ( N - I ) ~
+ 2a + @
sen Nwr
I sen w
Finalmente:
E =
VI
5 cos
[(N-l)w + 2 c + # , I
sen NWT
sen w
Para eliminar el error, se observa que deben anularse el
término del coseno o bien el término sen N w .
sen Nwt = O si
N w = rn2n
con m entero
W=2Kf
= m2K
Nfr = m.
N2KfT
O bien. con
1
f = -
T
resulta
NT = mT
De donde
N es el número de muestras/segundo
T
ángulo
de muestreo
T periodo de señal
m un número entero.
111.3 -0
DE MUESTRAS.
Para la determinación del número de muestras se toma en consideración el análisis matemático mostrado por Dix [71 en el que
se considera la expresión de formas de onda senoidales para su
muestreo y los resultados obtenidos de un programa de
simulaci6n.
anállsls te6rlc0
3.6
m1s
W.
an C.
CLU
Planteándose lnlcialmente dos teoremas:
n muestras son tomadas sobre m periodos, las muestras son
independlentes de m dado que 2 d n no es un entero.
1) Si
Esto se entlende mejor con una demostraclón en forma general.
Considerar siete muestras tonadas sobre 1. 3 y 5 periodos, al
ángulo de fase de las muestras se representa como múltlplos de
2n (ver tabla 3.1). En donde se observa que para valores
mayores de 2n se resta 2n y si aun es mayor que 2n se vuelve a
restar, hasta obtener un valor menor que 2n, por ejemplo para
el caso de 5 periodos en 4 muestras, resulta:
10K
4 0 ~
4 x-= - ,
7
7
restando 2n
nuevamente restando 2n
2611 14n - 12n
---__
7
7
7
Número de cambio de Cambio de
ángulo/muestras (-2111
períodos fase total fasehuestra 1
2
3
4
5
2n
2n 4n 61 an ion
2n
1 .
7
3
6n
5
1On
611
7
Ion
7
7
6
1211
O
7
6R 12lC
21I
8lt
- O
7
7
7
7
7
7
7
7
4 1
7
7
l0H
7
2U i2ii
811
PR
- 76U
-O
7
7
7
7
iOil
7
Sin embargo las muestras no van en el mismo orden, las mismas
muestras pueden ser obtenidas por otro valor de m. Este es un
resultado mas Útil, que permite que las muestras sean tonadas
sobre un gran número de ciclos, permitiendo el tiempo necesario
para el proceso de adquisición, conversión, multiplicaclón y
almacenaje.
2) Tres pares de muestras son suficientes para medir
adecuadamente la potencia en el caso de ondas senoidales.
A partir de la evaluación de la potencia por medios digitales
dado en la ecuación 2, resulta:
P’ = VI (cos$)
- VI
2~
kzocos(2wk~+2a+$)
ti-i
La potencia P’ evaluada dlgitalmente, es igual a la potencia
an6llsls ts6rico
3.7
H. on C. CLU
TESIS
"real" más un término de error,
digitalización; es decir: P' = P + E.
Y
debido
E = VI
2~
N-1
al
proceso
de
cos(2wkr+2a+g)
Para el análisis del número de muestras, se consideran los
ángulos de fase e inicial de muestreo como cero (a = 0 = O ) y
un vector unitario (VI/2N = I ) . resultando:
E = NE1
cosí2wkr)
k=O
considerando las siguientes igualdades.
T
1
Y
N
E-
w = 2nf
resulta
considerando f = 1 ciclo y N = 7 muestras resulta:
E = '
2
k=O
cos( -k)
41t
7
Estos valores colocados sobre un sistema de dos dimensiones con
vectores unitarios y desplazamiento de ángulos de acuerdo con
la relación de muestras y períodos de muestreo, presentan la
suma de errores igual a cero. En la figura 3.2 se presenta para
siete muestras en un ciclo.
-PROGRAMA DE SIMULACION
Una forma para determinar un número apropiado de frecuencia de
muestreo es utilizando un programa de simulación, el cual se
anexa en .el apéndice D, y de donde surgieron las siguientes
observaciones.
-Las frecuencias de muestreo en las cuales se obtienen puntos
sin que se repita un mismo ángulo de muestra son para valores
primos.
,
anállsls to6rlc0
3.8
TESIS
I 90"
N. en
C.
CLU
1270'
Fig. 3.2
SUMA DE CONTRIBUCION DE ERRORES PARA SIETE
MUESTRAC EN UN CICU).
-Las frecuencias de muestreo que se tomaron, repiten los puntos
de muestreo, tantas veces como resulta en común divisor de las
frecuencias de línea y de muestreo.
-Las frecuencias de muestreo cercanas por mádmenos uno a una
frecuencia múltiple de la frecuencia de linea presentan que
solo se toma una muestra por ángulo.
-Las frecuencias de muestreo son simétricas en número de
repetición de puntos alrededor de una frecuencia múltiple de
la frecuencia de linea
-DETERMINACION
Para determinar el número de muestras a tomar se consideran los
siguientes puntos:
-Análisis para determinar el número de muestras (número primo)
-Aplicar los resultados obtenldos del programa de sirnulacidn.
-Considerar un periodo de muestreo entre 1.0 y 1.5 mseg.
anállsls ts6rlco
3.9
N. en
TESIS
C.
MI
Se observa a partir de los dos primeros puntos que existen
varios puntos con números primos y que aplican la regla del
divisor común entre la frecuencia de la señal y la frecuencia
de muestreo. haciéndose una observación mas general, que para
valores miiltiplos de la frecuencia de linea más menos uno
(número primo) se obtiene un muestreo en forma continua sin
caer en puntos repetidos dentro de un periodo de integración.
Por otro lado considerando las frecuencias de muestreo se
tienen diferentes períodos de muestreo.
muestras/ciclo
10
11
12
13
14
muestras/segundo
600
660
periodo(mseg)
1.66
1.51
720
1.38
840
1.19
780
TAüLA 3.2.RELACIONES DE MuEsTñAS PORCICLO
1.28
Para el sistema se optó por tomar 721 muestras por segundo que
resulta con un periodo de 1.38 mseg y resulta a partir de
considerar el multiplicar por 12 veces la frecuencia de linea
más uno.
Fmuestreo = (60 x 12) + 1 = 721 muestras/segundo.
(8)
Para lograr esta relación de muestreo se utilizó un circuito de
lazo de amarre de fase PLL (del inglés Phase-Locked-Loop) y
para dar la relación de frecuencias se programó un PLD (del
inglés Programmer Logic Device).
En la tabla 3.3 se presenta el resultado obtenido a partir del
programa de simulación para determinar el número de muestras,
en la primer columna se lndica el número de muestras tomadas,
en la parte central se tienen los puntos de muestreo obtenidos
y en la segunda columna se presenta el número de repeticiones
que se presentan a un mismo punto. Como puede verse para los
números primos se tiene solo una muestra por punto.
anállsls teórlco
3.10
......
-.-.-.
-1
-~
...................... ....~ , ,
..............................................
..................................................................................................................................................
..........................................................................................................................
-Dgonu-D-nuu-mu,uDg-D~--~D-D~D-o-~"n~D--"-mm--"o---n~--o-.I.".
1
".,.I.I,*.*.111.1..1
i
...
.
i
.-
¡I
I
CWPOUUILQ O W
DISENO DEL MODULO
i
1
'1
81
I
n.
IV DISERO DEL
en C. CLU
1~ ~ ~
11
~1 módulo tien? como función principal obtener cuatro sefíales
analógicas de entrada, dos de tensión Y dos de corriente. Y
entregar sus va'lores correspondientes en forma digitalizada de
12 bits.
I
i
Su función bfyica consiste en realizar las acciones de
muestreo, retención y conversión analógica-digital de las
seflales de entrada para ser entregadas adecuadamente en valor
binario al medl'dbr.
Como funcionesiespeciales se tienen la función de sincronía y
la función de ,ganancia variable. La función de sincronía es
para llevar a cabo el muestreo síncrono con una de las señales
de tensión del entrada. La función de ganancia programable
consiste en aumentar la resolución en rangos de valores bajos.
En la
del módulo la seflal de sincronía se toma a
partir de una seflal de tensión, debido a que presentará una
variación en amplitud menor que las señales de corriente. El
módulo se implementó para una señal de entrada, que es la que
se us6 para sincronía y se debió a la falta de componentes,
pero se
las funciones en forma completa.
módulo se consideran cinco etapas que se
particular de acuerdo con el desarrollo del
Las etapas consideradas son:
-Entrada de seflal
iI
-Sincronía
-Ganancia programable
;I
-Muestreo/Retención y Conversión WD
-Enlace al medidor.
Estas etapas se encuentran enlazadas en forma general como se
ilustra en el 'diagrama de bloques de la figura 4.1 en donde se
observa la relación
I
existente entre cada una de las etapas. La
etapa de entrAda de seflal se indica de tal forma que tres
I
i;
dlseño del m6dulo
4.1
ti. en C. CLU
TESIS
\
__- -- -- ,-.-
Ide sena1
entrada
12
'
BITS
e n l a c e a l =>DATUS
medidor
' h
<=5 BITS
CONTROL
>gramable
I1
Fig. 4.1 Diagrama de bloques general del módulo completo.
En una forma particularizada se presenta en la figura 4.2 un
diagrama de bloques del módulo con la identificación de las
partes más importantes y sus enlaces existentes. Indicando con
recuadros de Fineas gruesas cada una de las etapas y con
incicos que relacionan los puntos del módulo con las señales de
la figura 4.3, estas señales se identifican por cada punto con
los incicos si uientes:
B1 'I
a) Señal de entrada 10 Vp-p 60 Hz senoidal.
b) Señal de entrada convertida a niveles TTL.
c) Señal de referencia para el comparador de fase 1 Hz.
d) Señal de siicronía 721 Hz obtenida del Vu).
Ir
e) Señal de reloJ para temporización a partir de 721 pulsos
("1" de 20 bseg y "O" de 1.36 mseg) por cada 60 ciclos
1
I'
f) Señal de entrada rectificada.
I
g) y h) Pulsos de referencia para las ganancias programadas
(1. 2 y 1 8 )a partir de las referencias 2.396 y 0.5147 V.
i), J) y k) se observan en las figuras 5 . 4 , 5 . 6 y 5 . 7 .
I
diseno del módulo
4.2
---
,
m1s
n.
b)
entrada
transform.
1
C)
fAcomparador
I
i e R a l de
de faso
I
al
di'+%!'
I
f)
l
seguldor
en C. CLU
comp d e
ganancla
muest
varlable
del
bur
d e control
e)
k)
s e g u I dor
retencl6n
buffer d e
control
decodlfl
cador
convertldor
tranccptor
Fig. 4.2 Diagrama de bloques particularizado del módulo completo.
I
Los elementos utilizados se presentan en el apéndice E con
diagramas eléctricos y lista de componentes.
I
IV.1 ENTRADA DE SEÑAL
Para mantener el
" nivel de la señal de entrada se utilizó un
circuito seguidor con el circuito integrado U8 (LF412). La
I
etapa de entrada
de señal se enlaza con las etapas de sincronía
y ganancia prdgramable, la figura 4 . 4 muestra un diagrama de
bloques, esta etapa tiene como entrada las señales de la linea
(de 120 V ac para tensión y 0-10 Amp ac para corriente) y como
salida una señal de 5 V ac. Para el caso de las señales de
tensión se utilizan transformadores de voltaje (TP) y para el
caso de las shales de corriente transformadores de corriente
(TC). La funcidn
del seguidor es mantener el nivel de tensión
I
obtenido a partir
del transformador, debido a que el
rectificador db precisión es de baja impedancia de entrada.
~
I
scRal d e
entrada,
Fig. 4.4
I
transformador
ssguldor
seRal de
>entrada
10 vp-p
de bloques de la etapa de entrada de señal.
dlssRo del m6dulo
h. 3
.. .
.-
.
-.
_..-.- i-=
c
-.
Fig. 4 . 3
.
j
,
.
SENALES
1
'I
EN DIFERENTES PUNTOS DEL MODULO.
d&dclulmub
44
M.mC.CLU
Fig. 4.3 SdÑALES EN DIFERENTES PUNTOS DEL kOüüL0.
diamOdClmMul0
4.5
ti. en C. CLU
TESIS
IV. 2 SINCROdIA
I"
Para la etapa de sincronía se consideran dos partes, una de
control de frecuencia y otra de contadores, las dos partes son
enlazadas para I,formar la etapa de sincronía, son considerados
como elementos {independientes, y se encuentran constituidas de
acuerdo con el siguiente diagrama de bloques (Fig 4 . 5 ) . Este
bloque es b á s i w t e un multiplicador digital de frecuencia.
Su funci6n consiste en generar una seflal de reloj para
temporización. Este reloj tendrá 721 pulsos por cada 60 ciclos
de la señal de,referencia. Su señal de entrada es a 60 Hz 10
Vp-p (máximo) y,,como salida entregará una señal TTL a 721 Hz
con "1" lógico1 de 20 flseg y "O" lógico de 1.36 mseg para la
frecuencia nomilnal de entrada.
1
reloj
t e m p o -i
ara
za c I6n
de bloques de la etapa de sincronia.
utilizaron cinco secciones.
de
frecuencia
y
sincronía
se
-Comparador de sefial de entrada
I
-Lazo de Atyarre
de Fase PLL
-0scilador Controlado por Voltaje (VCO)
-Comparador de fase
-Filtro
-Contadores
-COMPARAWR DE SEflAL DE ENTRADA.
I
1
Para tener la frecuencia de entrada como referencia se usó el
circuito .de Amplificadores Operacionales U1 (LM324N) y
aplicando la señal a través de una compuerta inversora U2
(74HC141, con la cual se reducen los tiempos de respuesta en
' los cambios de nivel, permitiendo obtener la señal en niveles
TIL. Con este circuito se identifican las partes positiva y
I
I
'I
dlseilo d e l m6duio
4.6
I I;
TESIS
n.
en C. CLU
negativa de la iseñal. generando un "1" lógico para la parte
positiva y un " O " ' lógico para la parte negativa.
-LAZO DE AMARRE DE FASE (PLL)
de Fase (PLL por sus siglas en inglés) es un
El Lazo de
circuito integrado U4 (HCF40461 que tiene como función
principal operar como un multiplicador digital de frecuencia. a
partir de una skfial de entrada y un bloque realimentado, en el
módulo se utilizan dos partes del circuito. el Oscilador
Controlado por Voltaje (VWI y el Comparador de Fase número 1.
-0SCIWIWR CoNhOLADo POR VOLTAJE (VCO)
Considerando las frecuencias de operación del sistema dentro de
un rango de 60 I f 5 Hz de frecuencia de señal de entrada se
obtienen las rdlaciones mostradas en la tabla 4.1.
I
Frec mínima
Frecuencias de operación
entrada referencia
muestre0
55
0.916
661
Frec nominal
60
1.0
721
Frec máxima
65
1.083
781
I'
I
Tabla114.1Relación de frecuencias de operación.
1
\ _
Para el Oscilador Controlado por Voltaje se consideraron las
ecuaciones de Cálculo de elementos recomendadas en las hojas de
especificaciones del circuito integrado HCF4046, pero los
valores obtenidos no satisfacieron las características de
operación del' módulo, por lo que a partir de pruebas
experimentales 1 se ajustaron los elementos adecuados de
operación del módulo dando como resultado un capacitor Ci = 10
nF, resistencias R1 = 1.2 MR, R2 = 270 KR + 50 KR= 270 a 320 KR
(R2 lleva un potencíometro para poder desplazar el rango de
frecuencias). 1 1)
I
Para el
el comparador de fase número uno del
circuito integrado HCF4046 que presenta una operación similar a
una compuerta' OR EXCLUSIVA sus entradas son la señal 'de
I
línea(6OHz)
dividida
entre sesenta, y
la señal de
retroalimentación del oscilador controlado por voltaje ( V W )
dlscño del módulo
4.7
I
TESIS
n. en
I!
C.
CLU
I
dividida entre setecientos
veintiuno. Resultan las frecuencias
1
de referencia aproximadas a 1 HZ.
-FILTRO
Para el filtrado se utiliza el circuito integrado U1 (U43241
compartido con/otras secciones, se implement6 un filtro de
cuarto orden para incrementar la velocidad de respuesta, el que
qued6 con las siguientes características:
-Frecuencia
j 'I de corte 0.482 Hz (3.03 Rad/seg)
-Capacltores de 10 pF
-Resistencias de 33 Kti
I
1)
filtro op;era
principalmente como un integrador que
proporciona una salida de voltaje constante para una frecuencia
de entrada constante, teniendo alta velocidad de respuesta. Se
consideraron dliferentes opciones, las dos propuestas en las
hojas de datosidelcircuito integrado U4 (HCF4046) y filtros de
primero, segundo, tercero y cuarto orden, optándoce por
utilizar de cuarto orden, debido a su velocidad de respuesta en
su función de lintegrador para los requerimientos de operación
del módulo a baja frecuencia (1-2 Hz). Se conectaron en cascada
dos filtros de segundo orden, que viene a representar uno de
cuarto orden y
regido por las siguientes ecuaciones.
El
Función de transferencia para el filtro de segundo orden:
I
I
Función de transferencia
para el filtro de cuarto orden:
;;
H(s)I 7
H(s\
u2
s2+ 2wos + wo2
U0
's2+ 2Was
WO
sa+ 4W0s3 + 6W0s2 + 4W:s
+
w o2
+ U!
Para la operación del módulo se busca la frecuencia de corte
una década abajo del rango de frecuencias de ODeraCih., se
-busca f ~ 0 . 51Hz con un Eapacitor de 10 pF. uiilizando la
I
relación
~
4.0
\
ti. en C. CLU
m1s
Por facilidad y reducir el tiempo de respuesta se utilizó una
resistencia d e , valor comercial R = 33 Kfi resultando la
frecuencia de cor,te y la función de transferencia.
I
W o = 3.03 rad/seg
84.322
Is4+ 1 2 . 1 2 ~+~55.09s'
fo = 0.482 Hz
+ 111.3s + 84.322
-CONTAWFXS
La etapa de contadores consiste principalmente de la
programación de un dispositivo lógico programable (PLD por sus
siglas en ingléki) U3 (EP910) con la formulación correspondiente
a dos contadores, uno de 60 (para dividir la frecuencia de
entrada de 60 a 1 Hz) y otro de 721 (para dividir la frecuencia
de muestreo de ,721 a 1Hz). Las dos señales son introducidas ai
comparador de $abe, y con estas relaciones se obtienen 12.0166
muestras por ciclo (aproximadamente). El ,archivo del 'programa
que contiene la programación de los contadores se presenta en
el apéndice D ly; las ecuaciones de los contadores tienen l o s
valores conforme al sistema binario, de acuerdo con la tabla
4.2.
contador
721
60
20 .¡2122
1.
~
1
z3 z4 z5 z6 z7
'2 4 8
O
0
28
29
16 32 64 128 256 ,512
1
o 1 1 o 1
1
1
0
valores para contadores de 721 y 60.
-
D I S P W R (ONE-SHOT)
Para tener un pulso de muestreo corto y la parte complementaria
de retención, se implementaron los circuitos de "one-shot'' (un
pulso corto) y ! de disparo con los circuitos integrados U2
(74HC14) y US' (LMSS5). la operación de los circuitos es a
partir de la sefial de muestreo (1/721 = 1.387 mseg) y se toma
cuando la sefial va de bajada. el disparador da un pulso de
disparo al circuito del "one-shot".
A partir de las hojas de aplicación del circuito integrado
LM555 se calculhon los parámetros para el tiempo de muestreo
según la stguiente relación y considerando un tiempo t = ZOpseg
y un capacitor Cs=lO nF.
! ¡I
I '
pi4 = lx8 t
I I1
- l.l(lOE-9) = 18.18 KR
-
'
dlseño del módulo
4.9
-
I
ii. en C. CLU
I '1
I
!
i
Buscando aumentar ligeramente el tiempo de retención y un Valor
comercial de resistencia, se tom6 R = 22 Kn, resultando.
T
1.11
Ri4 Ce
= 1.1 (22E3) (10E-91 = 24.2 pseg.
La salida del pulso del "one-shot" se aplica a los circuitos:
-Ganancia piokrainable como señal de reloJ.
-Muestre0 (20 psegl y retención (1.367 msegl.
-Referencia al módulo de B U para lectura de datos.
I
IV.3 GANANCIA PROCRAPUBLE
La etapa de gdnancia programable se desarrolla para tener una
meJor resolucdón en valores bajos de las señales, se toman
referencias para obtener tres diferentes ganancias en el
m6dulo. 1. 2 y, 8 . a partir de estos valores se deben tomar los
limites de operación por cada ganancia. Para tener la operación
correcta del sistema se requiere de las siguientes secciones.
I de precisión
-Rectificad&r
-Comparadores de ventana
,-Amplificador
I programable
Esta parte dell slstema se presenta de acuer ' con el siguiente
diagrama de bloqes (Fig 4.6).
codlí'l
C
~
i C6 n
de i l n c r o n í s
I li
Fig. 4.6 Diagrama de bloques etapa de ganancia programable.
dlseflo d e l módulo
4.10
I
11
n.
mrs
en C. CLU
Ib
-RECTIFICAWR DE PRECISION
Para obtener lasl señales de código de ganancia se requiere de
identificar los niveles de voltaJe adecuados de las ganancias
programadas, para evitar rebasar el valor máximo. por lo tanto
se debe mantener dentro del rango positivo de la señal de
I 11
entrada.
Para esta seccFón como para el filtro pasa baJos y el
comparador de la etapa de sincronía se requiere de voltaje de
polarización de +12 Vdc por lo cual se utilizó el mismo
circuito integrado U1 (LM324N) compartido. La operaci6n del
circuito rectificador de precisión es, cuando se tiene la parte
positiva de la' señal de entrada se fuerza la salida del
amplificador a tierra y el diodo D5 (1N914) la rechaza dando
paso a la señal a través de R17 y Ris. Y cuando la sefial de
entrada se encuentra en la parte negativa el amplificador opera
como inversor de ganancia unitaria. La impedancia de salida es
independiente de la polaridad de entrada.
I,
::
II
-COMPARAwREs DE VENTANA
Para obtener /las señales características de los niveles de
voltaje e identificar las fronteras para las ganancias
programables. se utilizan dos circuitos comparadores y a cada
uno se le aplicó un nivel de referencia correspondiente, de
acuerdo al valor máximo de voltaJe y el tiempo de retención.
En este CIrCUitO se utilizó un Circuito integrado comparador
U10 (LM339N) cdmpartido para los dos comparadores de ventana.
Considerando el tiempo de muestreo utilizado (24 pseg) se
obtienen valores para no exceder el límite de voltaJe de
operación (5V) del amplificador programable y muestreo
! 'I
/retención.
Considerando 1,os siguientes parámetros
I I!
s
,
-Tiempo de retención
-Frecuencia de señal
-Periodo de señal
-Frecuencid he muestreo
-PeriGdo de muestreo
La función de ,la señal es:
I I1
I
I1
20 pseg
60 Hz (376.9 rad/segf
16.66 mseg
721 muestras/seg
1.386 mseg
V(t) = 5V = C (5 sen wt)
diseño del módulo
\
1.11
n.
. .
TESIS
!I
~
en
c. CLU
Ill
.
De donde l o s tiempos de muestre0 máximos por cada ganancia
resulta:
I, I/,
para G = 8
'
-1
(5'40)
t = sen37s.
9
= 0.332 mseg
Resultando el voltaje máximo de comparación:
V[t) = 5 sen [376.9[0.332 - .O211 = 0.587 V
y para ganancia 1 G = 2 resulta:
t = 1.288
I
V(t) = 2.467
'1
optándose por utilizar un divisor con resistencias al 1% en
existencia, resultaron:
R30=loKn;lI
R31
= 3//22KR
R32
= 1.8 Kn
resultando una corriente:
5v
V! i = 10 + 7.33
- 0.261 mA
+ 1.8-
<
y los voltajes de referencia:
1 It
'
VI = 0.5147 V
V2
= 2.396 V
La tabla 4.3 muestra los valores de voltaje obtenidos.
1
!I
GANANCIA
i I)
1
2
8
1 11
VOLTAJE (VOLTS)
directo calculado establecido
5.0
5.0
5.0
2.5
2.46
2.396
0.625
0.587
0.5147
Tabla 4.3 Niveles de voltaje de comparación
1
11
Para estos valores se utilizó un circuito divisor de voltaje y
dos circuitos1 Itcornparadorescon los voltajes de referencia
aplicados a partir de un divisor de voltaje. Las ganancias
programadas se programan directamente de las señales
resultantes de los comparadores de ventana y bajo la tabla 4.4.
11
dlaeño del nódulo
4.12
-,
-.
_
i
~
.... ..
!'
H. en
TESIS
C.
CLU
I1
Vmedio VbaJo
O
o
O
1
1
o
1
1
Ai
Ao
-
-
O
'I)
111
Ganancia
1
O
-
1
O
2
1
1
i
8
Ai = VbaJo
Ao = Vmedio
Códigos para ganancias programadas.
Tabla 4 . 4
' I1
-AMF'LIFICAWR PROGRAMABLE
Para la etapa :del amplificador programable se considera la
información de las hoJas de datos del circuito integrado U6
(AD526) que es un amplificador de ganancia programable con
opciones de ganancias de 1, 2, 4, 8 y 16 en operación
transparente o":fiJa. En la tabla 4 . 5 se presentan las
relaciones de ganancia de acuerdo con las sefiales de control.
' I1
Para.el módulo se requiere la operación del circuito con
ganancias programables de 1, 2 y 8. Para garantizar que se
mantiene la ganancia durante el tiempo de muestre0 de la etapa
de muestreo/retención. se conecta su reloJ con la señal .de
disparo (one-shot).
CODIGO DE GANANCIA CONTROL
COND I CION
A2 Ai
Ao: B
Clk (CS=O) ganancia condición
x
x
x
x
1
edo previo fijo
o o
-0 1
o
1
transp
11
O
0
1
1
O
2
transp
o 1 . 0 1
O
4
transp
o
1
1ii 1
O
8 "
transp
l
x
x
1
o
16
transp
O
0
011 i
1
1
fijo
!
O
0
'1 1
1
2
fijo
o 1 .. o 1
1
4
fijo
o
1
1
x
!
I)
1' 1
x
1
1
1
1
11
8
16
fijo
fi Jo'
Tabla 4.5 Tabla de verdad de entradas lógicas AD526.
I)
dlecño del m6dulo
4.13
,.
ii. en C.
TESIS
CLU
IV.4 INESTREO/RETENCION Y CONVERTIWR IVD
I1
En la etapa de muestreo/retenci6n y convertidor analógico
digital, se tiene la funci6n principal del m6dul0, que consiste
en tomar el valor de la señal de entrada a partir del
amplificador programable y convertirla a su valor digital para
ser enviada al medidor a través del bus. Se tienen dos
secciones consideradas en esta etapa.
'1
-Muestre0 y Retencl6n
-Convertidor U D ,
-MuEcTRM Y RETENCION
Para el circuito de muestreo/retención se utilizó el Circuito
integrado U7 (AD6841 que consta de cuatro canales de muestre0 y
retención, de control independiente. Su operaci6n es a partir
de una señal de control tomada de la señal de sincronía (721
Hz) a partir del circuito de disparo (one-shot) para dar un
tiempo de 20 pseg para muestre0 y el resto del período para
retención (a 1.367 mseg). Para el módulo completo, las cuatro
señales de entrada se aplican directas al circuito de
muestreo/retención y su salida al multiplexor, las señales de
control son a partir del bus, y decodificadas para controlar
tanto el multiplexor como el circuito de muestreo/retenci6n.
-CONVERTIDOR
Ah
Para la etapa de conversión analógico a digital se utiliza el
circuito integrado U9 (AD674AKD) de 12 bits por aproximaciones
sucesivas con circuito de buffer para tercer estado de salida
para interface directa con microprocesador de bus a 8 6 16
bits, el circuito integrado incluye un voltaje de referencia de
alta precisión'y un reloj.
-SEfhLES
DE CONTROL
I1
Para la operación del convertidor se requiere de estar acoplado
con algunas señales de control codificadas a partir de las
señales del bus del medidor. Las señales se identifican y
conectan de acuerdo con la tabla 4.6.
diseño de1 mbdulo
4.14
.I’
u.
TESIS
en
c.
CLU
II
CONEXIdN
SEfJAL
-Selección de modo de datos 1218:
-Selección del circuito integrado E
-Ciclo corto de datos Ao-Lectura y conversión W C
-Habilltaciód del circuito integrado CE
GND
s2\
Ao
R
R\w\
Tabla 4.6 Señales de control del convertidor U D .
!
i
La operación deli convertidor es bajo la habilitación a partir
de las señales de lectura (REI\) y escritura (wR\) y se
selecciona con la seflal de selección dos (SEL2\) el control de
lectura y conversión es a partir de la señal de lectura; la
salida de datos se realiza con operación de ciclo corto de
datos a través de la señal de dirección cero (BAO), ésto se
refiere a obtener l o s datos digitales en dos partes, la primera
con los ocho datbs DO a D7 a partir de las salidas DB4 a DBll y
después la segunda parte con cuatro datos a través de D4 a D7
en las salidas DBO a DB3.
‘I
Al efectuarse la conversión, el convertidor modulará la
corriente que se inyecte a la entrada, a una frecuencia cercana
a 1 MHz. Bajo es,tas condiciones, la impedancia de entrada puede
ser una fuente de errores, Para minimizar ésto, se incluye un
amplificador en forma de seguidor utilizando el circuito
integrado U8 (LF4121, cuya única función es lograr que el
convertidor siga alimentándose con una fuente de baja
impedancia.
IV.5 INTERFASE AL MEDIDOR
Para la interfaz al medidor se utilizan cuatro circuitos
integrados y y conector de enlace. El circuito integrado
“buffer” U12 (74HC541) para señales unidireccionales de entrada
a la tarjeta (líneas de dirección. selección de periférlcos,
lectura y escritura). La transferencia de datos se realiza a
través de un tfansceptor U11 (74HC245) con la lógica adecuada
para conectarlo en un sentido o en otro. Se tiene un registro
octal “latch” U13 (74HC.573) de donde se toman las líneas para
identificar el pulso de disparo y los pulsos de ganancia
programada con lila lógica adecuada para su operación y con la
decodificación de señales de control, para el decodificador se
utiliza parte del PLD (circuito integrado U3 (EP910))
compartido con señales de la etapa de sincronía. El conector de
enlace es igual’ialya utilizado en los otros módulos del equipo
y se identifica como J1 (conector ’DIN’,4 posiciones, 90°.tipo
I
dlssRo d e l rn6dulo
1.15
:I
ü. en C. CLU
TESIS
/I
hembra) a través de él recibe el m6dulo 9 seflales de control
(BAO. S3\, S2\, R\, w\. f12 V, +5 V Y GND) y entrega 8 seflales
de datos (DO, Dl!! D2, D3, D4. D5. D6 y D71.
-DECODIFICADOR DE SERALES DE CONTROL.
Para el control de acceso y lectura de ganancias y datos se
requiere de un ,Podificador que opere en forma adecuada a
partir de las seflales de control del bus del medidor. Su
operación consiste en decodificar las seflales de control para
leer la sefial de disparo, inicializar la conversión
analóglca/digita~, leer la ganancia y el valor de la seflal de
entrada en forma digital.'
Con este decodifkcador se controlan los circuitos integrados:
-U9 (AD6741
Habilltación del integrado (CE\)
Lectura y conversión ( R / c \ I
U11 (74HC2451
Direccionamiento (DIR)
U13 (74HC573)
Habilitación de salida ( O n )
1
Para la implementación del decodificador se programó en el PLD
(circuito integrado U3 (EP-910)). un archivo con las
declaraciones, enlaces y formulaciones necesaria para la
operación del decodificador y se presenta en el apéndice D.
/I
i!
1
dlasño d e l módulo
./
O. I6
I1
/I
CAPDKOJlLO
V
PRUEBAS Y RESULTADOS
1)
I(.
TESIS
en C. CLU
I1
En general para las pruebas de las diferentes etapas del módulo
se utilizó un generador de funciones con
caracteristicas,,)osciloscopiodigital, osciloscopio
fuente de alimentación (+5Vdc, -12Vdc y +12Vdcl y
digital. Las mediciones hechas son con respecto a la
del circuito esquemático general del módulo.
i/
diferentes
analógico.
multimetro
figura E.4
V.1 ENTRADA DE SmAL
Para obtener una representación de la señal de entrada se
aplicó una señal senoidal a 60Hz con 10 Vp-p, se implement6 un
seguidor de voltaje y se llevaron a cabo las pruebas
correspondientes con la etapa de sincronía. En esta parte se
verificó que el 'nivel de voltaje en el punto "a)" del circuito,
se mantiene en el mismo valor de la señal de entrada,
observándose que para frecuencias mayores de 10 KHz la señal
diCtorsionarse, hecho
que
no
afecta
las
tiende
a
caracterfsticac del módulo.
11
i/
V . 2 SINCRONIA
Para las pruebas de la etapa de sincronfa se implementaron
circuitos de acuerdo a cada parte y se utilizó el generador de
funciones en diferentes condiciones, las acciones tomadas
fueron.
I!
-Calibración de frecuencia de muestre0 del VCO.
-Determinación del comparador de fase.
-Comparador de entrada
I
-División de frecuencia de entrada í60-1Hz)
-División de frecuencia de muestre0 (721-1Hz)
I1
-Determinación del filtro pasa baJos
-CALIBRACION DE'IFRECUENCIA
DE MUESTREO (vco)
Para el VCO se consideran las ecuaciones de cálculo de
elementos recomendadas en las hojas de especificaciones del
pruebas y resultados
I/
I!
5.1
II
H. an
TESIS
C.
CLU
1
circuito integrado HCF4046. buscando frecuencias de operaci6n
de 661 a 781 y utilizando un capacitor Cs = 10 nF.
I/
-
1
= 150 KR
-661
(
1
O
n
F + 32pF)
=Fniin (Cs +32 pF)
1
-
AF = Fmax-Fpin = 781
Ril
661 = 120 Hz
-
1
1
=AF (Csl+32 pF) -120 ( 1 O n F + 32pF)
Al
aplicar estos valores de
frecuencia obtenidos fueron:
Fmax = 1022 Hz
I1
resistencias
= 830 KR
los valores. de
Fmin = 760 Hz
Por tal razón se llevaron a cabo pruebas para diferentes
valores de resistencias, de acuerdo con la tabla 5.1. Aplicando
la señal de entrada en el punto "i)" y realizando lecturas en
el punto "1)" del circuito. Resultando las frecuencias de
operación como sigue.
I1
fmin = 592Hz y fmax = 852Hz con Af = 260Hz, FC = 722Hz
1
Con estos valores se llevaron a cabo algunas pruebas para
implementar el acoplamiento del lazo. Para el acoplamiento
completo del ''circuito se colocaron resistencias con un
potenciómetro de 50Kfi en serie con R i 2 para poder desplazar el
rango de frecuencias, quedando.
I1
R i i = 1.2 Mn
11
Fmín = 661 Hz
R i 2 = 270 Kfi + 50 Kfi = 270 a 320 KR
Fmáx = 781 Hz
pruebas y resultados
5.2
j:
n.
TESIS
en
C.
CLU
Para Rii abierto y VCOin=GND=OV
Valor"R1z (Kn)
Frecuencia (Hz)
150
1022
1'
220
720
560
312
qara R i z = 270R y VCOln=Vcc=5V
Valor Rii (KQ)
150
1'
220
1054
330
970
470
879
927
390
I!
'
[470+47=517
I)
1431
1178
270
'!
Frecuencia (Hz)
560
8521
828
782
TABLA 5.1 Pruebas para obtener la frecuencia de operación
680
I,
Y de estos valores a partir de las hojas de datos del circuito
integrado resulkan otras frecuencias de operación.
Fmin =
AF=
,I1
--
Riz (Cs + 32pF)
1
--
R i i (Cs +,,32pF)
1
= 369.2 Hz
270Kii (10s + 32pF)
1
- 83 Hz
1.2MR ( 1 0 s + 32pF)-
Fmax = Fmln + A€ = 369.2 + 83 = 452.2 Hz
I1
Estos valores teóricos no coinciden con los reales de.
operación, esto es de esperarse tal como se indica en las hojas
de datos del ¡circuito integrado, pero se obtiene el rango
adecuado de operación.
'I
pruebas y reaul tadoh
5.3
I1
n.
TESIS
en C. CLU
'1
-DETERMINACION D!IL COMPARADOR DE FASE.
En las pruebas del comparador de fase se implementaron 10s
circuitos para prueba de cada uno de los comparadores de fase,
resultando mas adecuado para un sistema digital el comparador
de fase número uno el cual opera como una compuerta OR
EXCLUSIVA, dando trenes de pulsos según el defasamiento y
diferencia de frecuencias en las seflales de comparación, para
este circuito se aplicaron, la seRal de entrada dividida entre
sesenta en el 11 punto "c)" del circuito y la señal de
realimentación dividida entre setecientos veintluno en el punto
"DI)", en las pruebas de operación se trabajó con dos
generadores de funciones haciendo variar uno y otro para dar
diferentes frecúencias de entrada y variar la fase entre
señales y obteniendo el resultado en el punto "n)".
-COMPARADOR
DE
E"TMDA
En la implementación 'del circuito comparador de señal de
entrada se obtiene la generación de un pulso en la parte
positiva, y para reducir el tiempo de respuesta se aplica la
señal a una compuerta "schmitt trigger", con la cual se iogra
tener la señalllen niveles TTL y con la misma frecuencia de
entrada (60 Hz).
-DIVISION DE FRECUENCIA DE ENTRADA (60-1 HZ)
Para el divisor de frecuencia de entrada se implement6 con
flip-flops un divisor entre 60 a partir del circuito de la
figura 5 . 1 , cod el circuito probado se programó el PLD con los
parámetros y ecuaciones adecuados para representar el circuito
de entrada al lazo de control de frecuencia.
11
-DIVISION DE FRECUENCIA DE MUESTRE0 (721-1 HZ)
Para el divisorI/ de frecuencia de muestre0 se programaron en el
PLD las ecuaciones correspondientes para hacer un contador de
721. Con el circuito probado como divisor se integró al lazo
del circuito oscilador controlado por voltaje.
li
pruebas y resultados
5.4
11
L
I1
Fig.5.1
DIVISOR ENTRE 6 0 .
PRUEBAS Y RBSULTADOB
I1
-1s
I(. en C.
U U
!I
-DETERMINACION DEL FILTRO PASA BAJOS.
II
Para la implementación del filtro pasa bajos externo al PLL se
consideraron los filtros propuestos en las hoJas de datos del
circuito integrado U4 (HCF4046). obteniéndose una respuesta
lenta del circuito, por esta razón se opt6 por' utilizar
circuitos de filtros activos de primero, segundo, tercero o
cuarto orden, observándose que' el más apropiado result6 ser el
filtro de cuartoiorden, ya que se obtuvo un tiempo de respuesta
máximo de 13 segundos, manteniéndose la operación dentro del
rango de captura.
I1
HERTZ
O
e 0Td.n nM
20
40
60
BO
Fig. 5 . 2 GRAFICA DE RESPUESTA EN FRECUENCIA
I1
V . 3 GANANCIA PROCRAMABLE
Para la lmplemehtaci6n de la etapa de ganancia programable, se
consideraron diferentes secciones.
-Rectificador de precisl6n
-Comparador de ventana
-Decodificador
I[
-"One shot" y disparador
It
-Ampllflcador programable
-Muestre0 y retención
II
pruebas y resultado*
5.6
TESIS
n.
II
en C. CLU
II
-RECTIFICADOR DE PRECISION
para obtener lac señales de código de ganancia se requiere
identificar 10s niveles de voltaje para no rebasar el máximo
valor aceptable por el circuito de muestre0 Y retención de
acuerdo con cada ganancia; y que a su vez tiene que ser dentro
del rango positivo de la sefial de entrada. Por lo tanto se
aplicaron diferentes seflales a la entrada observándose que se
obtiene el valor rectificado correspondiente.
1
-COMPARADOR DE VENTANA
Para obtener ids señales características de los niveles de
voltaje e identificar las fronteras de las ganancias
programadas se utilizaron dos circuitos comparadores de
ventana, a cada uno se le aplicó un voltaje de referencia,
considerado a partir del tiempo de muestre0 y las ganancias
programables, sin rebasar el nivel máximo de voltaje de
conversión. Se implementaron dos circuitos y fue incluido un
circuito diviso: de voltaje que se conecta como referencias.
Obteniéndose las señales necesarias y adecuadas en niveles TTL
para la decodificación; por lo tanto, estas se aplicaron
directamente al amplificador de ganancia programable,
eliminándose el circuito integrado para la decodificación.
-DECODIFICAM)R 11
Para programar ,las ganancias del amplificador programable se
requiere de decodificar las señales obtenidas a partir de los
comparadores de voltaje, con las pruebas realizadas y
analizando las señales de decodificación. se observó que al
aplicar un voltaje de polarización de +12 Volts al circuito
integrado U10 (LM3391 y una señal de "pull-up" a +5V , se
obtiene el tiempo de respuesta y los niveles TTL adecuados de
operación; Y que de acuerdo con la tabla de verdad (ver tabla
4.41. no se requirió de un circuito para decodificación.
-"ONE SHOT" Y D~SPARADOR
Para obtener los tiempos adecuados de muectreo y retención es
necesario tene/ un circuito de disparo para dar un ciclo de
pulso con nivel 'O' largo y nivel '1' corto. En el punto "el"
se observa la parte de "one-shot". El tiempo de muectreo es
obtenido a partir de los valores de Ri4 y Cs.
¡I
pruebas y resultados
I'
5.7
M.mC.CLU
m
l
s
VN
CE = (RN VN)
RN
-
R K N =RN
DIR
SZN
S3N
'
OEN
Fig. 5.3 DECODIFICADOR DE SERALES DE CONTROL DE ACCESO AL MODULO.
I(
rl--i
I
I
S E ~ A LDE
REFERENCIA
rv
DE E N T R A D A
3.9 X
1
-12 ,lv '
Fig. 5.4 DIVISOR DE VOLTAJE PARA PRUEBAS.
ii
PnirhiYrcailUdoi
I!
TESIS
u. en
.I
C. CLU
-AMPLIFICADOR PROCRAMABLE
Para el amplificador programable se aplicaron las señales de
codificación de ganancias y la señal de entrada amplificada de
acuerdo con los niveles de tolerancia. Para su operación se
requirió aplicar la señal de disparo como reloJ y se aplicaron
los niveles de voltaJe adecuados para la codificación
correspondiente. IiLas pruebas se llevaron en forma minuciosa
para identificar que no se excediera en el punto " J ) " el nivel
de voltaJe máximo admisible por el circuito integrado de
muestreo y retención.
-MUESTRE0
Y RETENCIdN
I/
Para las pruebas de muestreo y retención se verificó que la
señal de salida en el punto '"k)" sea igual que la señal de
entrada en el punto " J ) " durante el tiempo de retención.
I1
V . 4 CONVERSION A/D E INTERFASE AL MEDIDOR.
I1
Para las pruebas de conversión analógico digital y de interface
al medidor se utilizó el módulo completo con la programación
adecuada para el módulo de CPU del medidor, verificándose la
señal de estatus a partir del circuito integrado U9 (AD6741 en
el pin 28. En la operación de estas secciones, se requiere de
un decodificador de señales de control, el cual se implement6
inicialmente de, acuerdo con el circuito de la figura 5.3.
utilizando circuitos integrados 74HC00 y 74HC02 que fueron
eliminados al programar su función dentro del circuito
integrado U3 (EP910). Y que se establecen de acuerdo con las
funciones que se' presentan por cada salida.
V . 5 MODULO COTLET0
Las pruebas del módulo completo se llevaron a cabo con el
enlace del módulo al trasplano del medidor (MMPBUS) integrado
con el módulo de CPU (MMPCPU) con la programación adecuada en
un EPROM 2764 en la base U21 del módulo de CPU. El programa de
prueba utilizado se presenta en el apéndice D. Los resultados
obtenidos son de acuerdo con los valores de la tabla 5.2; se
aplicaron tensignes obtenidas a partir de un divisor de voltaje
con poteneiómetro, pudiéndose tener valores entre -5V a +5V
(ver la figura 5.4); la señal de entrada se aplica en el punto
de entrada del módulo y los valores se leen en la pantalla de
un monitor.
i!
pruebas y
resultados
5.9
TESIS
n..
I1
-SdALES
en C. CLU
DEL MODULO COMPLETO
Con referencia a la figura E.4 del diagrama esquemático del
módulo completo,,,se tomaron muestras en diferentes puntos
(según se identifican) del circuito en operación y con las
señales que se muestran en las siguientes figuras.
VOLTAJE
I'
APL IC A W
11
5.0
2.35
II
2.34
O.46
,I
0.45
0.05
$
0.04
-0.48
II
-0.49
-2.39
1'
-2.4
I/
-5.0
(GANANCIA)
LECTURA EN
HEXADECIMAL.
O(1)
OFFFH
O(1)
OBB6H
i(2)
OF6BH
1(2)
096BH
3(8)
ODBFH
3(8)
0802H
3(8)
O7FFH
3(8)
01E7H
l(2)
066BH
CODIGO
1(2)
I
0052H
O(1)
0422H
O(1)
OOOOH
TABLA 5.2 Lectura de valores a partir de señales de entrada
1)
En la figura 5 . 5 se muestra el tiempo de respuesta de la etapa
de sincronía a,,partir del inicio de recepción de señal. Se
observan dos tiempos de respuesta diferentes, en la figura 5.5A
un tiempo de respuesta de aproximadamente 11 segundos y en la
flgura 5.5B de 14 segundos, en el segundo caso el tiempo de
respuesta es mayor por caer el punto de aplicación de la señal
en un momento de subida de la señal de filtrado (salida del
comparador' de fase) en el punto "n)", En el primer caso
coincide el punto de encendido con una pendiente descendiente.
Este es el tiempo que le toma al módulo para quedar en
sincronía con la frecuencia de entrada.
1)
pruebas y resul tador
5.10
!I
H. en C. CLU
TESIS
a)
b)
Fig 5 . 5 TIEMPOS DE RESPUESTA A LA ENTRADA DE SEfiAL
I1
11
pruebas y resultados
5.11
Ji
m1s
U. on C. CLU
11
En la figura 5.6A se presenta la seflal de sincronía (punto "e")
de aproximadamente 22.5 peg. Este pulso es utilizado para el
manejo del reloj del amplificador de ganancia programable, la
seflal de control para muestreo/retención y se envia al
microprocesador del medidor a través del trasplano. A partir de
la ocurrencia de esta seflal el microprocesador genera las
señales de lectura de ganancia y de la seflal entrada con la
amplificación correspondiente,
1
En la fig 5.68 se presenta el periodo de la seRal de Sincronía
(punto "e") de dproximadamente 1.4 mseg, obtenido a partir del
V a . Esta señal varia en un rango de frecuencias de 661Hz a
781Hz dependiendo de la variación de la frecuencia de entrada.
En la figura 5!7 se presenta la sallda del amplificador de
ganancia programable (punto "j")distinguiéndose perfectamente
las diferentes iganancias, con ganancias de 1 (para valores
mayores o menores de f 2.5V1, 2 (para valores entre f 0.625V y
f 2.5V) y de 8 (para valores entre f 0.625").
It
En la figura 115.8 se presenta la salida del circuito de
muestreo/retención (S/H) (punto HI, en la figura 5.8A se
observa como siguen perfectamente la señal y dan inclusive la
apariencia de la misma señal senoidal de entrada. En las
figuras 5.88 y 5.8C se observa como se retienen los valores de
la seflal de entrada para diferentes ganancias.
!I
5.12
TESIS
U. en C. CLU
'1
a)
11
b)
Fig 5.6 SaAL DE SINCRONIA
I!
pruebas y resultados
5.13
ti.
TESIS
en C. CLU
Figuras 5.7 SALIDA DEL AMPLIFICADOR DE GANANCIA PROGRAMABLE
Flgura 5.8 a) SEÑALES RETENIDAS DE LA SEÑAL AMPLIFICADA.
pruebas y resultados
5.14
, .
,.
,
C )
I >
. ..
I /1
.
.,
f ' .
< .
.
,
','
pruebas y robul Lados
,
, . <
I
:
'
..
4 .
,
':.~!
5'
Figura 5.8 SEhLES RETENIDAS DE LA 'SERAL'MiIFI'CADA.
..
,..
$1,
.
,
.
I
., , .
I'
i . $ .
5.15.
' 1
'
I
@WPPUUILQ
VO
CONCLUS I ONES
U. en
TESIS
C.
CLU
VI.0 CONCLUSIONES
Los objetivos básicos al desarrollar este módulo eran los
siguientes:
..
-Tener un método de muestreo sincrono en la medición
digital de potencias, para poder minimizar el error que
se genera al aproximar la integral con una sumatoria.
-Tener una secuencia de muestreo "eficiente"; entendiéndose por "secuencia eficiente" aquella en la que, durante
un período de integración, no ocurren dos muestras en un
mismo ángulo de la seííal de entrada. Cuando se tiene
esta ocurrencia se genera información redundante que no
contribuye a la precisión de la medición; especialmente
cuando se digitalizan señales con contenido armónico
considerable.
-Aumentar la precisión de la etapa de digitalización, sin
recurrir a un convertidor A/D de mayor número de bits.
El primer punto queda cubierto con el empleo de la etapa de
sincronía basada en un "PLL"; una vez enlazado este circuito,
el muestreo es sfncrono. Existirá un error únicamente durante
el transitorio de sincronlzación de este bloque; sin embargo,
es previsible que esta condición no se presentará a menudo y,
por lo tanto, no impactará en un régimen de operación normal de
un watthorimetro.
El segundo punto queda cubierto mediante la selección Juiciosa
del número de muestras (721 en 60 ciclos de entrada]. Si se
mantiene constante la señal de entrada durante la totalidad del
periodo de integración, el resultado es equivalente a muestrear
721 veces sobre un sólo ciclo de entrada. Esto implica que, al
calcularse la potencia, estará incluido el efecto de las
armónicas que puedan estar presentes (hasta la armónica número
360, tomando el limite teórico de dos muestras por ciclol.
El tercer punto demuestra la factibilidad de obtener mayor
precisión con el mismo convertidor U D ; para este punto, la
linealidad de la precisi6n "aumentada" (i.e.: con ganancias
superiores a la unitaria) depende a su 'vez de las
características de linealidad del amplificador de ganancia
programable.
conclualonss
6. i
TESIS
U. en C. CLU
Los objetivos del desarrollo de la tesis quedaron satisfechos.
Debe notarse que, si bien no se implement6 un prototipo con 4 o
6 entradas (para medidores de 2 o 3 elementos), esto no
disminuye la bondad del desarrollo; en este.caso, simplemente
deberán duplicarse bloques ya diseñados y probados.
La limitante principal que se presentó en el desarrollo del
módulo fue que no se contó con todos los componentes por lo
cual no se implementó el módulo completo, sin embargo se
obtuvieron los resultados esperados, se probó el método
propuesto para eliminar el error y el módulo se integró al
sistema del medidor con las tarjetas del BUS y del CPU,
obteniéndose los valores digitalizados de la señal analógica de
entrada en la pantalla de un monitor.
La tarjeta de Conversión Analógico Digital 'MMPCAD' del medidor
original cuenta con las siguientes funciones:
-Elementos de protección, censado y
señales.
escalamiento de
-Banco de interruptores para calibrar el cero de medición
-Muestre0 y retención para simultaneidad de muestras.
-Multiplexor para canalización de señales.
-Convertidor Analógico a Digital.
En el desarrollo de la nueva tarjeta se mejor6 la precisión
haciendo la operación con muestreo síncrono y amplificando la
señal de entrada para valores pequeños. Para llevar a cabo
estas mejoras se anexaron las siguientes funciones:
Muestre0 síncrono a partir de la señal de entrada
(721
realizando una multiplicación de frecuencia
muestraslseg en 60 Hz aproximadamente 12 muestras por
ciclo)
Amplificación programable tomando referencia a partlr de
la señal de entrada y programando tres ganancias ( 1 entre
f2.396V y f5V; 2 entre f0.5147V y t2.396V; 8 entre f0.514V
concluslones
6.2
ii. en C.
mrs
CLU
Finalmente el módulo se implement6 sin las funciones de los
elementos de protección, banco de interruptores para calibrar
el cero de medición y el multiplexor para canalización de
seflales. Sin afectar los resultados esperados- del desarrollo.
Por otro lado se llevó a cabo el diseflo del módulo utilizando
un Dispositivo Lógico Programable (PLD) de 40 pines que da como
ventajas incrementar la confiabilidad, reducir componentes y
mejorar la utilización de espacio que se refleja con la
siguiente lista:
-Contadores de 60 y 721
Cant.
Número
4
74H-3
3
74HC21
1
74HC14
2
74HC08
Flip-Flop JK
AND 8 entradas
Inversores
AND 2 entradas
-Decodificador de control de acceso
1
1
,
74HC00
74HC02
NAND 2 entradas
NOR 2 entradas
Una mejora que se puede realizar al módulo es utilizar
Dispositivos Lógicos Programables (PLD’s) que no requieren de
asignaci6n de pines para elementos de uso interno, lo cual
reduce en forma considerable el tamaflo e incrementa la
confiabilidad del sistema. Adicionalmente se pueden incluir en
él mismo, otras funclones de control referentes a las partes
del módulo que no fueron Implementadas.
\
Por otro lado en la etapa de ganancia programable en los
comparadores de ventana se eliminó el decodificador de las
seflales de niveles de voltaje que de acuerdo con la lógica de
operación y aplicando el voltaje de alimentación apropiado al
circuito de comparadores (U10 LM339) se logra eliminar un
circuito integrado.
En la bibliografía revisada se observó que las funciones
utilizadas en el diseflo del módulo y el método de reducción de
error no habían sido utilizados, sin embargo para este
desarrollo sirvió de apoyo.
concluslones
6.3
APENDOCE A
NORMAS PARA MEDICION DE ENERGIA ELECTRICA
n.
TESIS
en C. CLU
A.l LIMITES DE ERROR POR LA NORMA MEXICANA NOM-J-39-1989.
Se presentan los límites de error establecidos por la Norma
Oficial Mexicana en la medición de energja eléctrica para
watthorfmetros. Se presentan también las. condiciones de
referencia a las que se realizan las pruebas y la sección de
funcionamiento bajo carga. Cada punto hace referencia a la
sección correspondiente de las normas.
A.l.l Sección 3 . 1 . 4 CONDICIONES DE REFERENCIA.
Temperatura ambiente:
Posición de operación
Tensión:
Frecuencia:
Factor de distorsión en la
forma de onda senoidal de
tensión y corriente.
Factor de potencia
Inducción magnética de origen
externo de frecuencia 60Hz,
no variar error mayor de:
296 t 2'K
( 2 2 t 2OC)
Vertical t 5
120 t 1.2 v
60 t 0.3 Hz
No mayor del 3%
Nominal (sin indicar)
t 0.3ió
50% ?: 15%
Humedad relativa
A.1.2 Sección 3.1.7 DETERMINACIÓN DE ERROR DE WATTHORIMETROC.
Se realiza por el método de comparación con un watthorímetro
patrón. Este método consiste en conectar el watthorimetro de
prueba y el patrón, a un circuito de potencia constante y tomar
medición en forma simulthea.
A.1.3 Sección 4.12 FUNCIONAMIENTO BAJO CARGA
Esta prueba es para verificar que el error de los
watthorímetros se conserve dentro de los limites especificados
a diferentes corrientes de carga y factores de potencia. A
partir de la sección 4 . 1 2 . 4 . Se alimentan los watthorimetros al
valor de tensión nominal y el factor de potencia unitario y de
acuerdo con la tabla 6 se ajusta el valor de corriente.
Para el desarrollo de la presente tesis el medidor planteado
para determinar el error es clase 10.
norms
A: I
Ii. en C.
mdiclon
Clase de medidor
10 20
-
rn
-- nperi
!.O
cor] .ent en
-
i
Desviacion maxima
porcentaje sobre
100% de registro
1
O. 15 1.15 1.5
2
0.25 1.25 1.0 1.5
1.0
---_
3
0.5
1.5
!.O
3.0
5.0
I1.0
4
1.5
1.5
5.0
10
!O
'1.0
5
2.5
!.5
10
15
30
----
5.0
20
30
50
11.0
1.0
'2.0
6
---
7
5.0.
LO
30
50
1oc
11.5
8
7.5
15
40
75
1%
2.0
18
50
90
18C
'2.0
60
100
20c
'2.0
9
---
10
IO
11
A.1.4.
TABLA 6
__
20
-
---
CLU
12.5
Sección 4.15 INFLUENCIA DE VARIACION DE FRECUENCIA.
En esta prueba se debe verificar que el error en porclento de
los watthorimetros se conserve en condiciones de variación de
frecuencia dentro de los limites especlficados. A partlr de la
sección 4.15.4, se ajusta la tensión nominal y a contlnuaclón
se varia la frecuencia de la fuente de alimentación, la
corrlente y el factor de potencia de acuerdo con la tabla 12.
normas
A. 2
H. en C. CLU
TESIS
ondic ion
porcentaje de
1
TABLA 12
esviacion maxima
Clase de medidor
lente en
Nominal
nperes
orcentaje sob?e
00% de registro
_----
1.5 3.0
0.25
1.5 3.0
2 1.0
0.25
1.5 3.0
I 1.0
2.5
105
2.5
15 30
2.5
15
normas
30
..
A.3
N. en C. CLU
TESIS
B . 1 U Z O DE AMARRE DE FASE (PHASE-LOOKED LOOP PLL
"El PLL es,básicamente un sistema realimentado que sincroniza
un oscilador en fase y frecuencla a una señal de entrada. El
PLL es un sistema compuesto de cuatro partes esenciales:
-Comparador de Fase
-Filtro Pasa Bajos
-0scilador Controlado por Voltaje (VCO)
-Divisor
El comparador de fase mide la diferencia de fase y frecuencia
la señal de salida
entre la señal de entrada y
(realimentaciónl, y produce una señal de error proporcional a
la medición de diferencia de fase.
El flltro pasa bajos tiene la función de un integrador, el cual
presenta un nivel de voltaje proporclonal a la frecuencia y
fase de la señal obtenida de la diferencla de dos señales de
referencia.
El Oscilador Controlado por Voltaje opera como un circuito que
entrega una señal de salida con frecuencia dependiente del
nivel de voltaje de entrada.
El Divisor es un circuito que relaciona la señal de salida con
la señal de entrada, de acuerdo con el valor proporcional entre
estas señales.
-TERMINOLCGIA
FRECUENCIA CENTRAL DE OPERACIÓN (Free-running Frecuency
fo'.wo') Es la frecuencia a la cual el lazo VCü opera cuando no
esta amarrado a una señal de entrada. El superíndice "prlmo" se
usa para dlstinguir la frecuencia central de la frecuencla
general del oscilador (fo, wo), sus unidades son Hz y Rad/seg
respectivamente.
RANGO DE AMARRE (Lock Range, Zfr, 2m 1 Es el rango de
frecuencia donde el PLL puede operar al estar ya en amarre.
Normalmente es centrado con la frecuencia central, a menos que
exista alguna no-llnealldad del sistema.
PI 1
E. 1
1
n. en C. CLU
TESIS
DE CAPTURA (Capture Range, 2fc, 2wc) Es el rango de
frecuencia donde el PLL puede ser operado a partir de aplicar
una señal al PLL.
RANGO
..
-0PERACION
Su principio de operación se puede explicar como sigue:
-Cuando no se recibe señal de entrada el VCO entrega a la
salida la frecuencia central de operación fo’, wo’.
-Cuando se recibe señal de entrada el Comparador de Fase
compara la fase y frecuencia entre esta señal y la señal de
salida. generando una señal de error.
-Cuando la señal de entrada esta fuera del rango de captura, se
genera la señal de salida y el sistema tiende a oscilar debido
a que se trata de llevar la señal de salida a la frecuencia y
fase (entre el divisor correspondiente) de la señal de entrada.
-Cuando la señal de entrada cáe dentro del rango de captura, se
genera la señal de salida y en su realimentación, se compara y
es filtrada proporcionando un nivel de voltaje de error Ve(t)
que es relacionado con la diferencia de fase y frecuencia entre
las dos señales. Este voltaje es entonces aplicado a la
terminal de control del VCü. De esta manera el voltaje de
control Vd(t) forza la frecuencia del VCO a variar en una
dirección que reduce la diferencia de frecuencias entre la
señal de entrada y la señal del VCO (wo). Si la señal de
entrada wi es suficientemente cercana a la frecuencia de
operación wo. la realimentación natural del PLL lleva al VCO a
sincronizar o amarrar con la señal de entrada, entonces en
amarre, la frecuencia del VCO es ldéntica (entre la relación de
su división) a la señal de entrada excepto por una flna
diferencia de fase.
ee = eo
-
ei
(1)
Con esta diferencia de fase, se produce una pequeña corrección
de voltaje Vd para correr la frecuencia VCO del valor de
operación a la frecuencia de la señal de entrada wi y mantener
el PLL en amarre.
-Con el sistema operando y en amarre, si se tiene cambio de
frecuencia en la señal de entrada, dentro del rang8 de amarre,
el comparador de fase genera un cambio en la señal de
comparación, ocasionando que el filtro proporcione un ligero
cambio de voltaje, según el camblo de frecuencia.
Dl 1
8.2
APEiND O CE C
PLD
n.
m1s
C.1
en C. CLU
DISPOSITIVO LOGIC0 PROGRAMABLE (PLD)
Los Dispositivos Lógicos Programables (PLD) combinan las
ventajas de circuitos integrados prefabricados con la
flexibilidad de construir diferentes dispositivos. Contienen
elementos lógicos internos que son activados para cumplir con
las necesidades específicas de sus aplicaciones. Las funciones
lógicas son diseñadas e implementadas,a partir de programación
accesible, estas ventajas dan como resultado reducir en la
fabricación, tiempo, costo y los problemas asociados con la
producción dedicada para los Circuitos Integrados de Aplicación
Específica.
La clave principal de los PLDs es su capacidad de ser
reprogramados para operar con las características de la
tecnología CMCS, con capacidad de programarlos, borrarlos y
volver a programarlos. Formando las ventajas de velocidad y
densidad para crear coficticados PLDs que resuelven los
problemas de diseño al integrar en un solo dispositivo
diferentes elementos lógicos.
Existe una linea amplia de PLDs en la industria, de productos
con rangos de densidad de 300 a 40,000 compuertas, en una
variedad de paquetes desde 20 hasta 288 pines, estos PLD se
programan a partir de software para crear funciones lógicas.
Pueden ser usados para representar una tarjeta completa en un
solo paquete. Los PLDs pueden utilizarse para realizar
prototipos de alta densidad con el fin de probar y evaluar
sistemas.
La familia de PLDs esta dividida en dos categorías
estructurales, la primera proporciona flexibilidad para
sustituir lógica de propósito general; La segunda es
especializada para la elaboración de sistemas específicos.
Los PLDs de propósito general están disponibles con diferentes
densidades de integración, con rangos que van desde el
reemplazo de una compuerta, hasta sustituir dispositivos de
alta densidad que integran varias compuertas TTL.
Los PLDs de función especifica proporcionan
optimizada para el diseño de sistemas específicos
pld
integración
c.
1
n.
TESIS
en c. CLU
-Pus DE PROPOSITO GENERAL
Los PLDs de propósito general proporcionan pines dedicados de
entrada, pines configurables de entrada/salida, flip-flops
programables y la opción de reloj general.
Los PLDs contienen arreglos "AND" en producto de términos. Un
término de n productos es simplificado a una compuerta "AND" de
n-entradas, donde n es el número de conexiones. Para la
representación de una compuerta se presenta una matriz de
enlace entre líneas de entrada y líneas de conexión a una
compuerta "AND" [producto de términos) que se representan en
forma booleana.
El block de construcción fundamental de los PLD es la
macrocelda, cada macrocelda consiste de tres partes, cuyas
funciones son:.
-La implementación de arreglos lógicos combinacionales.
-Proveer registros programables con opciones de Flip-Flops D,
T, JK o F S (pueden ser internos).
-Permitir la programación de pines de entrada o salida para ser
configurado como salidas o entradas dedicadas o como pines
bidireccionales.
El arreglo lógico consiste de arreglos programable "AND" y "OR"
fijos, las entradas al arreglo "AND" van de l o s pines dedicados
de entrada de la señal directa, su complemento, del reloj, las
macroceldas y las realimentaciones de entrada/salida.
En general se tlenen las siguientes consideraciones:
-Por cada macrocelda los arreglos lógicos son distribuidos en
forma combinatoria y secuencial.
-Las conexiones en la matriz de macroceldas son abiertas y se
conectan a las señales de entrada o su complemento durante el
proceso de programación.
~
-Con el software se aplican directamente las leyes de De Morgan
para optimizar el uso de los arreglos lógicos.
c.2
u.
TESIS
en
c.
CLU
Para la programación de Flip-Flops se usa una variedad de
funciones lógicas para usar un mínimo del PLD. cada flip-flop
puede ser programado para dar una variedad de funciones
convencionales tipo JK, D, T o SR. Existen actualmente PLDs con
capacidad de ser programados con la operación de registros en
forma interna, sin tener la necesidad de ser asignado un pin
por cada registro, las macroceldas para flip-flops pueden
operar con las cefíales de Clear y Preset en forma asíncrona,
haciendo la emulación completa de una macrofunción TTL.
En los PLDs de propósito general cada flip-flop puede ser
configurado con su propia señal de reloj (reloj asíncrono). o
con un reloj global dedicado (reloj síncrono), esta sefíal de
reloj se puede tomar a partir de los pines de entrada o a
partir de una función lógica interna.
El block de funciones de entradalsalida contiene un buffer de
tercer estado y los pines de entrada/salida pueden ser
configurados como salidas dedicadas, salidas bidireccionales, o
como entradas dedicadas adicionales.
-EL PLD EP-910
Es un PLD reprogramable de uso general, en el se pueden
implementar 900 compuertas de simple y mediana escala lógica.
Se compone de 40 pines su paquete Dual-Cerámico (DIP) y de 44
pines en paquete J-plomo (JLCCI. Utiliza suma de productos
lógicos que consisten de
una
estructura de
"AND"
-programable/"OR"-fijo.
Contiene
lógica
secuencia1
y
combinatoria con hasta 36 entradas y 24 salidas.
Las macroceldas pueden ser programadas en forma individual para
la operación de registros de Flip-Flops D, JK, T o SR o
configurados para operación combinatoria, cada registro puede
tener su reloj con un pin de entrada o a partir de un arreglo
lógico. Esto hace posible una implementación simultánea para
una variedad de funciones lógicas.
Su tecnología CMOS reduce el consumo de potencia a menos del
20% de su equivalente en dispositivos bipolares.
Su programación es directa con el Software que el fabricante
proporciona (Altera MAX+PLUS I 1 y A+PLUS). En ambos paquetes se
tiene el soporte de captura por esquemático, ecuaciones
booleanas, máquinas de estado, 'tabla de verdad y disefío en
pld
c. 3
n.
TESIS
an C. CLU
linea. El software hace particiones automáticas para reducción
de ecuaciones y la programación del PLD es en segundos.
El EP910
se
constituye de :
-12 Entradas dedicadas
-2
Entradas de reloj dedicadas
-24 Pines configurables para entradas y/o salidas
-24 Macroceldas
-10 Producto término por macrocelda
-8 Implementación lógica
- 1 Clear asfncrono de registros internos
-1 Habilitación de salida o arreglo de reloj
-50 Configuraciones de entrada/sallda
-4
Tipos de registros (D, T, JK y SR)
En el proceso de programación, las conexiones seleccionadas son
abiertas, para que algún producto término o su complemento sea
conectado con los siguientes resultados:
-Si la señal y su complementos son programados abiertos el
resultado de la salida es no importa “Don’t care”.
-Si las 72 entradas para producto término se programan
abiertas, la salida corresponde a una copuerta “AND“ lógica
positiva “1“.
-Si una salida requiere de realirnentación, esta se hace interna
-Si una funcI6n de registro solo se requlere en forma Interna,
no se conecta al pin de sallda, pero si queda reservado.
c. 4
APENDOCE üi
PROGRAMAS
n.
-1s
en C. CLU
D PROGRAMAS
Para el desarrollo del módulo se requirió de realizar pruebas y
programación para identificar la operaciór) del módulo, en
general se presentaron tres programaciones, una para la
determinación del número apropiado de muestras por segundo; Un
programa para pruebas del módulo completo e integrado ai
medidor y por Último la programación de un PLD para la
reducción de elementos y por lo tanto la simplificación del
módulo.
D . 1 PROGRAMA DE MIJESTRE0
Programa para determinar el número de muestras mas adecuado.
Con este programa, se probó para diferentes números de muestras
por segundo, observándose que para valores cercanos en más
menos uno a los números múltiplos de la frecuencia de señal se
tiene un muestre0 mas completo de la señal durante un período
de integración (un segundo). A continuación se presenta el
listado del programa correspondiente.
PROGRAM MUESTREO;
{oo*~o.o.o*oo*.**o~********ooooooooooo*o**oooooooo*
DECLARACIONDE 'VARIABLES
.o*oo*~*..o*.o.~*~~*~o***ooooooo*o*oo**ooooooo*ooo}
i
o
var
sampin,samples,angulo,tsam.tlin,grados,punto:real;
r,d,J.k.x,y,m:integer;
1etra:char;
programas
D. 1
n.
TESIS
an C. CLU
r
{*********.*~*.*******o******~********o*o***~~*****
SE OBTIENE LA DIFERENCIA
ENTRE MUESTRAS
o
G F M W s (PACO)
***.******.*.*************oo********o*oo**o*******}
samples := sampin + m;
J := round(samp1es);
tsam := l/samples;
tlin := 1/60;
grados := tsam*360/tlin;
r:=O;
{**~*********~.*.***~0*0********0******0*****00****
SE CALCULAN LAS MUESTRAS TOMADAS POR CADA PACO
Y
SE IDENTIFICAN DENTRO DE UN CICLO
o
*.***********o*************************oo**o~**oo*}
for k := O to J do
begin
ángulo := grados
k;
while ángulo > 360 do
begin
ángulo := ángulo - 360;
end;
{******~*********.****************o****o******oo***
**o****.
SE PINTAN LOS PUNTOS EN LA POSICION
CORRESPONDIENTE AL ANGULO DE MUESTRE0
o**o*****~~*o**oo**o********o****o***o~**~,
J
x := round(l.5*ángulo+40);
y := 199 - 8%;
plot (x,y,blue);
{***********o*.********************o*****o******~**
SE VERIFICA SI EXISTEN REPETICIONES
(COBRE EL ULTIMO PUNTO DEL CICLO)
Y SE CONTABILIZAN
**~**.************.**************o*******o********~
if ( x = 5 8 0 ) then r:=r+l;
end;
(**.*******************o*****o*~****o*****o*o**~***
SE ESCRIBEN EL NUMERO DE REPETICIONES
Y U NUMERO DE MUECTRAS
. *
*.*****.********..*********o*******o**********~***}
gotoxy (1.d);
write ( J ) ;
gotoxy (77.d);
write (r);
programas
D. 2
n.
m1s
gotoxy (69,3);
write ('repeticiones' 1;
gotoxy (1.3);
write ('muestras' 1;
end;
gotoxy (80.25):
D . 2 PROGRAMA DEL MONITOR
L
c. CLU
..
d:d-l;
END.
en
I
Programa para ejecutar en el medidor para obtener en pantalla
los valores leidos a partir del módulo de adquisición de datos,
Con este programa, se probó variando el voltaJe de la señal de
entrada, obteniéndose los valores correspondientes en
valor hexadecimal, también se probó aplicando una señal
senoidal a la entrada, observándose que los valores se van
desplazando de
tal
forma que presentan en
ciclos
subsecuentes en un periodo, diferentes valores hasta completar
los correspondientes a un ciclo completo. A continuación se
presenta el listado del programa correspondiente.
1
2
3
4
6
7
221E 0128
2220 B301004C37
2225 3037F8
2228 B301004C37
222D 3837F8
559
560
562
563
564
565
566
567
568
569
2230 C701004837
570
571
572.
573
574
2235 B10A38
2238 E038FD
2238 B301004827
575
576
577
$TITLE('MONITOR MINIMO' 1
$PAGEWIDTH(80)
MONITOR
MODULE
MAIN
SNOLIST
;COMANDO DE EJECUCION DE PROGRAMA EN RAM
COMANDO DE EJECUCION
;RUTINA PARA EJECUTAR LA LECTURA CICLICA
;DEL CONVERTIDOR WD.
REG0
TEMPO,4COOH[Ol ;ESPERA
TEMPO,O,CORREO ;DISPARO
TEMPO,4COOH [O1
JBS
TEMPO,O,CORREl
;SEflAL RETENIDA, PROCEDE A LA CONVERSION
STB
TEMPO,4800H[O] ;CONVIER
CORREX: CLR
CORREO: LDB
JBC
CORREl: LDB
.
LDB
CORRE2: DJNZ
LDB
programas
CONTA,#10
;RETRASO
CONTA.CORRE2
PUNTAH,480OH IO I
-
D. 3
n.
TESIS
2240 8301014826
2245 180137
2248 710337
2248 EFüCO5
224E EFC404
2251 B12037
2254 EFBE04
2257 080426
225A EFE904
225D EFAA04
2260 65010028
2264 89000028
2268 D7B6
226A FO
578
579
580
581
582
583
584
585
587
588
589
590
591
592
593
594
595
en C. CLU
LDB
PUNTAL,4801H[Ol
;PROCEDE A DESPLEGAR
SHRB
TEMPO,#l
ANDB
TEMPQ,#00000011B
CALL
HEXASC
;A ASCII
CALL
ENVIA
;ENVIA
LDB
TEMPO,#’ ’
;ESPACIO
CALL
ENVIA
;ENVIA
SHR
PUNTA,#4
CALL
DIREC
CALL
CRLF
;VERIFICA SI YA ACABO
ADD
REGO,#1
CMP
REGO,#O
JNE
CORREO
RET
$NOLIST
-D.3 PROGRAHACION DEL PLD
Para la programación del PLD (Dispositivo Lógico Programable)
se requirió de hacer un archivo, el cual contiene la carátula,
declaración de pines de entrada y de salida, declaración de
elementos de acuerdo con su código correspondiente y las
ecuaciones que relacionan las señales de entrada con las
funciones de salida. A continuación se presenta el listado del
archivo indicado.
CESAR LOPEZ ULLOA
CENTRO NACIONAL DE INVESTIGACION Y DESARROLLO TECNOLOCICO
MAYO DE 1992/OCT DE 1992
CONTA2.ADF
REV3
EP910-30
CONTADOR DE 721 Y 60 PARA ADQUISICION DE DATOS.
OPTION: TURBO=ON
PART: EP910
INPUTS:
CLK1@4,
cLK2@24,
m@2,RN@3. S2N@39. S3N838
programas
n. h
I
n.
TESIS
en
c. CLU
OUTPUTS:
SALIDA1@14, LIM1@15,P21@16,
SALIDA2@30. LIM2@31,P22@32,
CE@36, WCN@35, OEN@34, DIRe33
NETWORK:
CLKl = INP(CLK1)
QAf = NOTF(VCC,CLKlN,LIMlf,GND)
QBf = NOTF(VCC.QAN,LIMlf,GND)
QCf = NOTF(VCC,QBN.LIMlf,GND)
QDf = NOTF(VCC,QCN.LIMlf,GND)
Q!3
= NOTF(VCC,QDN,LIMlf ,GND)
QFf = NOTF(VCC,QEN,LIMlf,GND)
QGf = NOTF(VCC,QFN,LIMlf,GND)
QHf = NOTF(VCC,QGN,LIMlf.GND)
QIf = NOTF(VCC,Q”,LIMlf,GND)
SALIDA1 = TONF(VCC,Pll,GND,GND.VCC)
LIM1, LIMlf = COIF(LIMlc, VCC)
P21, P21f = COIF (P2lc,VCC)
CLK2 = INP(CLK2)
QUf = NOTF(VCC,CLK2N,LIM2f,GND)
QVf = NOTF(VCC.QUN,LIMZf,GND)
QWf = NOTF(VCC,QVN,LIM2f,GND)
QXf = NOTF(VCC,QWN,LIMZf,GND)
QYf = NOTF(VCC,QXN,LIM2f,GND)
SALIDA2 = TONF(VCC,P12,GND,GND,VCC)
LIM2, LIM2f = COIF(LIM2c,VCC)
P22, P22f = COIF (P22c,VCCl
WN = INP(WN)
RN = INP(RN1
S2N = INP(S2Nl
S3N = INP(S3NI
CE = CONF (F1.VCC)
W C N = CONF (R,VCC)
OEN = CONF (F2,VCC)
DIR = CONF (F3,VCC)
EQUATIONS:
CLKlN
QAN =
QBN =
QCN =
QDN =
QEN =
= CLK1’ ;
QAf’;
QBf’ ;
QCf’ ;
QDf’;
QEf’;
programas
D. 5
n.
TESIS
en C. CLU
QFN = QFf’;
OGN
- - -- = OGf’ :
Q” = & I ;
pi1 = CIl(l*W*QBf’
f’ *QCf’*QDf*QEf’*QFf *QGf*QHf’
.. *QIf;
LIMlc = (P11’ P21f)’;
p21c = (CLK1 LIMlf 1”;
CLK2N = CLK2’;
QüN = QUf’;
QVN = QVf’ ;
QüN = QUf’;
QXN = W’;
P12 = CLK2N*QUf1*QVf*QWf*QXf*QYf;
LIM2c = (Pi2’ P22f)’;
P22c = (cLK2 LIM2f)’;
U = w”;
R = RN’;
s2 = s2” ;
S3 = S3N’;
F1 = W + R ;
F2 = RN + S3N;
F3 = (R S2) + (R S3);
END$
DISTRIBUCION DE PINES
EP9 1 O
-----
40:- V CC
39:- S2N
RN -:3
38:- S3N
CLK1 -:4
37:- Gnd
RESERVED - : 5
361- CE
RESERVED -:6
35:- W C N
RESERVED -:7
34:- OEN
RESERVED - : 8
33:- DIR
RESERVED - : 9
32:- P22
RESERVED -: 10
31:- LIM2
RESERVED -:11
30:- SALIDA2
RESERVED -:12
2 9 : - RESERVED
RESERVED -: 13
2 8 : - RESERVD
SALIDA1 -:14
27:- RESERVED
LIMl -:15
26:- RESERVED
P21 -:16 . 25:- RESERVED
Gnd -:I7
24:- CLK2
Gnd -:18
231- Gnd
Gnd -:19
22:- Gnd
GND -:20
- - - -21- : - Gnd
Gnd -:1
WN - :2
propramas
D. 6
WPEHDOCE
E
ESQUEMATI COS
w.
TESIS
en c. CLU
E.1 ESQUEMATIC0
El módulo se
características:
divide
en
etapas,
de
acuerdo
._
con
SUS
-Principal: Obtener cuatro señales analóglcas de entrada, (dos de
tensi6n y dos de corriente), y entregar su valor
en forma digitalizada (12 bits).
-Básica:
Realizar Muestreo/Retención y Conversión
Analógica-Digital
-Especiales:
Operar con muestre0 síncrono e
resolución con ganancias variables.
Para la implementación de estas funciones
componentes de acuerdo con la siguiente lista:
lncrementar
se
la
utilizaron
-LISTA DE COMPONENTES:
-CAPACITORES
Cl-C4
c5
C6
c7
TIPO
ELECTROLITICO
.WLIPROPILENO
DISCO CERAMIC0
WLIPROPILENO
DISCO CERAMICO
DISCO CERAMICO
TANTALIO
1OpF
10qF
1.5qF
10nF
c8
1nF
C9-C26 .IO#
C27-C28 4.7pF
-RESISTENCIAS
R1-RZ 5.6kn
R3-R4
lOKR
M-R6
5.6m
R7-Rl0 33KSl
R11
1.m
R12
270 KR + 50 KiY
R13
1om
R14
2 m
R15-Rl6 lOOR
R17-Rl9 l0KR
R2o-R21 1KR
R22
l.m
R23-R24 lorn
R25-RZ6 1KR
R27
1.m
R28-R30 lOKR
R3 1
3X2m
R32
1.8KR
10
10
10
10
10
10
10
10
10
x
x
x
x
x
x
x
x
x
x
10 x
10 x
10
10 x
10 x
o. 1%
1.ox
10 x
esquam6t1cos
E. 1
n.
TESIS
en C. CLU
-DIODOS
Dl-DZ
D3
D4-D5
1N4001
1N914
1N4001
-CONECTORES
CONECTOR AMP 531796-2
PIN-HEADER, FIJA SIMPLE, 3 POSICIONES.
J1
52
-CIRCUITOS I N T E G R A W
No
u1
.
Tipo
T
T
-
IMENTAC IONE S
-12
GND +12 -
LM324
Ampllflcador Oper
11
u2
74HC 14
Inversor (schmltt
7
u3
EP910
EPLD
20
u4
HCF40 46
PLL
8
u5
LM555
Tlmer
U6
AD526
Ampl . de Ganan. Progr.
1
u7
AD684
Muestreo/Retenclón S/H
U8
LF412
Ampl If icador Oper.
u9
AD674
Conv. U D (12 blts)
u10
LM339
u11
4
10
7
1
8
8
4
5 y s
7
11
Comparador
12
3
74HC245
Tranceptor
10
u12
74HC541
Buffer
10
U13
74HC573
Latch
10
7
- -
contlnuaclón para identificar las etapas del módulo se
presentan los esquemáticos correspondientes Fig E.l Etapas de
Entrada de Sefial y Slncronia; Flg.E.2 Ganancia Programable; Fig.
E.3 Converslón Analóglca Digltal y Enlace al Medidor y Fig. E.4
Esquemático General.
A
E. 2
Fig. E.1 ETAPAS DE ENTRADA DE SERAL Y SINCRONIA.
culucm(t*oi
P ?
ada Ex:
U6
11 2
3 4 15 16
P I i '
v
7
I
9
I
I
I
I
u7
A7
GANANC I A BAJO
GANANC
18. MED IO '
,~
. .
SFRAI FN RFTENCION
.
.
Fig. E. 2 ETAPA DE GANANCIA PROGRAMABLE.
.
.
I
..
. . I .
.
.
.
I
.
. .
,
.,
..
. . .
TESIS
I
< '
i
.
I
3
I
L
.
.,
I'
-
BlKFF
REKUT
,
-
DBU
001
DBZ
063
DM
OB5
De1
O87
oooc354125
3ATOS
DES
061
mi0
0811
J4li.l
.:
J419.4
Fig. E.3 ETAPAS DE CONVERSION A/D Y' ENLACE AL MEDIDOR.
&t*<*
..
* .
.
E3
M.aoC.CLU
..
.<
entradt
4
ntrada
i )
RI7
2.386
en
.
..\
, .
Fig. E.4 ESQUEMATICO GENERAL.
eqlladha
8.6
APIEHDOEE
ff
BlBLl OGRAFIA
..
,
.
a. en
TESIS
C.
CLU
F . 1 BIBLIOGRAFIA:
111
"A WIDEBAND SAMPLING WATTMETER"
G. Stenbakken.
IEEE T. on Power Apparatus and Systems, Vol. PAS-103, No.
10, October 1984.
~~
I
I
[21
"DIGITAL WATTMETER USING, A SAMPLING METHOD"
R. Turgel
I
IEEE T. on Instrumentation and Measurement, Vol. IM-23,
No.4. December 1974.
i31
"THE EFFECTS OF TIMING JITTER ON SAMPLING SYSTEMS'
T. Souders - D. Flach - C. Hagwood - G. Yang
IEEE T. on Instrumentation and Measurement, Vol. IM-39,
No.1, February 1990.
141
"EFFECT ON SAMPLING JITTER ON SOME SINE WAVE MEASUREMENTS"
M. Wagdy - S . Awad.
IEEE T. on Instrumentation and Measurement, Vol. IM-39. No.
1. February 1990.
151
"GROUNDING AND SHIELDING TECHNIQUES IN INSTRUMENTATION"
R. Morrison.
Ed. Wiley Interscience.
161
"NOISE REDUCTION TECHNIQUES IN ELECTRONIC SYSTEMS"
H. Ott.
Ed. Wiley Interscience.
i71 "CALCULATED PERFORMANCE OF A DIGITAL SAMPLING WATTMETER
USING SYSTEMATIC SAMPLING"
C. Dix.
IEE Proceedings, Vol. 129, Pt. A, May 1982
181
"DIGITAL SAMPLING LABORATORY WATTMETER"
A. Corney R. Pullman
IEEE T. on Instrumentation and Measurement, Vol. IM-36. No.
1, march 1987 p 54-59.
191
"MANUAL DE MATEMATICAS PARA INGENIEROS Y ESTUDIANTES"
Ibronshtein, K. Semendlev
Mir Moscu
-
[IO] "DIGITAL POWEB MEASUREMENT WITH NON-SIMULTANEOUS SAMPLES
PAIR".
Hugo CalleJa C., Jorge Lemus
IIE Cuernavaca. Morelos.
I
rsísrsnclas
F. 1
H. en C. U U
TESIS
I111
1121
"DESARROLLO DE UN EQUIW PARA MEDICIÓN Y REGISTRO DE
&CTRICA" . Reporte
Hugo Calleja G.
IIE Cuernavaca. Morelos.
ENEFGIA
"MEDIMIR DE CONSUMO Y DEMANDA DE ENERGIA &CTRICA"
Jorge Lemus A.
UNAM Cuautitlán.
, Tesis
I131 DATA CONVERCION PRODUCTS. Data Book
Analog Device 1988
I141 DATA CONVER REFERENCE MANUAL, Vol I I
Analog Device 1990
I151 GENERAL WRPOCE LINEAR DEVICE, Databook
National Semlconductor 1989
I161 DATA BOOK
Altera 1992
171
NORMA OFICIAL MEXICANA NOM-J-39/2-1989
Watthorimetros-parte2-metodos de prueba a prototipos
Dirección general de normas.
Secretaria de comercio y fomento industrial
I181
"CHOSING COMPLEX"
Anne Watson Swager, TEchnical Editor
EDN September 17, 1992
i191
"CMOS DIGITAL WATTMETER DESING"
Icmail. Abdul-Karim
International Journal of Electronics V63
p631-640 1987 Univ. Bagdad, Iraq.
n4
oct87
[201 "SOLID-STATE WATTHOUR METERING SYSTEM"
Armor, Anthony F.
EPRI Generation and Storage División W1681-O2
E11
"SOLID-STATE WATTHOUR METERING SYSTEM"
Leyse. Robert H.
EF'RI Generation and Storage División RP2153-O2
[221 "DIGITAL ACTIVE AND REACTIVE POWER MEASUREMENT USING
SAMPWHOLD"
b
Hamad, K. A.;Jabouri, M. Y.;Al-Khateeb. T. R.
International Journal of Electronics V65-n2 Aug/88
p263-267 1988 Scientific Research Council, Bagdad, Iraq.
ii. en C.
mrs
(231 "EFFECT OF HARMONICS ON POWER MEASUREMENT"
Purkayastha, I . ; Savoile. P. J.
IEEE T. on Industry Aplicatlons Vol. 26,
1990 p 944-946.
[241
CLU
No. 5.Sep-Oct
MILITARY (OTS ETE) SPECIFICATION FOR THE WATTMETER, W.
Paiz, B. F.;Slnmons, A. L.
Arlnc Research Corp., Annapolis, MD. Dec-79 p15 NTIS
Price Code PC a02/MF A01.
1251
DIGITAL WATTMETERS FOR LOSS MEASUREMENT OF POWER
TFlANSFORMERC"
Clarke, K. K.; Malewskl, R.
IEEE Power Englneerlng Soc. Mex., USA 86 Jul 20-25 SM 443
[261
"THE BIRD SERIES 4410 RF DIRECTIONAL WATTMETER"
McCoy, L.
CQ Radio Amateur's Journal Vol 47 Iss 2 P 44-46 Feb 91
930018
..
recarenclas
F. 3