ingeniería técnica en informática de sistemas

INGENIERÍA TÉCNICA
EN INFORMÁTICA DE SISTEMAS
Fundamentos de Computadores
Relación de Problemas
Departamento de Tecnología Electrónica
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
1
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
BOLETIN 1: Representación Binaria
Problemas básicos
P1. Convierta los siguientes números a base 10:
a) 100.111010(2;
b) 50(8;
c) 101.1(2;
d) 198F(16.
P2. Convierta el nº binario 10110110011.10110 a las bases 4, 8 y 16; el nº 372.105 en base 8 a base 2, 4 y 16 y
el nº F0.A en base 16 a base 2, 4 y 8.
P3. Convierta el nº decimal 138 a las bases 12 y 16; el nº 312.101 en base 5 a base 7, y 8 y el nº F.A en base 16
a base 3.
P4. 1) Obtenga los números positivos mayor y menor representables con la notación en punto flotante normalizada del estándar IEEE-754 empleando 32 bits.
2) Represente los siguientes números con la notación en punto flotante del estándar IEEE-754 empleando 32
bits.
1. Velocidad de la luz en m/s (3x108).
2. Carga del electrón en culombios (-1.602x10-19).
3. Masa del electrón en kilogramos (9.109x10 -31).
4. Aceleración de la gravedad en m/s2 (9.807).
5. pi (3.141592654)
6. e (2.718281828)
7. Cero.
8. Infinito.
P5. Las siguientes cantidades son palabras binarias de 8 bits que representan números codificados en punto flotante con las siguientes características:
- bit 1 (comenzando por la izquierda): signo (0 = +, 1 = -)
- bits 2 a 5: exponente sesgado (sesgo = 7)
- bits 6 a 8: mantisa de 4 bits significativos (considere la existencia de un dígito entero similar al de la
notación IEEE-754).
Calcule las cantidades representadas y expréselas en decimal.
(a) 01101001, (b) 00110101, (c) 10100100, (d) 11111111
P6. Interprete la palabra binaria de 8 bits 10110101 como:
- número binario natural,
- número binario en notación signo-magnitud.
- número binario en notación complemento a 1,
- número binario en notación complemento a 2,
- número binario en notación exceso 128,
- número en notación punto flotante con las características del problema anterior,
- símbolo ASCII con bit de paridad
- símbolo ISO-8859-1
P7. Represente el número decimal 8620 (a) en BCD, (b) en código exceso 3, (c) en código 2, 4, 2, 1 y (d) como
número binario.
Problemas complementarios
P8. ¿Cuántos bits son necesarios como mínimo para representar cada uno de los siguientes números decimales?
50, 1000, 5000, 100000 y 1000000.
2
Representación Binaria
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P9. Represente el 6 en los siguientes casos:
a) Código Gray asumiendo que se representan del 0 al 7.
b) Código Gray asumiendo que se representan del 0 al 9.
c) Código Gray asumiendo que se representan del 0 al 15.
d) En código ASCII.
e) En código ASCII con paridad par.
f) En código ASCII con paridad impar.
g) En código “2-out-of-5”.
P10. Represente con el mínimo nº de bits posibles los siguientes números decimales en notación binaria, signomagnitud, complemento a 1 y complemento a 2:
a) ± 122;
b) ± 64;
c) ± 15;
d) ± 37.
P11. Un código binario usa 10 bits para representar cada uno de los diez dígitos decimales. A cada dígito le asigna
un código de nueve ceros y un uno. El código binario para el número 6, por ejemplo, es 0001000000. Determine el código binario para los números decimales restantes.
P12. Obtenga un código binario pesado para los dígitos de la base 12 usando los pesos 5421.
P13. Recientemente se ha rescatado una extrañísima nave espacial que provenía de los confines de una desconocida constelación. Tras múltiples esfuerzos, nuestros científicos han logrado deducir algunos datos sobre la
civilización que la construyó. En vez de dos brazos, sus criaturas poseían uno solo que terminaba en una
"mano" con un número B de dedos. En un cuaderno que encontraron en la nave había escrito:
“5 X 2 - 50X + 125 = 0
→ X1 = 8, X2 = 5”
Suponiendo que tanto el sistema de numeración como las matemáticas extraterrestres hayan tenido una historia similar a las desarrolladas en la Tierra, ¿cuántos dedos (B) poseían?
P14. a) Un código binario de números decimales se dice que es un código pesado cuando la posición de cada bit
lleva asociada un peso numérico y se denomina autocomplementable si el complemento a 9 de cada dígito
D = d3d2d1d0 es Ca9(D) = d3d2d1d0. El código BCD natural es un ejemplo de código decimal pesado pero
no autocomplementable. El código exceso-3 es un ejemplo de código decimal no pesado pero es autocomplementable. Muestre que el siguiente código es ambas cosas: pesado y autocomplementable y determine el
peso de cada bit.
0 = 0000
1 = 0001
2 = 0011
3 = 0100
4 = 1000
5 = 0111
6 = 1011
7 = 1100
8 = 1110
9 = 1111
Representación Binaria
3
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
BOLETIN 2: Álgebra de Conmutación
Problemas básicos
P1. Para elementos del álgebra de conmutación, pruebe la validez de:
a) a . b = a . c ⇒ b = c;
b) a + b = a + c ⇒ b = c ;
c) a . b = a . c y a + b = a + c ⇒ b = c.
P2. Encuentre los complementos de las siguientes funciones:
a) f = (b c + a d) (a b + c d)
b) f = b d + a b c + a c d + a b c
c) f = [ ( ab )a ] [ ( ab )b ]
d) f = a b + c d
P3. Obtenga la tabla de verdad de las siguientes expresiones:
a) f = w y z + x y + w y
b) f = (w + x + y) (x + z) (w + x)
P4. Determine y exprese en forma suma de mintérminos y producto de maxtérminos las funciones f 1 + f2 y
f1 . f 2, siendo:
f = ∏ ( 1, 2, 3, 5, 6, 7, 13, 14, 15 )
f = ∑ ( 0, 4, 8, 9, 10, 14, 15 )
1
2
Repetir para f 1 ⊕ f2 y la equivalencia: f1 Θ f 2.
P5. Obtenga los mapas de las siguientes funciones:
a) f = ∑ ( 5, 6, 7, 12 ) + d ( 1, 3, 8, 10 )
b) f = ∏ ( 10, 13, 14, 15 ) ⋅ d ( 0, 1, 2, 8, 9 )
c) f = ∑ ( 1, 2, 3, 8, 12 ) + d ( 17 )
P6. A partir de las tablas de verdad de las siguientes funciones, obtenga las expresiones algebraicas de dichas
funciones y los circuitos lógicos que las realizan:
Tabla 1
Tabla 2
Tabla 3
xy
f1
xy
f2
xy
f3
00
01
10
11
1
0
1
0
00
01
10
11
0
1
1
0
00
01
10
11
1
1
1
0
Tabla 4
4
xyz
f1
f2
f3
f4
f5
f6
000
001
010
011
100
101
110
111
0
1
0
0
0
1
0
0
1
0
0
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
0
1
1
1
1
1
0
1
0
1
0
1
0
Álgebra de Conmutación
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
Problemas complementarios
P7. Reduzca las siguientes expresiones del álgebra de Boole al nº de literales solicitado al lado de cada una de
ellas.
a) a b c + a b c + a b c + a b c + a b c
(a cinco literales)
b) b c + a c + a b+ b c d
(a cuatro literales)
c) [ cd + a ] + a + cd + ab (a tres literales)
d) [(a + c + d) (a + c + d) (a + c + d) (a + b)]
(a cuatro literales)
P8. Compruebe las siguientes igualdades:
a) x y + x z + y z = x y + x z
ley del consenso generalizado
b) x (x + y) + z + z y = y + z
c) x y + (x y)' z = x y + z
d) ( w + wx + yz ) = w ( y + z )
e) ( w [ x + y ( z + w ) ] ) = w + xy + xz
f) (w + x + y) (w + x + y) (y + z) (w + z) = (w + y) (y + z)
P9. Obtenga las formas normales en suma de productos y producto de sumas de las siguientes expresiones:
a) f = (a b + a c) (a b)
b) f = x y (v + w) [(x + y) v]
c) f = x + y z
d) f = (a + b + c) (d + a) + b c + a c
P10. Escriba las siguientes funciones como suma de mintérminos:
a) f (a, b, c) = a + b + c
b) f ( a, b, c ) = ( ( a + b ) ( b + c ) )
c) f ( a, b, c, d ) = ( ab + bcd ) + acd
P11. Exprese las siguientes funciones como producto de maxtérminos:
a) f (a, b, c, d) = (a + c) d + b d
b) f (x, y, z) = (x y + z) (y + x z)
c) f ( a, b, c ) = abc + abc
d) f (a, b, c) = (a b + c (a + b)) (b + c)
P12. Sea el circuito combinacional con cuatro entradas A, B, C y D, tres salidas intermedias P, Q y R y dos salidas
T1 y T2, como se muestra en la figura. Sólo Q y R pueden tener inespecificaciones.
a) Suponiendo que tanto G 1 como G 2 son puertas AND, obtenga el mapa de la función P min (es decir, la función P que tiene el menor número de mintérminos) que permite obtener T1 y T2.
b) Obtener los mapas para Q y R correspondientes al Pmin anterior. Indicar, explícitamente, las posiciones
de las inespecificaciones.
c) Suponiendo que G1 y G 2 son puertas OR obtenga el mayor P max (la función P con mayor número de mintérminos) y sus mapas correspondientes para Q y R.
d) ¿Pueden obtenerse Q, P y R si G1 es una puerta AND y G2 una puerta OR? ¿Y si G1 es una puerta OR y
Álgebra de Conmutación
5
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
G2 una puerta AND?
Q
A
B
C
D
G1
T1
G2
T2
P
R
T
1
= ∑ ( 0, 1, 3, 4 , 5 , 7 , 11 , 15 )
T 2 = ∑ ( 2, 3, 6, 7, 11, 15 )
P13. Demuestre las siguientes cuestiones:
(a) Que un número binario fraccionario con nE bits en su parte entera y nF en su parte fraccionaria puede ser
transformado en su equivalente en base 16 (binario → hexadecimal) por agrupación de 4 bits en 4 bits. Y
viceversa, que el paso hexadecimal a binario se puede hacer por expansión de cada dígito hexadecimal a su
correspondiente valor binario de 4 bits.
(b) Sea A un número binario fraccionario con 8 bits en la parte entera y 4 en la parte fraccionaria. Determine
justificadamente la regla de obtención del Ca2(A).
(c) x ⊕ x ⊕ … ⊕ x = ( x ⊕ … ⊕ x ) ◊ ( x
⊕ … ⊕ x ) ; donde a ◊ b = a ⊕ b .
1
2
n
1
i
i+1
n
P14. Verifique si se cumplen o no las siguientes igualdades:
(a) M (a, b, c) + M (d, e, f) = M (a + d, b + e, c + f)
(b) M (a, b, c) . M (d, e, f) = M (a.d, b .e, c.f)
(c) M (a, b, M (c, d, e)) = M [M(a, b, c), d, M(a, b, e)]
donde M (x, y, z) es la función mayoría de x, y, z: M (x, y, z) = x y + x z + y z
6
Álgebra de Conmutación
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Ingeniería Técnica en Informática de Sistemas
BOLETIN 3: Análisis y Diseño de Circuitos Combinacionales
Problemas básicos
P1. Analice los siguientes circuitos combinacionales. Para ello, se deberá encontrar la función algebraica que
representan, y su tabla de verdad o su diagrama de Karnaugh. Ponga también la función en suma de productos o producto de sumas y realice el nuevo circuito a partir de estas expresiones.
a)
≥1
x
&
y
z
f
≥1
1
b)
&
x
y
≥1
&
&
f
≥1
z
P2. Realice un análisis lógico de los circuitos representados en la figura correspondiente. Obtenga las expresiones en forma de suma de productos y producto de sumas. Liste los mintérminos y maxtérminos correspondientes. Determine el coste.
a)
x1
x2
=1
x1
≥1
1
f2
x3
&
x4
≥1
&
f1
1
Análisis y Diseño de Circuitos Combinacionales
7
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
b)
≥1
b2
z
f2&
&
a2
≥1
x4
&
&
≥1
a1
b1
y
P3. En el circuito de la figura, todas las puertas poseen el mismo retraso de valor ∆.
A
&
&
B
C
&
&
F
1
&
D
a) Obtenga el mapa de F(A.B,C,D).
b) Considerando el retraso, determine la forma de onda de F si A=B=D=1 y C cambia periódicamente.
c) Igual que b, si A=C=D=1 y B cambia periódicamente.
d) Igual que b, si B=D=1 y A, C son como las representadas:
A
C
∆
∆
∆
e) Interpretar los resultados obtenidos en los apartados b, c y d.
P4. Responda a las siguientes cuestiones:
a) El circuito de la figura contiene una puerta de 5 entradas que
puede ser una NAND5 , una NOR5 o una XNOR5. ¿Cuál es el test
?
más simple que se podría aplicar para averiguar a qué puerta corresponde?
b) Sea la función z(x 1, x2, ..., xn) que se define como:
z(x1, x2, ..., x n) = 1 si y sólo si x i ≠ x j para algún valor de (i, j).
- Si consideramos esta función como un operador de n variables, ¿podríamos decir que es funcionalmente
completo?
- Dé una expresión algebraica para z.
P5. Utilizando el mapa de Karnaugh determine las relaciones mínimas en suma de productos y producto de
sumas de las siguientes funciones. Implemente un circuito mínimo en dos niveles.
a) f ( x, y, z, u ) = ∑ ( 0, 4, 6, 7, 10, 12, 13, 14 )
b) f ( a, b, c, d ) = ∏ ( 3, 5, 7, 11, 13, 15 )
c) f = ∑ ( 0, 2, 5, 7, 13, 15, 16, 18, 26, 29, 31 )
8
Análisis y Diseño de Circuitos Combinacionales
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Ingeniería Técnica en Informática de Sistemas
P6. Simplifique:
a) f = ∑ ( 1, 2, 7, 8, 19, 20, 25 ) + d ( 10, 11, 12, 13, 14, 15, 26, 27, 28 )
b) f = ∑ ( 1, 2, 5, 6, 9 ) + d ( 10, 11, 12, 13 , 14, 15 )
c) f = ∑ ( 0, 2, 5, 7, 13, 15, 16, 18, 26, 29, 31 ) + d ( 20, 24, 28 )
P7. Las normas de seguridad de los modernos aviones exigen que para señales de vital importancia para la seguridad del aparato, los circuitos deben estar triplicados para que el fallo de uno de ellos no produzca una
catástrofe. En caso de que los tres circuitos no produzcan la misma salida, ésta se escogerá mediante
votación. Diseñe el circuito “votador” que ha de utilizarse para obtener como resultado el valor mayoritario
de las tres entradas.
P8. Sea F una función de un dígito BCD y de una entrada de control X. F vale “1” en los siguientes casos:
1) Si X=1 y el nº BCD es múltiplo de 3.
2) Si X=0 y el nº BCD tiene un nº impar de unos.
Implemente F como un circuito en dos niveles utilizando puertas NAND.
P9. Una caja de seguridad dispone de 5 cerrojos (V, W, X, Y, Z) los cuales deben ser desbloqueados para abrir
la caja. Las llaves de la caja están distribuidas entre 5 ejecutivos de la siguiente manera: Sr. A tiene llaves
para los cerrojos V, X; Sr. B para V, Y; Sr. C para W, Y; Sr. D para X, Z; Sr. E para V, Z. a) Determine todas
las combinaciones mínimas de ejecutivos requeridos para abrir la caja. b) Determine el ejecutivo “esencial”.
P10. A partir de puertas de tres entradas, indique cómo podremos realizar operaciones de 5 variables, AND, OR,
NAND, NOR, si: a) sólo disponemos de puertas OR; b) sólo disponemos de puertas NAND; c) sólo disponemos de puertas NOR.
P11. Se pretende diseñar un circuito comparador de 2 números de 2 bits, A=(a1,a0) y B=(b1,b 0). Dicho circuito
deberá tener tres salidas M, I, m, de tal forma que:
* M = 1 sii A>B
* I = 1 sii A=B
* m = 1 sii A<B
Diséñese exclusivamente con puertas NOR.
P12. Florencio va a ir a una fiesta esta noche, pero no solo. Tiene cuatro nombres en su agenda: Ana, Bea, Carmen
y Diana. Puede invitar a más de una chica pero no a las cuatro. Para no romper corazones, ha establecido las
siguientes normas:
- Si invita a Bea, debe invitar también a Carmen.
- Si invita a Ana y a Carmen, deberá también invitar a Bea o a Diana.
- Si invita a Carmen o a Diana, o no invita a Ana, deberá invitar también a Bea.
Antes de llamarlas por teléfono, quiere utilizar un circuito que le indique cuándo una elección no es correcta.
Ayúdele a diseñar el circuito óptimo en dos niveles con puertas NAND.
P13. Un circuito que realiza la función z(a,b,c) está compuesto de dos subcircuitos (ver figura). La combinación
de entradas abc = 001 nunca ocurre. La tabla de verdad del subcircuito N 1 es la mostrada. ¿Es posible cambiar algunos valores de u,v,x a inespecificaciones sin modificar z(a,b,c)? Si es así, indique todos ellos y realice un buen diseño de N1 con puertas NOR tras obtener todos los valores inespecificados.
abc
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
10 1
1 1 0
1 1 1
uvx
0 0 1
1 1 0
1 1 1
0 0 0
1 1 0
1 1 1
0 1 0
1 0 1
&
z
a
u
b
v
c
Análisis y Diseño de Circuitos Combinacionales
N1
=1
x
N2
9
Fundamentos de Computadores
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P14. En el diseño de la función:
f = ∏ ( 4, 5, 6, 7, 8, 9 )d ( 0, 2, 13, 15 )
Se ha dado como solución el circuito de la figura. Las variables están en único raíl.
a) Determine, si los hay, todos los errores de la solución y corríjalos.
b) Para el circuito de la figura, dibuje la forma de onda de salida si b es una señal periódica de frecuencia 20
MHz y acd=011 se mantienen constantes, suponiendo que todas las puertas poseen un tiempo de retraso de
5ns.
&
a
b
&
&
z
c
1
1
&
d
P15. Se desea enviar mensajes de tres bits de una estación a otra y, para evitar en lo posible los errores, se ha
decidido añadirle al mensaje un bit de paridad impar. Disponiendo únicamente de puertas EXOR y EXNOR
de dos entradas:
a) Diseñe el circuito, con el menor número de puertas posibles, que genere ese bit de paridad impar en la
estación emisora;
b) Diseñe también el circuito, con el menor número de puertas posibles, que compruebe, en la estación receptora, que el mensaje recibido es correcto.
c) Generalice ambos apartados para n bits.
Problemas complementarios
P16. Analice los siguientes circuitos combinacionales. Para ello, se deberá encontrar la función algebraica que
representan, y su tabla de verdad o su diagrama de Karnaugh. Ponga también la función en suma de productos o producto de sumas y realice el nuevo circuito a partir de estas expresiones.
a)
&
x
y
=1
f
≥1
z
1
b)
≥1
x
y
&
1
10
=1
f
Análisis y Diseño de Circuitos Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P17. Realice un análisis lógico de los circuitos representados en la figura correspondiente. Obtenga las expresiones en forma de suma de productos y producto de sumas. Liste los mintérminos y maxtérminos correspondientes. Determine el coste.
a)
&
x1
x2
&
≥1
x3
&
x1
x2
x3
&
x3
x2
f
&
&
x1
x2
b)
x1
1
&
≥1
1
x2
&
x3
f
&
c)
≥1
x1
x2
&
f
&
x3
x4
P18. Sea el siguiente circuito:
S
L
&
F
>1
K
G
Indique razonadamente qué le sobra o le falta a cada uno de los 5 circuitos siguientes (a, b, c, d y e) para
implementar la misma función que el circuito dado.
Nota: Sólo hay que hacer un cambio o ninguno en cada circuito. Ese cambio puede ser añadir o quitar una
puerta o sustituir una puerta por otra distinta.
>1
G
K
S
>1
L
G
K
>1
(a)
Análisis y Diseño de Circuitos Combinacionales
=1
&
>1
F
S
L
F
&
(b)
11
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S
L
K
&
&
S
>1
&
F
&
L
&
&
&
G
G
K
(c)
S
G
L
K
&
(d)
&
>1
F
(e)
P19. Utilizando el mapa de Karnaugh determine las relaciones mínimas en suma de productos y producto de
sumas de las siguientes funciones. Implemente un circuito mínimo en dos niveles.
a) f ( x, y, z, u ) = ∑ ( 3, 4, 7, 8, 10, 11, 12 , 13, 14 )
b) f ( x, y, z, u ) = ∑ ( 0, 1, 3, 6, 9, 11, 12, 13, 15 )
c) f ( x, y, z, u ) = ∑ ( 0, 2, 3, 4, 5, 7, 8, 9, 13, 14, 15 )
d) f = ∏ ( 0, 3, 4, 6, 7, 11, 13, 14, 15 )
e) f = ∑ ( 0, 1, 2, 4, 6, 8, 9, 12, 13, 14 )
P20. Determine una expresión mínima en suma de productos equivalente a cada una de las siguientes expresiones.
a) f ( a, b, c, d, e ) = ( ce + ce ) ( a + b )d + ( a + b )dce
b) f ( w, x, y, z ) = [ ( w + z ) + ( x + z ) + ( y + z ) ]
P21. Dada las funciones de la figura obtenga la mínima expresión en forma de suma de productos.
edc
ab
000 001 011 010 110 111 101 100
00 0
0
0
0
0
1
0
0
00 1
0
0
1
0
0
0
1
01 0
0
0
0
1
1
0
0
01 1
0
0
0
0
0
0
1
11 1
1
1
1
1
0
0
0
11 1
0
0
0
0
0
0
0
10 0
0
0
0
0
1
0
0
10 1
0
0
0
1
0
0
1
F
12
edc
ab
000 001 011 010 110 111 101 100
G
Análisis y Diseño de Circuitos Combinacionales
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P22. Diseñe de forma óptima un circuito que genere la función f y cuya realización sea en dos niveles.
a) f = ∑ ( 0, 1, 5, 6, 9 ) + d ( 10, 11, 12, 13 , 14, 15 )
b) f = ∑ ( 0, 2, 5, 7, 13, 15, 18, 26, 29, 31 ) + d ( 20, 24, 28 )
c) f = ∑ ( 13, 15, 17, 18, 19, 20, 21, 23, 25, 27, 29, 30, 31 ) + d ( 1, 2, 12, 24 )
d) f = ∑ ( 0, 4, 6, 8, 9, 12, 13, 14, 15, 18, 22, 26, 28, 30, 31 )
e) f = v x y z + v w x y + v w y z + v w x y + v w x y + v w x y + v x y z + v w x y
f) f = ∑ ( 0, 3, 5, 8, 10, 11, 14 )
g) f = ∏ ( 2, 3, 6, 13, 15, 19, 20, 22, 25, 26, 27 , 28, 29 ) ⋅ d ( 0, 7, 12, 18, 24 )
P23. Se pretende diseñar un circuito combinacional que tenga como entrada un nº BCD natural y como salida la
parte entera del cociente de su división por tres. Se pide: a) exprese las funciones mínimas de salida como
suma de productos y como productos de sumas; b) obtenga las expresiones correspondientes a cada una de
las anteriores, realizadas con un sólo tipo de puertas y represente el circuito correspondiente a la mínima de
estas expresiones.
P24. Se desea diseñar un circuito lógico que tenga 4 entradas y 1, y 0, x 1, x 0. Los pares de bits (y1,y0) y (x1,x 0) representan números binarios de dos bits con y1 y x1 como los bits más significativos. La única salida del circuito, z, debe ser 1, si y sólo si, el número x 1x0 es mayor o igual que el número binario y 1y0. Determine una
expresión mínima de suma de productos para z. Diséñese también el circuito lógico que realiza la función
pedida.
P25. Realice la función f con puertas: a) NAND, b) NOR
f = abcd + abce + acde + abce + abce + abce + abcd + abec
P26. Rediseñe el circuito de la figura sólamente con puertas NAND .
x
&
>1
y
f
>1
z
P27. Suponga que los números entre 0 y 15 están representados en binario con cuatro bits: x3, x2, x1, x0, donde
x3 es el bit más significativo. Diseñe un circuito que de salida z=1 si y sólo si el número x3x2x1x0 es un
número primo. Base su diseño en la obtención de una expresión mínima en dos niveles para z.
P28. Las cuatro líneas de entrada de un circuito combinacional corresponden a un número natural codificado en
binario natural. Diseñe un circuito en dos niveles que sirva para detectar cuándo un número es una potencia
de dos.
P29. Diseñe un circuito combinacional que acepte un número de tres bits y genere un número binario de salida
igual al cuadrado del número de entrada.
P30. Se desea diseñar un circuito que, en función de una entrada de control C, permita sumar (C=1) o multiplicar
(C=0) números binarios de dos bits. Diséñese con un único tipo de puertas.
P31. El horario laboral de una factoría es de 8 horas diarias, divididas en tres turnos: de 8 a 11 (primer turno), de
11 a 13 (segundo turno), de 13 a 16 (descanso) y de 16 a 19 (tercer turno).
Se pretende diseñar un circuito que tenga como entradas la representación binaria de la hora actual menos
ocho y que proporcione a la salida el número de turno que está trabajando (si procede) ó “0” si es hora de
descanso. Se pide:
a) Exprese las funciones mínimas de salida como suma de productos y como producto de sumas.
b) Obtenga las expresiones correspondientes a cada una de las anteriores funciones realizadas con un sólo
tipo de puertas y representar el circuito correspondiente a la mínima de estas expresiones.
Análisis y Diseño de Circuitos Combinacionales
13
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P32. Diseñe un circuito combinacional que detecte un error en la representación de un dígito decimal en BCD.
P33. Diseñe un circuito combinacional que multiplique por cinco una entrada de dígito decimal representada en
BCD. La salida debe ser también en BCD. Demuestre que las salidas pueden obtenerse de las líneas de
entrada sin usar ninguna puerta lógica.
P34. Diseñe un circuito combinacional cuya entrada es un número de cuatro bits y cuya salida es el complemento
a 2 del número de entrada.
P35. Diseñe un circuito de alarma de coche de dos puertas de tal forma que suene la alarma cuando:
* Las puertas estén cerradas, el motor apagado y se abra el maletero.
* El motor esté encendido, las puertas cerradas y el maletero abierto.
* El freno de mano quitado, el motor encendido y algunas de las puertas abiertas.
Añada una entrada que permita desactivar la alarma.
P36. Se tiene una palabra de 5 bits: los cuatro últimos bits representan un dígito BCD; el primero es un bit de
paridad impar. Obtenga la tabla de verdad (o el K-mapa) de las funciones siguientes:
1) f1 se hará “1” para valores de entrada que no correspondan con dígitos BCD
2) f2 se hará “1” para palabras con paridad incorrecta.
P37. Se ha diseñado una puerta de tres entradas llamada bomba (cuyas características se muestran) con un
resultado desafortunado. Experimentalmente se encuentra que las combinaciones de entrada 101 y 010 hacen
explotar la puerta. Determine si hay que inutilizar las puertas o, por el contrario, pueden ser modificadas
externamente (añadiendo un circuito) de forma que sea funcionalmente completa y que, sin embargo no
explote.
A B C
AB
ΒΟΜΒΑ
BOMBA(A,B,C)
00
01
11
10
0
1
1
0
1
1
0
1
0
0
C
BOMBA(A,B,C)
P38. Dada una palabra “A” de n bits y una señal de control “C”, diseñe un circuito combinacional cuya salida sea
el Ca1 ó el Ca2, según el valor de C. Utilice exclusivamente puertas EXOR y OR.
P39. Diseñe, con el menor número posible de puertas, un divisor por 2 de un dígito BCD. De el resultado con una
cifra decimal (también en BCD).
P40. Una cierta puerta de cuatro entradas llamada LIMON realiza la función siguiente: LIMON(A,B,C,D) =
BC(A+D)
Suponiendo entradas en doble raíl:
a) Realice la función: f ( v, x, y, z ) = ∑ ( 0, 1, 6, 9, 10, 11, 14, 15 ) con sólo tres LIMON y una OR.
b) ¿ Puede realizarse cualquier función en lógica LIMON/OR?
P41. Una luz se enciende cuando su señal de excitación está en nivel bajo. Esta señal está controlada por un circuito de cuatro entradas: x1 → orden de encender la luz, activa en bajo; x 2 → orden de inhibir la luz, activa
en bajo; x3 → orden de emergencia, activa en bajo; x4 → aviso del estado de la luz en la calle: “1” si es de
día,”0” si es de noche. La luz se debe iluminar cuando haya orden de encenderla, el estado de la luz exterior
sea el apropiado y no haya inhibición, excepto si hay emergencia, en cuyo caso la luz se enciende independientemente de las otras señales.
De una tabla de verdad del circuito que controla la luz, diseñándolo con los elementos que estime oportunos.
P42. Diseñe un circuito cuya salida sea el resto de la división de un nº A de tres bits entre un nº B de dos. El nº B
nunca puede ser cero.
14
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P43. El circuito de la figura ha sido diseñado para comparar las magnitudes de dos números binarios de dos bits
a2 a1 y b 2 b1. Si z=1 e y=0, a 2 a1 es el mayor. Si z=0 e y=1, b 2 b1 es el mayor. Si z=y=0, los dos números son
iguales. Sin embargo el circuito propuesto no cumple las especificaciones solicitadas. Compruebe este hecho
y modifique el diseño para que sea correcto.
&
b2
z
&
≥1
a2
&
&
y
b1
a1
P44. Un sistema sencillo para hacer votación secreta es utilizar un circuito combinacional cuyas entradas estén
controladas por interruptores que puedan accionar los miembros del jurado. Cada miembro votará con un SI
o un NO (no hay abstenciones).
El sistema que queremos realizar es el siguiente. Hay dos tribunales: A y B. El tribunal A tiene 4 miembros
(a,b,c, y d) y el tribunal B tres (e,f, y g). El veredicto deberá ser:
→ El del tribunal A en el caso de que no se produzca empate.
→ Si se produce empate en el tribunal A, el veredicto será el del tribunal B.
Diseñe el circuito según el diagrama de bloques de la figura:
a
b
c
d
CIRCUITO A
CIRCUITO C
e
f
g
CIRCUITO B
P45. La expresión algebraica
C0 = A 0
Ck = (A0 + A1 + ... + Ak-1) ⊕ Ak
k = 1, 2, ...
proporciona el valor de la salida C k de un circuito en función de las entradas A 0, ..., Ak-1, A k.
(a) Diseñe el circuito correspondiente a cuatro bits de entrada.
(b) Describa verbalmente qué tarea realiza dicho circuito.
(c) Utilizando como módulo el circuito diseñado en (a), realice un nuevo circuito para 12 bits de entrada,
indicando las nuevas entradas y salidas que hay que añadir al módulo diseñado en (a), para que el nuevo circuito de 12 bits pueda operar correctamente.
P46. Las funciones del circuito de la figura dependen, en general de las variables (w,x,y,z). Sabiendo que f2 ≠ 0
y f3 ≠ 0 y que f = Σ ( 0, 4, 9, 10, 11, 12 )
a) Determine completamente las funciones (incluyendo inespecificaciones).
b) Realice los circuitos que proporcionan f2 y f3.
Análisis y Diseño de Circuitos Combinacionales
15
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
w
x
z
y
=1
f1
f2
f3
&
>1
f
P47. En la figura se representa una función de 4 variables incompletamente especificada. Asigne valores a las
inespecificaciones para conseguir especificar completamente la función de la forma que se indica en cada
uno de los casos siguientes.
a) z pasa a depender de sólo dos variables.
ab
00 01 11 10
b) z tiene únicamente cinco mintérminos sin implicantes superiores.
cd
c) z tiene exactamente cuatro implicantes primas.
00 1
d d
d
d) z tiene una implicante prima no esencial.
d 0
0
01 d
e) z tiene el mismo número de implicantes primas que de implicadas primas.
11 0
d 0
0
10 d
d
0
1
z
16
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Ingeniería Técnica en Informática de Sistemas
BOLETIN 4: Subsistemas Combinacionales
Problemas básicos
P1. Diseñe a nivel de puertas lógicas, un decodificador decimal. Las entradas serán los cuatro bits de un dígito
BCD, presentando sólo 10 salidas activas a nivel bajo.
P2. Realice la función f= Σ(0,3,6) de las siguientes formas:
a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR.
b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND.
c) Utilizando un decodificador con salidas activas en bajo y puertas NAND.
d) Con un decodificador con salidas activas en alto y puertas NOR.
P3. Se dispone de un decodificador 3:8 con salidas activas en bajo, puertas NOR de 2 entradas y una puerta
NAND de 6 entradas. Sabiendo que las entradas están en único raíl, realizar la función siguiente:
f = Π (0,3,5,6,7,8,9,10,11,14) . d(1,15)
P4. Se dispone de decodificadores 2 a 4 con señal de habilitación activa en nivel alto. Diseñe, con las mismas
características:
a) Un decodificador 1:2
b) Un decodificador 3:8
c) Un decodificador de 4:16
P5. Diseñe un codificador de cuatro entradas con salidas en código Gray.
P6. Se tienen dos codificadores de prioridad 4 a 2 como el de la figura. Este dispositivo dispone de una entrada
de habilitación EI y dos salidas EO y GS. EO se activa cuando el codificador está habilitado pero no hay
ninguna entrada de datos activa, mientras que GS se activa cuando el codificador está habilitado y hay alguna
entrada activa. Diseñar un codificador de prioridad de 8 a 3 de las mismas características de los anteriores.
Además de los dos codificadores, se pueden emplear hasta un máximo de ocho puertas de dos entradas.
EI
I0
I1
I2
I3
EO
GS
COD
Q1
Q0
P7. Implemente un convertidor de código BCD a 7-segmentos a partir de un decodificador y un codificador.
P8. Diseñe un multiplexor de tres entradas de selección y una entrada de habilitación activa en nivel alto, utilizando puertas NAND.
Nota: cuando la entrada de habilitación no está activada coloca la salida del multiplexor en nivel bajo.
P9. Realice con multiplexores de dos entradas de selección la función:
F= Σ (0,1,3,4,5,6,8,9,10,11,12,15,17,20,22,23,25,28,29,30,31)
P10. Dada la función:
F(a,b,c)= Σ (0,3,7) + d(1,2,6)
Diséñela, si es posible, con un sólo multiplexor 2:1, sabiendo que las entradas están en único raíl.
P11. Sea la función:
F(a,b,c,d,e)= Σ (2,3,4,5,6,7,8,9,10,14,15,16,17,18,19,20,21).
Realícela utilizando un único multiplexor de 4 canales, un único decodificador de 3 a 8 y puertas AND de
dos entradas. Las variables están en único raíl.
Subsistemas Combinacionales
17
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P12. Sea F = Σ (1,3,11,13,21,23,25,31) + d(5,19,27). Implemente esta función con un único demultiplexor 1:8,
una puerta NAND de ocho entradas y puertas NAND de dos entradas.
P13. Implemente la siguiente función multisalida haciendo uso de una ROM.
F = Σ (0,1,3,7,9,12,15)
G = Π (0,1,2,5,6,10,11)
H = (X3 + X2) . (X2 + X1 + X0)
P14. Una ROM de 8 palabras de 2 bits tiene almacenada la siguiente información: pos0(0,0), pos1(1,0), pos2(1,0),
pos3(0,1), pos4(1,0), pos5(0,1), pos6(0,1), pos7(1,1). Dé una expresión algebraica de la función que realiza
y diseñe un circuito equivalente con multiplexores de 4 canales.
P15. Implemente la siguiente función multisalida usando una PLA:
F = Σ (0,1,3,7,9,12,15)
G = Π (0,1,2,5,6,10,11)
H = (X3 + X2) . (X2 + X1 + X0)
P16. Se desea diseñar un circuito que tenga como entradas dos números de dos bits a=(a 1 a0) b=(b1 b0) y un bit
de paridad par correspondiente a los cuatro bits anteriores. El circuito indicará en una salida si a>b, y en otra
si se ha producido una entrada ilegal (con el bit de paridad mal). El circuito deberá realizarse con multiplexores de dos entradas de selección y una ROM de 8 posiciones de memoria.
P17. Sean A y B dos números de 5 bits en notación complemento a 1.
a) Diseñe un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y 3 multiplexores de 4 canales suponiendo que el número "-0" no va a ocurrir nunca.
b) Para la solución anterior, añada circuitería adicional con puertas para dar la solución en el caso de que
también el "-0" pueda ocurrir.
P18. Analice los siguientes circuitos:
a)
x3
0
1
1
0
f
1
x2
x1
b)
1
x2
0
0
0
1
2
31 0
1
x2
0
1
0
1
2
31 0
0
0
x2
0
0
1
2
31 0
0
x2
x2
0
0
1
2
31 0
0
1
2
31 0
f
x1x3
x4 x5
18
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c)
y
1
z
0
0
1
2
3
&
E
0
f
1
x
P19. Realice la función F=Σ (1,2,3,4,6,7,8,9,14), mediante la PAL de la figura .
&
&
&
>1
&
1
1
&
&
&
>1
&
1
1
&
&
&
>1
&
1
Subsistemas Combinacionales
1
19
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P20. Para el circuito de la figura, se pide:
a) representar el diagrama de Karnaugh de la función f,
b) rediseñarlo utilizando MUX de 4 canales.
x u
E2 E1
x
y
2
1
0
z
0
1
2
3
4
5
6
7
&
0
1
2
3 1 0
&
&
f
&
v z
P21. Analice el circuito de la figura
x
CS
y
0
1
y
0
1
D3
0
1
z
A2
A1
A0
D2
POS
0
1
2
3
4
5
6
7
>1
f
D1
D0
y
0
1
0
0
1
CONT
F
3
8
0
0
0
5
7
x
P22. Interprete la utilidad del sistema mostrado en la figura.
a
A3
A2
A1
A0
ROM
D4
D3
D2
D1
D0
convertidor
conv
BCD/
7 seg
binario
a
b
c
d
e
f
g
f
g
e
b
c
d
a
a
BCD
conv
BCD/
7 seg
a
b
c
d
e
f
g
f
g
b
c
e
d
20
Subsistemas Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P23. Describa con palabras el funcionamiento del circuito
x>y G
x1
x0
y1
y0
x=y E
x<y L
>1
y1
1
210
0
1
2
3
4
5
6
7
>1
f
P24. Represente las salidas del siguiente circuito como suma de productos
0
1
2
3
s1 s0
ROM
b
a
c
D3
D2
D1
D0
A2
A1
A0
POS
0
1
2
3
4
5
6
7
>1
f1
f2
CONT
A
D
2
B
C
7
3
7
P25. Analice el circuito de la Figura describiendo con palabras la función que realiza. ¿Puede diseñarse con una
ROM un circuito que realice la misma tarea? En caso afirmativo, indique cómo se haría, así como el contenido de la ROM para los siguientes valores en hexadecimal de X e Y.
XY: 10, 11, 12, 67, 84, AA ,DF
y3
x3
y3
y2
y1
y0
A3
A2
A1
A0
x3
x2
x1
x0
B3
B2
B1
B0
A>B
y2
x2
A=B
y1
x1
0
1 s
&
0
1s
&
0
1s
&
0
1s
&
A<B
y0
x0
z3
z2
z1
z0
1
P26. Sean A= A4A3A2A1A0 y B=B4B3B2B1B0 dos números binarios que nunca pueden representar el valor "-0".
Hay dos señales, S 1 y S0, que indican el tipo de representación numérica, de acuerdo con el siguiente código.
S1S0 = 00 A y B números sin signo
S1S0 = 01 A y B números en signo-magnitud
S1S0 = 10 A y B números en complemento a 2
S1S0 = 11 A y B números en complemento a 1
Diseñe un comparador (A>B, A=B, A<B) utilizando un comparador de magnitudes de 4 bits y los MUXs
Subsistemas Combinacionales
21
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
Problemas complementarios
P27. El circuito integrado 74138 es un circuito integrado comercial consistente en un decodificador 3:8 con salidas activas en nivel bajo. Dicho dispositivo dispone también de tres entradas de habilitación, dos de ellas
activas en nivel bajo E 1 y E 2 y una tercera activa en alto E3. Represente la tabla de verdad del decodificador
en función de las entradas de datos y de habilitación. Dé una expresión algebraica para cada una de las salidas
en función de las variables de datos y de las de habilitación.
P28. Realice las siguientes funciones haciendo uso de los dispositivos que se dan en cada uno de los apartados:
a) Utilizando un decodificador con salidas activas en nivel alto y puertas OR.
b) Utilizando un decodificador con salidas activas en nivel bajo y puertas AND.
c) Utilizando un decodificador con salidas activas en bajo y puertas NAND.
d) Utilizando un decodificador con salidas activas en alto y puertas NOR.
F= Σ(0,9,11,15) + d(1,2,3)
F = Π (0,3,5) . d(1,2)
F = Π (1,3,4,6,9,11) . d(7,12,14)
F = Π (1,2,3,7,8,9)
P29. Encuentre un diseño mínimo para cada una de las siguientes funciones si sólo disponemos de un decodificador 3:8 y de puertas de dos entradas.
a) F= Σ(0,9,11,15) + d(1,2,3)
b) F = Π (0,3,5) . d(1,2)
c) F = Π (1,3,4,6,9,11) . d(7,12,14)
d) F = Π (1,2,3,7,8,9)
P30. Un circuito tiene como entradas dos números binarios de dos bits cada uno: Y= y1y0; X= x1x0 .Se desea que
tenga salidas 11 si Y=X, 10 si Y>X y 01 si Y<X. Diseñe un circuito con un decodificador de 3 a 8 con salidas
activas en alto, un número no determinado de puertas NAND de dos entradas y dos puertas NAND de un
número de entradas no limitado. Añada una señal de habilitación (enable). Las entradas están en único rail.
Utilice obligatoriamente el decodificador.
P31. Diseñe un circuito que permita multiplicar dos números binarios de dos bits. Para ello, utilice puertas lógicas
de dos entradas y un decodificador:
a) con salidas activas en alto
b) con salidas activas en bajo
P32. Diseñe un circuito de 4 entradas y 3 salidas, z0,z1,z2 que realice las siguientes funciones:
z0 vale 1 cuando tres o más entradas sean 1.
z1 vale 1 cuando haya el mismo número de unos que de ceros.
z2 vale 0 cuando dos o más entradas sean 1.
Para ello se dispone de:
a) Un decodificador con salidas activas en nivel alto y puertas NOR.
b) Un decodificador con salidas activas en bajo y puertas NAND.
P33. Utilizando decodificadores de menos entradas que el dado, se pide:
a) ¿Cómo implementar un decodificador de 2 a 4?
b) ¿Cómo implementar un decodificador de 3 a 8?
c) ¿Cómo implementar un decodificador de 4 a 16?
Indique en cada apartado qué alternativa conduce al menor número de decodificadores.
P34. Utilizando decodificadores 74138 (ejercicio 2) y el menor número de puertas posible, ¿cómo diseñaría ...
a) un decodificador 4 a 16
b) un decodificador 5 a 32?
P35. Diseñe un codificador de prioridad de 4 entradas activas en el nivel bajo. Añada una salida que indique
cuándo no hay ninguna entrada activa.
22
Subsistemas Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P36. Diseñe los siguientes convertidores de código:
a) BCD - Exceso-3
b) BCD - 2 de 5
P37. Implemente un circuito que realice la conversión BCD a Gray utilizando decodificadores y puertas.
P38. Realice las funciones de conmutación siguientes utilizando multiplexores de 4 canales.
a) F= Σ (0,1,3,4)
b) F= Σ (2,4,5,7)
c) F= Σ (0,3,4)
d) F= Σ (1,2,3,6,7)
e) F= Π (1,2,4,5,6,9,15)
P39. Realice las funciones del ejercicio anterior con:
a) MUX-1
b) MUX-2
c) MUX-3
P40. Diseñe un circuito que a la salida de un multiplexor 8:1 realice la función:
F= Σ (3,4,5,11,12,13,14,15,16,17,24,26,28,29,31)
Para el diseño se pueden usar, además de dicho multiplexor, un máximo de 8 puertas de 2 entradas.
P41. Un sistema de comunicación permite transmitir dos códigos de cuatro bits: CA = 0010 y CB = 1101. Sin
embargo, en dicha transmisión pueden aparecer errores. Diseñe un circuito con cuatro entradas (el código de
4 bits) y 3 salidas A, B, C. La salida A se hace igual a 1 si el código recibido es el 0010 o ese mismo código
con un error en un bit. La salida B se hará 1 si el código recibido es el 1101 o ese mismo con un error en un
bit. La salida C se hace 1 si el código recibido difiere en dos bits de los códigos 0010 y 1101. Diséñe la función A con MUX 2:1, la función B con puertas NAND, y la C con puertas NOR.
P42. El bloque A de la figura pone su salida yk=1 si y sólo si hay k entradas a 1. Diseñe la unidad B para que el
bloque completo C ponga zj=1 si y sólo si hay j entradas a 1.
Utilice sólo MUX 2:1.
C
y0
y1
y2
y3
X0
X1
A
X2
Z0
Z1
Z2
Z3
Z4
B
X3
P43. Se quiere realizar un convertidor de un dígito BCD a un código de peso (8, 4, -2, -1). Encuentre la expresión
mínima en dos niveles para cada una de las salidas y realice el convertidor con MUX 4:1.
Nota: Un número a3a2a1a0 en código pesado ( 8, 4, -2, -1) vale:
a3a2a1a0 = ( 8*a3 + 4*a2 - 2*a1 - 1*a0 )
P44. En una práctica de laboratorio se pretende montar el circuito siguiente:
x
y
2
1
z
0
DEC
0
1
2
3
4
5
6
7
0
1
2
310
F
Sin embargo, el laboratorio es un desastre.
a) El día que va el grupo M resulta que no hay multiplexores, con lo único que podemos contar es con una
Subsistemas Combinacionales
23
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
puerta NAND de ocho entradas además del decodificador previsto.
Obtenga el circuito equivalente al dado con el material disponible.
b) El día que va el grupo P ya disponemos de los multiplexores necesarios, pero ahora han desaparecido los
decodificadores.
Obtenga un circuito equivalente al dado utilizando un sólo multiplexor como el previsto en la práctica.
Nota: Disponemos de las variables en único raíl. La entrada de habilitación del multiplexor hace: F=0 si E=0
y F=MUX si E=1.
P45. Utilizando multiplexores de menos entradas de selección que el dado, se pide:
a) ¿Cómo implementaría un MUX de 3 entradas de selección?
b) ¿Cómo implementaría un MUX de 2 entradas de selección?
c) ¿Cómo implementaría un MUX de 4 entradas de selección?
P46. Realice un circuito que haga la conversión de un código 2 de 5 a código 7-segmentos. Para ello se dispone
de una PLA de 5 entradas, 10 términos producto y 7 salidas.
Nota: no se trata de encontrar una realización mínima sino una que quepa dentro de la PLA.
P47. Se desea diseñar un circuito combinacional para que genere el producto aritmético de dos números de dos
bits A1A0 y B1B0. Los bits de entrada se activan en nivel alto y las salidas en bajo. Dibuje el circuito siguiendo el patrón de una PLA. Exprese las salidas como suma de productos.
P48. Una llamada de teléfono puede dirigirse a cuatro secretarias. (Nunca hay más de una llamada simultáneamente). La recepcionista distribuirá las llamadas según el siguiente criterio:
Si la llamada procede de empresas de alimentación o de ropa se pasa a la secretaria n o 4.
Si procede de una empresa de venta de ordenadores o de un banco se pasará a la tercera secretaria.
Si se trata de una llamada procedente de una empresa de viajes o del aeropuerto deberá sonar el teléfono de
la segunda secretaria.
En cualquier otro caso se enviará a la primera.
Diseñe un circuito que indique el número de la secretaria que deberá recibir la llamada, utilizando un único
codificador 8:3, una NOR de 2 entradas y una NOR de 6 entradas.
P49. Se desea obtener el número de unos que hay en cinco señales A, B, C, D y E en raíl simple. Diseñe el circuito
si sólo dispone de dos MUX4:1, un decodificador 3:8 con salidas activas en baja, 4 puertas NAND de 6 entradas, dos inversores y cuatro puertas XOR.
P50. Se desea realizar un convertidor de código, de entrada 2-entre-5 y de salida BCD. Además, este circuito
deberá poseer otra salida que detecte un error en la entrada. En el caso de que ocurra tal error, las salidas
BCD se pondrán en alta impedancia.
a) Realice el detector de error usando un MUX 8:1 y puertas.
b) Realice el convertidor 2-entre-5 a BCD usando un PLA de no más de 10 términos producto (AND).
c) Dibuje el circuito completo.
P51. Una puerta umbral (Figura 1) activa su salida, Z = 1, si el valor de sus entradas, tomadas como número binario A(10 = an-1...a1a0(2, es mayor o igual al umbral interno "i".
a) Diseñe una puerta umbral de n entradas utilizando subsistemas combinacionales y puertas lógicas.
b) En la Figura 2 aparece un circuito formado, únicamente, por puertas umbrales. Analice dicho circuito.
c) Rediseñe el circuito de la Figura 2 utilizando exclusivamente MUXs de 4 canales.
A
an-1
n-1
a1
a0
1
0
i
Z
a
1
b
0
c
1
1 si A > i
d
0
0 si A < i
e
1
d
0
2
1
Z=
Figura 1
24
2
1
0
5
F
3
Figura 2
Subsistemas Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P52. Un desplazador a la derecha de n bits, es un circuito combinacional que tiene como entrada un número A de
n bits, m señales de control sm-1,..s0 que indican el número de posiciones que se desplazará a la derecha el
número de entrada A, y genera la salida Z de n bits, correspondientes al número A desplazado. Así por ejemplo, para un desplazador de 8 bits, cuya entrada sea 10010101 y las señales de control s 2s1s0 = 010, se genera
un desplazamiento de 2 posiciones a la derecha, dando como resultado la salida XX100101. Si s2s1s0 = 000
no hay desplazamiento.
a) Diseñe un desplazador a la derecha de n=4 bits y m=2 bits, utilizando 4 MUX’s de 4 canales. Suponga que
los bits más significativos del resultado se llenan con 0‘s.Para el ejemplo anterior, la salida sería 00100101.
b) Dibuje las formas de onda de las salidas, cuando A3A2A1A0=1011 y las señales s1s0 cambian según la
secuencia "00,01,00,11,00,10" con una frecuencia de 1kHz.
c) Indique una aplicación aritmética para el desplazador.
P53. La figura muestra un comparador de dos números de 1 bit y su tabla de verdad. Se desea obtener un comparador de números de 6 bits utilizando exclusivamente comparadores de 1 bit. El diseño debe contemplar
que el tiempo de retraso no supere 4T, donde T es el retraso asociado al comparador de 1 bit
Ci Ai Bi
Ei
0
1
1
1
1
0
1
0
0
1
X
0
0
1
1
X
0
1
0
1
Bi
Ai
Ci
Comparador
de 1 bit
Ei
P54. Un sistema que mide periódicamente la temperatura de un experimento de laboratorio da la información utilizando números de 4 bits en notación complemento a dos. Diseñe un circuito que detecte el intervalo cerrado
de códigos [-5,4] utilizando exclusivamente comparadores de magnitud de cualquier nº de bits y puertas de
dos entradas que no sean operadores lógicos universales.
P55. En un determinado sistema microcomputador, existen 3 subsistemas que procesan la información de forma
independiente a través de cuatro fases de operación. Por propósitos de control, es necesario conocer:
a) Cuándo dos o más subsistemas están en la misma fase.
b) Cuando exactamente dos subsistemas están en la misma fase.
Cada subsistema genera una señal de dos bits para indicar en que fase se encuentra (00,01,10,11). Diseñe un
circuito que permita conocer cuando el conjunto de subsistemas se encuentra en alguna de las situaciones a)
y b).
P56. a) Realice un MUX2:1 utilizando exclusivamente puertas NAND de 2 entradas. Incluya también una señal
de habilitación, definiendo previamente cómo actúa (esto es, cuál es su nivel activo y cómo es la salida
cuando hay deshabilitación.
b) Repita "a)" utilizando sólo puertas NOR de 2 entradas.
c) Describa el circuito de la Figura. (En particular, debe dar nombre a todos los terminales, identificando si
son entradas y salidas, cuáles son sus niveles activos y su significado funcional; describir la operación del
Subsistemas Combinacionales
25
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
circuito; etc.). Dibuje el símbolo que corresponde a este circuito tomado como subsistema.
&
=1
&
=1
&
=1
&
=1
&
=1
&
=1
&
=1
&
&
=1
&
P57. Analice el circuito de la figura
a
>1
b
c
e1
b
c
e
0
1
2
e2
d
f
0
1
2
3
4
5
6
7
0
1
2
3
f
1 0
0
1s
a
26
Subsistemas Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P58. Rediseñe en dos niveles el cicuito de la figura
ROM
x
y
z
D4
D3
D2
D1
D0
A2
A1
A0
>1
A2A1A0
D4D3D2 D1D0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
2
3 1 0
0
1
1
1
0
1
1
0
0
X
X
1
0
X
0
X
0
1
0
1
0
1
0
0
f
u v
0
0
0
1
0
0
0
1
P59. Para el circuito de la figura se pide:
a) Analizarlo
b) Rediseñarlo utilizando MUX de 8 canales.
X0
X1
&
X2
X3
>1
0
1s
ROM
E
X0
X1
0
1
DEC
POS
0
1
2
3
4
5
6
7
Subsistemas Combinacionales
D0
D1
A0
A1
A2
A3
0
1
2
3
CONT(HEX)
4
5
6
7
0
1
2
3
>1
D2
D3
1
POS
CONT(HEX)
8
9
10
11
12
13
14
15
C
D
E
F
8
9
A
B
F
27
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P60. Analice el circuito de la figura
y
x
0
1s
0
1
u
E
y
1
0
x
0
1
2
3
0
1 s
d0
0
d1
d2
d3
f
1s
x
0
0
1 s
u
P61. Rediseñe el circuito de la figura utilizando MUX de 4 canales.
x
pos
0
1
2
3
0
1s
y
E
z
y
1
0
ROM
0
1
2
3
>1
A1
A0
D3
&
>1
D2
D1
cont
B
0
F
C
f
>1
D0
4:1 que se necesiten.
P62. Diseñe la función multisalida
f 1 ( a, b, c ) = ∑ ( 0, 2, 4 , 6 )
f 2 ( a, b, c ) = ∏ ( 1, 2, 3, 6 )
f 3 ( a, b, c ) = ∏ ( 2, 5, 6, 7 )
Haciendo uso de: a) una ROM; b) una PLA;c) una PLA del tipo AND-NOR.
P63. Sean f ( a, b, c, d, e ) = ∑ ( 2, 4, 5, 9, 10, 11, 13, 18, 20, 21, 24 , 26, 27 , 29, 31 ) + d ( 0 )
g ( a, b, c, d, e ) = ∏ ( 4, 6, 7, 10 , 11 , 14 , 17 , 20 , 22 , 24 ) + d ( 0, 25, 26, 27, 28, 29, 30 )
Disponemos de una ROM de tres líneas de dirección y hasta 10 MUX 2:1.
a) Diseñe las funciones f y g
b) Obtenga, además, la función h =f . g
Las variables están en único raíl.
P64. Necesitamos un circuito lógico con cuatro entradas que genere una salida z que se activa cuando se satisface
una de las dos condiciones siguientes, pero no las dos:
1) Ambas entradas, a y b, son activas.
2) O bien c o d o ambas son activas.
Diseñe este circuito en cada uno de los casos siguientes:
a) Con MUX´s de 4 canales, suponiendo que a y b son activas en nivel alto, c y d activas en bajo y z activa
en bajo.
b) Con un DEC 3:8 con salidas activas en alto, una puerta NAND de 6 entradas y un número no mayor de 8
puertas NAND de dos entradas, suponiendo que todas las entradas y salidas son activas en alto.
28
Subsistemas Combinacionales
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Ingeniería Técnica en Informática de Sistemas
P65. Rediseñe el circuito de la figura, utilizando sólo MUX´s 2:1. Deberá reducirse en lo posible el número de
multiplexores. La única entrada disponible en doble raíl es "e".
1
0
e
0
e
1
e
1
0
1
2
3
4
b
5
6
7
0
1
z
s
c
2 1 0
a b d
P66. Demuestre algebraicamente cómo se obtiene, si es posible, una puerta EXOR de dos entradas utilizando
exclusivamente dos decodificadores de 2:4.
P67. Cinco soldados A,B,C,D y E son voluntarios para una importante misión si se cumplen todas las siguientes
condiciones:
1) A o B o ambos, tienen que ir.
2) C o E, pero no ambos, tienen que ir.
3) O van A y C, o no van ni A ni C.
4) Si D va, entonces E también tiene que ir.
5) Si B va, entonces también A y D tiene que ir.
a) Obtenga la expresión mínima de la función que indica cuándo se cumplen las condiciones.
b) Diseñe un circuito que realice la función utilizando únicamente multiplexores 8:1 (las variables están en
único raíl).
P68. Se dispone de circuitos comparadores de magnitud de 4 bits y puertas lógicas. Diséñese un comparador de
números de 16 bits.
P69. Empleando un multiplexor de tres entradas de selección y todos los multiplexores que hagan falta de dos
entradas de selección, realice la función lógica f(x1,x2,..x 6) que se caracteriza por tomar el valor 1 si y sólo
si se cumple:
x1+x2+x3+2x4+2x 5+3x6 > 4
donde xi={0,1} para i={1,2,..,6} y las operaciones de adición y multiplicación indicadas son aritméticas.
P70. Diseñe un circuito combinacional que tenga como entradas tres números sin signo A, B y C de n bits cada
uno, y una salida Z que indique cuál de los números B o C es más próximo al número A. Haga un diseño con
subsistemas combinacionales. Suponga que A ≠B, A≠C y C ≠B.
P71. Determinado proceso químico es controlado por dos sistemas idénticos S1 y S2. Cada sistema mide dos
parámetros: valor de ajuste (A1 y A2, cada uno de dos bits) y valor base (B1 y B2, cada uno de cuatro bits).
La operación es de la siguiente forma:
- Si los valores base medidos por ambos sistemas difieren en menos de tres unidades, el valor de salida corresponderá a la base medida por S1.
- Si los valores base de S1 y S2 difieren en tres o más unidades, el valor de salida corresponderá a la resta
"valor base menos valor de ajuste" del sistema que haya medido mayor valor base.
Muestre un diagrama de bloques y realice un diseño utilizando subsistemas combinacionales.
P72. Sea el bloque lógico A que compara la magnitud de dos números de tres bits, X3 = x1x2x3 e Y3 = y1y2y3
donde x3 e y3 son los bits menos significativos. El bloque A tiene dos salidas G 3 y S3 tales que G3 = 1 si y
sólo si X 3>Y3; S3 = 1 si y sólo si X3<Y3 y G3 = S3 = 0 si y sólo si X3 = Y3.
a) Diseñe una unidad lógica B tal que junto con el bloque A sirva para comparar dos números de cuatro bits
Subsistemas Combinacionales
29
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
(X4 = x1x2x3x4 e Y 4 = y 1y2y3y4) tal como se muestra en la figura. Obtenga expresiones para G 4 y S4 en función de las entradas al bloque B y muestre una realización de estas expresiones usando sólo puertas NAND.
b) Muestre una realización del bloque A utilizando sólo bloques de tipo B.
Las constantes 0 y 1 están disponibles.
x1
x2
x3
G3
S3
A
y1
y2
y3
30
B
x4
y4
G4
S4
Subsistemas Combinacionales
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
BOLETIN 5: Arítmética Binaria y Circuitos Aritméticos
Problemas básicos
P1. Realice las operaciones aritméticas siguientes en binario utilizando la notación en complemento a 2
y compruebe el resultado usando la aritmética decimal.
1) (+42) + (-13)
2) (+42)-(-13)
3) (-42)+(-13)
4) (-42)-(-13)
P2. Sea una ALU de 8 bits que entre otras operaciones realiza la suma sin signo(SSS) y la suma en complemento
a dos (SC2). Indique justificadamente:
a) Dados dos números positivos A y B, ¿da igual sumarlos mediante SSS que mediante SC2?
b) ¿En qué consisten y cómo se reconocen los errores de desbordamiento (overflow)? En su caso, ¿cómo
puede obtenerse el resultado correcto?
c) Realice, si es posible, las siguientes operaciones indicando si es con SSS o SC2.
1. (-75) + 125
2. (-75) +(-125)
3. 75 + (-125)
4. 75+125
P3. La ALU de 4 bits de la figura se incluye dentro de un circuito integrado. Muestre las conexiones entre 3 CI
para formar una ALU de 12 bits. Asigne los arrastres de entrada y salida en la ALU de 12 bits.
S2
S1
S0
Cin
A3 A 2 A1 A0
B3 B 2 B1 B0
ALU
F3 F2 F1 F0
Cout
P4. Diseñe un circuito aritmético con dos variables de selección s1 y s0 que genera las siguientes operaciones
aritméticas. Dibuje el diagrama lógico de una etapa típica.
Cin = 1
s1 s0
Cin = 0
0
0
1
1
0
1
0
1
F = A+B
F=A
F=B
F = A+B
F = A+B+1
F = A+1
F = B+1
F = A+B+1
P5. Se desea obtener el valor de un número binario sin signo A, de 8 bit (A=A 7-0), multiplicado por 129.
a) Obtenga un circuito que lo realice. No pueden utilizarse circuitos aritméticos de n bits
( n > 1), pero si semisumadores (HA), sumadores completos(FA) y puertas.
b) Repita para (A * 40).
P6. Diseñe un circuito aritmético con una variable de selección s y dos entradas de datos A y B. Cuando s=0 el
circuito realiza la operación de suma F= A+B. Cuando s=1, el circuito realiza la operación de incremento
F=A+1. Suponga A y B números de 4 bits.
P7. Se dispone de una ALU de 8 bits muy simple, ya que sólo hace las operaciones de "suma" y " transfiere el
Arítmética Binaria y Circuitos Aritméticos
31
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
complemento", como se indica en la figura adjunta
B
A
X Cin
Cout
V
X
ALU[8]
Cin
0
0
1
F
0
1
-
A+B
A+B+1
A
Considere dos números con signo de 16 bits ( K y L), representados en complemento a dos. Cada uno está
escrito en dos palabras de 8 bits, una con la parte más significativa (H) y otra con la menos significativa (L),
es decir, (K= KHKL y L=LHLL).
a) Utilizando una sola ALU, indique justificadamente, qué hay que realizar para obtener M=K+L
(M=MHML) incluyendo la posiblidad de desbordamiento (overflow). No hay que explicar cómo se almacenan los resultados intermedios, sino que, simplemente, hay que decir que se almacenan.
b) Repita el apartado anterior para obtener M=K-L.c) Diseñe la ALU con puertas y sumadores completos
(Full Adder) de 1 bit.
P8. En el circuito de la Figura hay, entre otros, un sumador paralelo de "n" bits y un bloque "transfiere/complementa" B (representado por n XOR). Describa funcionalmente el circuito. (Esto es, represente su operación
en forma de tabla y explíquelo verbalmente).
B
A
n XOR
a
Cout
n bits
a+b
x1
&
0
b
x3
Cin
1
x2
F
Problemas complementarios
P9. Realice las siguientes sumas sin pasar a base decimal:
a) 1110 (2 + 1001 (2
b) 100.1(2 + 111(2
c) F02B(16 +1021(16
d) 1230(4 + 23(4
P10. Multiplique los números del problema anterior sin pasar a base decimal. ¿Qué regla puede encontrarse para
multiplicar o dividir números binarios por o entre números que sean potencias de 2?
P11. Sean A y B dos números binarios. Determine en función del número de bits de A y B el mayor número de
bits de A+B y A *B. Realice en binario las sumas 110 + 35 y 110 +73 suponiendo que se dispone de un solo
byte.
P12. Realice la substracción de los siguientes números binarios usando el complemento a dos.
Compruébe la respuesta por substracción directa.
a) 11010 - 1101
b) 11010 -10000
32
Arítmética Binaria y Circuitos Aritméticos
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
c) 10010 - 10011
d) 100 - 110000
P13. Diseñe a nivel de puertas un sumador completo de tres bits (además de posibles acarreos). Utilizando el diseño anterior, realice un sumador paralelo de 3 números de n bits.
P14. Realice las siguientes operaciones utilizando 10 bits, 3 de ellos para la parte fraccionaria, usando la notación
en complemento a 2. Compruebe el resultado verificando los posibles errores.
a) (+22.25) +(+13.13)
b) (+22.25) - (+13.13)
c) (-22.25) + (+13.13)
d) (-22.25) - (+13.13)
P15. Muestre la palabra de 8 bits que representan los números +36 y -36 en las tres notaciones (S-M, Ca1, Ca2).
Represente también el resultado de multiplicar por dos y de dividir por dos, esos números. ¿Qué relación hay
entre la palabra inicial y la final?
P16. Los números binarios listados a continuación corresponden a números con signo en notación complemento
a 2. Realice las operaciones y compruebe los resultados operando en decimal.
a) 001110 + 110010
b) 010101 + 000011
c) 111001 + 001010
d) 101011 + 111000
e) 011101 + 001010
f) 010101 - 000111
g) 001010 - 111001
h) 111001 - 001010
i) 101011 - 100110
j) 100110 - 011101
P17. Realice las siguientes operaciones en binario comprobando el resultado:
a) 22 x 18
c) 18 x 40
e) 168 :14
b) 75 x 8
d) 61 : 16
f) 168 : 20
P18. Se dispone de circuitos lógicos ITE. Estos circuitos poseen tres entradas y una salida, y realiza la siguiente
función de conmutación ITE(f,g,h)=f.g + f.h. Realice la etapa típica de una unidad lógica que responde a la
siguiente tabla, según la organización indicada en la figura y utilizando, exclusivamente, MUX 4:1 en el C.C.
Las entradas se disponen en raíl doble.
S2
0
0
0
0
1
1
1
1
S 1 S0
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
Fi
Ai
Bi
AiBi
Ai+Bi
AiBi
Ai+Bi
Exor(Ai,Bi)
Nexor(Ai,Bi)
Ai
Bi
S2
S1
f
C.C.
g
h
I
T
E
Fi
S0
P19. Sean dos números A y B sin signo, de dos bits cada uno. Realice un circuito que calcule A-B y presente el
resultado en notación signo-magnitud. Utilice sólo puertas NAND (variables en doble raíl). Modifique el circuito anterior si las puertas sólo tienen 3 entradas.
Arítmética Binaria y Circuitos Aritméticos
33
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
BOLETIN 6: Análisis y Diseño de Circuitos Secuenciales.
Problemas básicos
P1. Obtenga los biestables D y T a partir del biestable JK.
P2. Para las secuencias de entrada de la figura, encuentre la forma de onda de salida para el caso de un biestable
JK disparado por flanco negativo. Idem para el caso de ser disparado por flanco positivo.
CLK
J
K
P3. Analice el circuito de la figura.
1
J1 q1
1
K1
&
X
>1
J3
q2
1
J2
1
K2
Z
q3
K3
CLK
P4. Analice el circuito de la figura.
&
Y
0
T1
1
X
q1
J2
q2
q1
K2
q2
>1
0
D 1
E 2
1 C
3
0
&
CLK
q1
q2
q3
34
D3 q3
>1
Z
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P5. Un circuito secuencial síncrono se ha obtenido de acuerdo con el esquema de la figura. ¿Correspondería este
circuito a la estructura general de los circuito secuencial síncrono?. Analícelo hasta obtener su tabla de estados. (La ROM ha sido programada de acuerdo con la tabla adjunta, donde $ representa posición y [$] su contenido).
$
[$]
d0
A0
Z
X
A
0
d1
A1
B
1
d2
A2
6
2
d3
8
A3
3
ROM
6
4
C
5
q3 D3
7
6
6
7
q3
4
8
7
9
q2 D2
D
A
q2
1
B
8
C
q1 D1
4
D
q1
A
E
9
F
CLK
P6. Analice el circuito de la figura. Encuentre la forma de onda de la salida para la secuencia de entradas dada.
>1
X
D 1 q1
Y
q1
&
>1
J2
q2
K2
q2
Z
CLK
CLK
X
Y
Análisis y Diseño de Circuitos Secuenciales.
35
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P7. Para el circuito de la figura, dibuje la forma de onda de la salida para las secuencias que se muestran.
Suponga que el sistema parte del estado (q1,q2,q3)=(0,0,0).
Y
1
1
1
PR CL
q1
J1
K1
1
Y
>1
0
PR CL
q2
D2
1
q2
q1
&
CLK2
X
Y
Z
1
Y
CLK1
PR CL
q3
D3
q3
CLK2
CLK1
CLK2
Y
X
P8. Analice el circuito de la figura donde los biestables son disparados por flanco y obtenga la secuencia que
genera partiendo del estado inicial q1q2q3q4 = 1000.
q2
q1
D1
q1
D2
q2
q4
q3
D3
q3
D4
q4
CLK
=1
Este circuito posee bloqueo. Usando puertas lógicas, modifique el circuito (añadiendo lo necesario) de forma
que se evite el bloqueo:
1. utilizando las señales asíncronas de los biestables (no mostradas en la figura)
2. sin utilizar las señales asíncronas de los biestables.
¿Qué ocurriría en el caso de que los biestables fuesen disparados por nivel?
36
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P9. Analice el circuito de la figura. Se pretende rediseñarlo utilizando biestables de tipo T y puertas NAND.
¿Qué tipo de biestable T debe ser elegido para que el nuevo circuito opere exactamente como el de la figura?.
Obtenga ese nuevo circuito.
X2
1
>1
1
PR CL
PR CL
X1
J1
q1
K1
q1
>1
J2
q2
K2
q2
&
Z
=1
P10. Analice el circuito secuencial síncrono de la figura, sabiendo que la tabla de transición del biestable MP es
la que aparece en la misma. Diseñe un biestable MP a partir de un JK y puertas.
M
X
>1
P
q
M P
0
0
1
1
0
1
0
1
q(t+1)
q(t)
q(t)
q(t)
1
P11. Construya la tabla de estados para una máquina de Mealy con una entrada X y una salida Z, que detecte la
llegada de tres ceros o tres unos consecutivos, dando una salida Z=1 coincidiendo con la aparición del tercer
bit.
P12. Construya el diagrama de transición de estados simplificado de un autómata de Mealy con dos entradas X,Y
y una salida Z que cumpla las siguientes características:
a) cuando X pasa de 1 a 0, Z=1
b) cuando Y pasa de 1 a 0, Z=0
c) en otro caso Z no cambia de valor.
X,Y no pueden valer simultáneamente 1. De un ciclo al siguiente, sólo puede cambiar una variable de
entrada, no las dos a la vez.
Análisis y Diseño de Circuitos Secuenciales.
37
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P13. Ha recibido de un viejo amigo la siguiente carta:
Querido amigo:
Al poco tiempo de comprar esta vieja mansión tuve la desagradable
sorpresa de comprobar que está hechizada con dos sonidos de ultratumba
que la hacen prácticamente inhabitable: un canto picaresco y una risa
sardónica.
Aún conservo sin embargo cierta esperanza, pues la experiencia me ha
demostrado que su comportamiento obedece ciertas leyes, oscuras pero
infalibles, y que puede modificarse tocando el órgano o quemando incienso.
En cada minuto, cada sonido está presente o ausente. Lo que cada uno
de ellos hará en el minuto siguiente depende de lo que pasa en el minuto
actual, de la siguiente manera:
El canto conservará el mismo estado (presente o ausente) salvo si
durante el minuto actual no se oye risa y toco el órgano, en cuyo caso el
canto toma el estado opuesto.
En cuanto a la risa, si no quemo incienso se oirá o no según el canto
esté presente o ausente (de modo que la risa imita el canto con un minuto de
retardo). Ahora bien, si quemo incienso la risa hará justamente lo contrario
de lo que hacía el canto.
En el momento en que te escribo, estoy oyendo a la vez la risa y el
canto. Te quedaré muy agradecido si me dices qué manipulaciones de
órgano e incienso debo seguir para restablecer definitivamente la calma.
Conteste la carta.
P14. Para el circuito de la figura se pide:
a) Analizarlo.
b) Indicar la secuencia de salida que se obtiene si inicialmente los tres biestables tienen salida cero.
c) Indicar cómo pueden sustituirse los biestables D y JK por biestables P-M sin tener que rediseñar el circuito.
=1
P1
q1
>1
D2
q2
q2
&
M1 q1
1
J3
q3
K3
q3
CLK
&
Z
P M
0
0
1
1
0
1
0
1
Q(t+1)
Q(t)
1
0
Q(t)
P15. Obtenga el diagrama de estados de un circuito con dos entradas, X e Y, que de salida Z=1 cuando en los
cuatro últimos ciclos de reloj, las entradas hayan sido 11, 01, 01, 11.
38
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P16. Diseñe un chequeador de paridad para caracteres de 4 bits. El circuito recibirá, partiendo de un estado inicial,
4 bits en serie por una línea de entrada, X; coincidiendo con el cuarto bit, la salida del circuito será 1, si y
solo si el número total de unos recibidos ha sido par. Tras la recepción del cuarto bit, el circuito volverá a
aceptar en la entrada un nuevo carácter de 4 bits. Utilice en el diseño biestables D.
P17. Diseñe un circuito secuencial síncrono que reciba una entrada X y produzca una salida Z=1, después de que
haya recibido las secuencias de entrada 0, 0, 1 ó 1, 0, 0. Comience el diseño por un estado de reset.
P18. Diseñe un autómata de Mealy con dos entradas X, Y y una salida Z cuyo funcionamiento sea el siguiente:
a) si XY = 00, entonces Z = 0.
b) si XY = 11, después de que las entradas hayan sido durante dos ciclos de reloj XY = 01, entonces Z = 1.
En el resto de los casos se mantiene la salida.
Nota: en cada ciclo sólo puede cambiar una variable de entrada, no las dos a la vez.
P19. Un circuito secuencial tiene dos entradas y dos salidas.Las entradas (X1,X2), representan un número en binario natural de dos bits, N. Si el valor presente de N es mayor que el valor inmediatamente anterior, entonces,
Z1 = 1. Si dicho valor es menor, entonces la salida Z2 = 1. En cualquier otro caso, Z 1 = Z2 = 0. Se pide:
1) Escribir la tabla de transición correspondiente del circuito, como autómata de Mealy.
2) Diseñe el circuito con biestables JK disparados por flanco negativo de la señal de reloj.
3) Repita el diseño utilizando una ROM y biestables D.
4) ¿Cuántos estados tendría el circuito como autómata de Moore?
P20. En un osciloscopio se observa el siguiente comportamiento:
Ck
X
q1
q2
Za
Zb
Realice el circuito con biestables T y puertas NAND.
P21. Se desean obtener 4 señales Z 1, Z2, Z3, Z4 a partir de una señal de reloj CLK disponible en un determinado
sistema. Realice el circuito correspondiente utilizando exclusivamente:
2 biestables JK, un DEC 2:4 y 4 puertas AND.
CLK
Z1
Z2
Z3
Z4
Análisis y Diseño de Circuitos Secuenciales.
39
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P22. Para el dispositivo de memoria que se muestra a continuación:
a) Obtenga su tabla de excitación.
b) Razone si es posible implementar cualquier máquina de estados utilizando este tipo de dispositivo como
elemento de memoria.
c) Con dos de estos elementos de memoria y las puertas necesarias, realice un circuito que implemente la
Tabla de estados. Elija una asignación de estados adecuada, sin consideraciones de costes.
X
q
y
y
0
1
CLK
Q
0
q
S
0
1
A
B
B
B
C
A,1
C
B
D
D
C
B,1
Tabla de estados
NS, Z
P23. Por una línea X se recibe, bit a bit, un número binario N, empezando por el menos significativo.
a) Obtenga la tabla de estados mínima correspondiente al circuito que permite generar una única salida Z con
el valor Z = 2*N.
b) Repita el apartado a) para obtener Z = 3*N
(Obsérvese que 3*N = 2*N + N = N + N + N).
Comience por un estado de reset. No tenga en cuenta cuándo acaba N.
P24. Se pretende diseñar el circuito secuencial MON que tiene por objeto monitorizar las condiciones de salud de
un paciente en la cama de un hospital. La entrada de MON es un número binario n entre 1 y 7 que indica la
situación del paciente. Los valores que indican un estado normal del paciente son 3, 4 y 5. El circuito tiene
una señal CL, que lo lleva al estado inicial. Cada 5 segundos se manda un valor de n a MON. Si n se encuentra
por debajo de 3 ó por encima de 5 en dos o más ocasiones, la máquina debe activar una alarma. Cuando el
A.T.S. de guardia ve activada la alarma debe administrar un medicamento y, posteriormente, inicializar el
circuito.
Diseñe el circuito MON usando biestables JK y puertas NOR.
Problemas complementarios
P25. Obtenga los biestables JK y T a partir de un biestable D.
P26. Obtenga los biestables JK, T y D a partir del biestable RS.
P27. Obtenga los biestables JK y D a partir del biestable T.
P28. a) Encuentre la forma de onda de salida de un biestable RS MASTER-SLAVE para la siguiente secuencia
de entrada:
CLK
S
R
b) ¿Cómo sería la onda de salida si se tratara de un RS disparado por flanco descendente (negativo)?
c) Idem para flanco positivo.
40
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P29. Se pretende construir un circuito como el de la figura, el cual podrá actuar como RS, D, T ó JK dependiendo
del valor de C1 y C0 (ver tabla). Diséñelo utilizando como único elemento de memoria un biestable tipo T.
C1 C0
Q
Q
I1
I0
0
0
1
1
C1 C0
0
1
0
1
I1 I0
R S
D T J K
P30. Represente el diagrama y la tabla de estados del circuito de la figura.
X0
&
X1
&
>1
>1
D2 q2
D1 q1
&
D3 q3
&
CLK
P31. Analice el circuito secuencial síncrono de la figura.
=1
X
Y
&
T2
=1
q2
&
q2
0
1
0
D3
q3
q3
X
&
Y
X
J1
q1
K1
q1
>1
Z
X
CLK
Análisis y Diseño de Circuitos Secuenciales.
41
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P32. Analice el circuito secuencial síncrono de la siguiente figura.
&
CS
X
A1
A0
=1
d3
d2
J1
q1
K1
q1
&
X
Z
$ (A1A0)
0
1
2
3
d1
D3 q3
d0
ROM
T2
q2
[$]
F
0
2
B
CLK
P33. Analice el circuito de la figura.
1
J1
q1
1
K1
q1
X
&
&
&
&
J2
q2
X
K2
q2
X
&
Z
&
X
&
&
X
J3
q3
K3
q3
P34. En el circuito de la figura, los biestables están disparados por flanco. Analice el circuito. Suponiendo que X
sólo cambia en el instante del flanco de subida, dibujar la forma de onda de Z y señale los cambios de estado
para la secuencia siguiente: X:0, 1, 1, 0, 1, 1, 0. Se supone que el circuito comienza con ambos biestables en
el estado de reset.
&
X
Q2
X
&
S1
q1
R1
q1
&
Q2
Z
X
X
&
Q1
X
&
S2
q2
R2
q2
Q1
42
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P35. Para el circuito secuencial de la figura, obtenga la forma de onda de la salida Z correspondiente a la forma
de onda X mostrada también en la figura. Parta del estado inicial q1q0 = 00.
X
&
q1
J1
q0
q0
>1
T0
X
=1
q1
K1
q0
q0
CLK
X
q0
&
q0
&
q1
X
q0
=1
>1
&
Z
q1
X
CLK
X
P36. Para el circuito y secuencia de entrada de la figura, determine la forma de onda de salida. El estado inicial es
desconocido. El biestable es disparado por flanco. Justifique las transiciones producidas en la salida.
1
Y
X
X
PR CL
q
J
1
K
=1
Z
q
CLK
CLK
X
Y
Análisis y Diseño de Circuitos Secuenciales.
43
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P37. Para el circuito y secuencia de entrada de la figura, determine la forma de onda de salida. El estado inicial es
desconocido. Los biestables son disparados por flanco. Justifique las transiciones producidas en la salida.
Y
1
X
J1
CL
q1
K1
X
D2 q2
q2
q1
=1
Z2
X
=1
CLK
Z1
Y
CLK
X
Y
P38. Analice el circuito de la figura y muestre la secuencia de salida para la secuencia de entrada dada. ¿Qué ocurriría si los biestables son disparados por el nivel alto del reloj?
=1
X
D1 q1
D2 q2
q1
q2
Z
CLK
CLK
X
P39. En el circuito de la figura las entradas A, B, y C están todas inicialmente a cero (0). La salida Y también está
inicialmente a cero (0) y pasa a uno (1) después de una cierta secuencia en el cambio de A, B y C a uno (1).
a) Determine la secuencia que hará que Y pase a uno (1).
b) Explique por qué se necesita el pulso de Start.
A
B
J1
X
CLK
K1
CL
J2
Y
CLK
K2
CL
C
Start
44
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P40. Considere el circuito de la figura. Inicialmente los biestables están en el estado 0. La operación del circuito
empieza con un pulso de "Start" aplicado a las entradas de PRESET de los biestables X e Y. Determine las
secuencias o las formas de onda en A, B, C, X, Y, Z y W para 20 ciclos de reloj después del comienzo de la
operación.
1
J
C
1
J
B
J
A
1
K
C
1
K
B
K
A
X
>1
Z
Y
CLK
&
W
PR
D
X
X
Start
PR
D
Y
Y
P41. Muestre la tabla de estados mínima de una máquina secuencial síncrona con una entrada X y una salida Z
que opera de la siguiente forma: cuando se detecta la llegada de 110 (primero 1, después 1, después 0), Z se
pone a 1, manteniendo este valor hasta detectar la secuencia 010, en cuyo caso Z pasa a tomar valor 0 manteniendo este valor hasta que llegue una nueva secuencia 110.
P42. Un circuito secuencial tiene una entrada X y una salida Z. Por X se transmiten pulsos positivos de 1, 2 ó 3
ciclos de duración. Desde un pulso al siguiente X permanece a 0 un mínimo de 10 ciclos. La salida Z se pondrá a 1 tras terminar el pulso de entrada y permanecerá en 1 durante 3 ciclos si el pulso de X duró un ciclo,
durante 2 ciclos si X duró 2 y durante 1 ciclo si X duró 3. En otros casos Z es cero.
Obténgase la tabla de estados/salida mínima según el modelo de máquina de Mealy.
P43. Un sistema recibe secuencialmente datos de 1 bit a través de su entrada X. Diseñe un circuito que de salida
Z=1 cuando se haya recibido x=1 durante tres o más intervalos de reloj consecutivos. De dos diseños alternativos: a) como autómata de Moore b) como autómata de Mealy. Discuta ventajas e inconvenientes de
ambos diseños.
P44. Desarrolle un diagrama de estados para un circuito de Moore que genere salida Z=1, durante un ciclo de reloj,
cuando a la línea de entrada X se han suministrado exactamente tres “1” durante los tres intervalos precedentes del reloj. Si durante cuatro o más ciclos del reloj hubiese “1”, la salida será Z=0.
P45. Por una línea se envían (bit a bit) grupos de cuatro bits, correspondientes a números BCD. Se desea detectar
el envío del número 5. Diseñe un circuito de Mealy que lo realice.
Nota: el primer bit del grupo es el menos significativo.
P46. Diséñese un circuito secuencial síncrono con una entrada de datos X, que produzca salida “1” durante un
ciclo de reloj cuando la secuencia de los tres últimos valores de la entrada sean: 111, 110 ó 000.
Análisis y Diseño de Circuitos Secuenciales.
45
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P47. Realice un autómata de Moore que satisfaga la tabla de estados irreducible de la figura. Utilice la
codificación dada. Para la realización, utilice un biestable D para q 0, biestable JK para q1 y T para q2.
X
S
0
1
Y Z
S0
S0
S1
0 0
S1
S0
S2
0 1
S2
S1
S3
0 1
S3
S3
S4
0 0
S4
S2
S4
1 0
NS
estado
q0
q1
q2
S0
S0
S0
S0
S0
0
0
0
0
0
1
0
1
1
0
1
0
1
1
0
P48. Sobre una única línea X, se envía una información sincronizada con una señal de reloj C k. Se ha convenido
que la información sea correcta siempre que no haya dos o más unos consecutivos o cuatro o más ceros consecutivos. Diseñe un circuito cuya salida sea uno si se detecta un error en la transmisión y que permanezca
en ese valor en tanto dure el error.
P49. Diseñe un autómata de Mealy que detecte la secuencia 1, 0, 0, 1, 0; esto es, el circuito debe tener una única
entrada X y una única salida Z. En los intervalos de reloj en los que X=0, la salida será Z=1 si en los cuatro
intervalos de reloj precedentes la entrada ha sido 1, 0, 0, 1.
P50. Se pretende diseñar un circuito secuencial síncrono con una entrada X y dos salidas Y, Z que cumpla la siguiente tabla de estados/salida.
X
S
0
1
E0
E0,00
E1,00
E1
E2,00
E1,01
E2
E2,10
E3,10
E3
E0,10
E3,11
NS, Y,Z
Utilizando el diagrama de bloques de la Figura:
a) Calcule el número de biestables tipo D que se necesitan.
b) Dé el tamaño y contenido de la ROM.
X
ROM
Y
Z
D0
Dn
Ck
P51. Se desea diseñar una autómata de Mealy con dos entradas (X1, X 2), y una salida Z, que obedezca al siguiente
comportamiento:
1) En ningún caso ambas señales pueden estar a 1 simultáneamente.
2) La salida Z alcanzará el valor 1 si y sólo si aparecen dos unos consecutivos en la misma línea de entrada,
pasando a dicho valor cuando se detecte el segundo 1.
46
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P52. Por una línea se envían (bit a bit) grupos de cuatro bits. Diseñe el diagrama de estados de un circuito secuencial síncrono de Mealy que produzca una salida Z = 1, cuando detecte las secuencias de entradas 1100 ó 0011.
Comience por un estado de reset.
P53. Por una línea de entrada X se reciben, sincronizados con una señal de reloj, grupos de cuatro bits. Diseñe un
circuito secuencial síncrono (de una entrada y una salida) de tal forma que genere en su salida el complemento a dos del número de la entrada. Ejemplo:
X: 0 1 0 0
Z: 0 1 1 1
P54. Un perro puede estar tranquilo, irritado, asustado o irritado y asustado simultáneamente, con lo cual muerde.
Si le damos un hueso se queda tranquilo. Si le quitamos uno de sus huesos se pone irritado, y si ya estaba
asustado, nos morderá. Si le amenazamos se asusta, y si ya estaba irritado también nos morderá. No es posible realizar dos acciones simultáneamente sobre el perro. Obtenga el diagrama de Moore y realice un circuito
que simule la conducta del perro.
P55. Un detector de temperatura produce una salida codificada con dos bits, cuyo valor indica el nivel de calor
existente en el ambiente (varía de 0 a 3).
Con este detector y una salida de reloj, se desea realizar una alarma contra incendio que funcione del siguiente modo:
- Si la alarma está desactivada, se activará cuando transcurran dos o más impulsos consecutivos de
reloj con nivel 2 de temperatura, o uno o más con nivel 3.
- Si la alarma está activada, se desactivará cuando transcurran dos o más impulsos consecutivos de
nivel 1 de temperatura, o uno o más con nivel 0.
a) Defina, claramente, el conjunto de entradas, salidas y estados del autómata de Moore que describe el comportamiento del sistema de alarma enunciado.
b) Realice el diagrama y la tabla de estados de dicho autómata.
c) Realice el diagrama y la tabla de estados del autómata de Mealy correspondiente.
d) Diseñe el sistema de alarma mediante una ROM y biestables tipo D correspondiente al autómata de Mealy.
P56. Diseñe un circuito secuencial síncrono con dos entradas X1 y X 2 y dos salidas Z1 y Z2.
Por las entradas se reciben bit a bit dos números de n bits, N 2 y N1, comenzando por el bit más significativo.
Las salidas deben representar lo siguiente:
Z2 = mayor(N 2,N1)
Z1 = menor(N 2,N1)
a) Realice el circuito a nivel de puertas y biestables suponiendo el siguiente comportamiento:
X2: 0 0 1 0 0 1....
X1: 0 0 1 1 0 0....
Z2: 0 0 1 1 0 0....
Z1: 0 0 1 0 0 1....
b) Obtenga el diagrama de estados reducido suponiendo el siguiente comportamiento:
X2: 0 0 1 0 0 1....
X1: 0 0 1 1 0 0....
Z2: 0 0 0 1 1 0 0....
Z1: 0 0 0 1 0 0 1....
Nota: Obsérvese que, en el ejemplo, N 1>N2 por lo que X1 sale por Z 2 y X2 lo hace por Z1.
P57. Un circuito digital sólo puede recibir, por su única entrada X, los símbolos de 4 bits A=1001 o B=1100. La
salida del circuito tomará el valor lógico 1 en el ciclo de reloj siguiente a la detección del símbolo A, permaneciendo en este valor hasta la detección del símbolo B, en cuyo caso la salida se pondrá a 0 en el ciclo
siguiente a la recepción del último bit de B.
Obtenga una tabla de estados de Moore para este circuito secuencial.
Obtenga la secuencia de estados y de salida para la siguiente secuencia de entrada:
X:.....1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 0 1 1 0 0 1 1 0 0
Análisis y Diseño de Circuitos Secuenciales.
47
Fundamentos de Computadores
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Elija el estado de partida.
Nota: El primer bit que se introduce en el circuito es el más significativo del símbolo. No existe solapamiento
en la recepción de los símbolos. Cada símbolo puede recibirse varias veces consecutivas.
P58. Obtenga la tabla de estados correspondiente al circuito de la figura. Rediséñelo obteniendo el circuito óptimo
con biestables D.
KA
TB
JA
QA
QB
CLK
Z
IN
P59. En su trabajo debe encontrar un circuito de bajo coste hecho con biestables D para una máquina con N estados. Indique muy brevemente cómo procedería en los tres casos siguientes:
1) N=3
2) N=7
3) N=29
P60. Una máquina de estados síncrona, N, es parte de un transmisor y se usa para codificar mensajes binarios en
serie. Los mensajes binarios se transmiten a un receptor como se muestra en la figura. El receptor contiene
otra máquina de estados síncrona, M, que se usa para decodificar los mensajes recibidos.
a) Supuesto A el estado inicial de N, obtenga el diagrama de estados para la máquina M.
b) Suponga ahora que el estado inicial de N es desconocido y que la máquina M diseñada en el apartado anterior recibe 10 bits. Justifique cuáles de los 10 bits pueden ser decodificados sin error.
N
mensaje
original
1/0
z
1/1
x/z
mensaje
recibido
a (=z)
mensaje
original
?
sal (=x)
0/1
transmisor - N
48
mensaje
codificado
B
A
x
M
0/0
receptor - M
Análisis y Diseño de Circuitos Secuenciales.
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
BOLETIN 7: Subsistemas Secuenciales
P1. Realice el diagrama de estados de un C.S.S. que funcione como un contador módulo 4 ascendente/descendente en función de una entrada de control X.
P2. Realice el diagrama de estados de una máquina de Moore que funcione como un contador ascendente mod6. El circuito debe presentar una entrada de control X, que impida el cambio de estados del contador cuando
X = 1.
P3. Diseñe un contador de 4 bits (mod-16) que permita carga de datos en paralelo. El contador debe ser síncrono
y podrá ser puesto a 0 (CLEAR). Diséñelo con biestables JK y puertas lógicas.
P4. Diseñe un contador mod-4 que tenga las siguientes características:
a) Ser síncrono y disparado por flanco de subida.
b) Ser puesto a 0 de manera asíncrona.
c) Inhibirse de la cuenta, manteniendo el estado almacenado.
d) Contar hacia arriba.
e) Contar hacia abajo.
f) Cargar datos en paralelo.
P5. Se desea disponer de un contador con dos entradas de control (I y D) que realice las siguientes funciones:
a) Si I=D=0, el contador está inactivo (no cuenta).
b) Si I=1, el contador se incrementa (cuenta hacia arriba).
c) Si D=1, el contador se decrementa (cuenta hacia abajo).
Se prohibe que las entradas I y D sean simultáneamente 1.
1. Diseñe uno de 4 bits, síncrono, con biestables tipo T (no utilice la tabla de estados global pues tiene 16
estados).
2. Indique que ocurre si por error u otra causa hay entradas ID=11.
3. Generalice el diseño para n bits.
P6.
Diseñe un contador módulo-60 (0-59) utilizando dos contadores, uno de los cuales es módulo 10. Realice el
segundo contador con biestables JK y puertas lógicas.
P7. a) Diseñe un contador síncrono con una entrada X, de forma que sea un contador de mod-16 para X = 0 y de
mod-12 para X = 1.
b) Diseñe un circuito que genere la secuencia de palabras dadas en el diagrama de tiempo de la figura utilizando el contador anterior y una ROM.
16
1
2
3
4
5
6
7
8
9
10
11 12
13
14 15
16
1
secuencia para X = 1
secuencia para X = 0
Subsistemas Secuenciales
49
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Ingeniería Técnica en Informática de Sistemas
P8. Diseñe un registro universal de 4 bits. En particular, debe cumplir las siguientes especificaciones:
a) ser síncrono y disparado por flanco positivo de reloj.
b) tener entrada de puesta a cero asíncrona.
c) tener las cuatro formas de operación siguientes:
- Inhibición
- Desplazamiento a la izquierda
- Desplazamiento a la derecha
- Carga de datos en paralelo.
P9. Diseñe un circuito que genere la secuencia: 1, 1, 0, 0, 1, 0.
P10. Se dispone de un contador mod-16 con las siguientes señales de control: CUENTA, CARGA y CLEAR.
a) si CUENTA = 1 y CARGA = 0, el contador cuenta hacia arriba.
b) si CARGA = 1, el contador se carga con datos en paralelo.
c) tiene también salida de CARRY.
Construya, utilizando como dispositivo básico dicho contador:
1.- Un contador mód. 6 que cuente de 0 a 5.
2.- Un contador mód. 6 que cuente de 10 a 15.
3.- Un contador mód. 6 que cuente de 4 a 9.
4.- Un contador que cuente de 0 a 34.
P11. Utilizando el registro del problema 8, construya un registro de desplazamiento bidireccional de 12 bits.
P12. Se desea detectar el envío del número diez que llega por una única línea comenzando por el bit LSB. Supóngase el caso de existencia de solapamiento en la cadena de bits. Dé un diseño con módulos combinacionales,
módulos secuenciales y el menor número de puertas lógicas posibles.
P13. Se dispone de tres circuitos integrados: 1) un contador módulo-16 con entrada de puesta a cero asíncrona, 2)
una ROM, y 3) un chip que contiene cuatro puertas NAND de dos entradas. Diseñe un circuito que genere
de forma cíclica las señales a,b,c,d mostradas en la figura, donde CK es la entrada de reloj del circuito .
1
2
3
4
5
6
7
8
9
10
11
12
1
2
3
CK
a
b
c
d
P14. El circuito integrado 74LS193 es un contador síncrono de 4 bits, con carga en paralelo, señal de puesta a 0
(CLEAR), también síncrona, e inhibición. Utilice un 74LS193 y las puertas necesarias para realizar el diagrama de estados de la figura.
CLEAR LOAD P*T
0
1
1
1
50
X
0
1
1
X
X
0
1
Operación
CONT ← 0
CONT ← D
CONT ← CONT
CONT ← CONT + 1
P
T
CLEAR
LOAD
D3 D2 D1 D0
74LS193
Q3 Q 2 Q1 Q0
Subsistemas Secuenciales
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Ingeniería Técnica en Informática de Sistemas
B
X
A
X
C
0
1
X
0
G
D
0
1
1
E
F
1
0
P15. Implemente el CSS cuya tabla de estados es la de la figura.
Se dispone tan sólo de un contador de 3 bits y una ROM de 16x4 bits.
x
S
a
b
c
d
e
0
1
a,0
c,0
e,1
b,0
d,1
d,0
d,1
e,0
d,1
e,1
NS,Z
P16. Diseñe el CSS dado por la tabla de la figura utilizando:
a) Biestables y puertas lógicas.
b) Un registro y una ROM.
x
q1q2
00
01
10
11
0
1
00,0
01,0
10,0
11,0
01,0
00,1
01,0
00,1
Q1 Q 2 ,Z
P17. Utilizando como base un registro de desplazamiento, diseñe un autómata de Moore que genere salida 1 si en
los cuatro últimos ciclos de reloj, la entrada X tuvo los valores: 1111, 0110, ó 0001.
P18. Utilizando como base un registro de desplazamiento, diseñe un autómata de Mealy que funcione como detector de las secuencias: 1111, 0110 ó 0001.
P19. Diseñe un generador de la secuencia: 1, 0, 0, 1, 1, 1, utilizando como base un registro de desplazamiento.
P20. Diseñe un CSS que responda a la tabla de estados/salida de la figura. Para ello se dispondrá de un contador
módulo-8 y de una ROM de 16 posiciones de memoria. Defina las entradas de control y las funciones que
Subsistemas Secuenciales
51
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debe realizar el contador para poder resolver el problema.
x
S
a
b
c
d
e
0
1
e,0
c,0
d,1
b,0
b,1
a,0
b,1
a,0
d,1
e,1
NS, Z
P21. Se dispone de un contador módulo-8 y de una ROM (16x4).Realice un circuito secuencial síncrono que
responda a la tabla de la figura. Especifique completamente las operaciones que realiza el contador.
x
0
S
a
b
c
d
e
f
1
c,00
c,10
f,01
e,01
e,01
a,00
b,00
d,00
d,00
d,01
c,01
a,10
NS, Z
P22. Se dispone de una señal binaria con período de 1 minuto, contadores de módulo 10 disparados por flanco
negativo con entrada de CLEAR síncrona activa en alta y salida de acarreo (CARRY), visualizadores de 7
segmentos con entradas BCD y puertas lógicas.
Diseñe un reloj digital que muestre las horas y minutos.
P23. Un sistema digital de 4 entradas recibe sincronizado con una señal de reloj, caracteres de 4 bits. El sistema
genera z = 1, durante un ciclo de reloj, tras recibir cuatro caracteres seguidos idénticos.
¿Cuántos elementos (bits) de memoria deberá tener, como mínimo, el sistema? Diseñe dicho sistema utilizando registros de 4 bits, comparadores de magnitud y puertas.
P24. La figura muestra un registro de cuatro bits y sus operaciones. Utilizando conexiones y circuitería externa
adicional a ese registro:
a) Obtenga un registro universal de cuatro bits; esto es, tendrá carga en paralelo, desplazamiento a derecha
e izquierda, y "no-cambio" (inhibición).
SI: Entrada en serie
SH: Desplazamiento a la derecha
L: Carga en paralelo
SO: Salida serie.
X3 X2 X 1 X0
SH L
REG
SI
0 0
0 1
REG
← REG
REG ← X3 -X 0
SH
1
SHR(REG,SI)
x
L
3
2 1 0
REG
3 2 1 0
SO
Ck
Q3 Q2 Q 1 Q0
52
Subsistemas Secuenciales
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b) Construya un registro con desplazamiento circular a la derecha y complete el diagrama temporal mostrado
si cuando se activa la señal de carga (L) el valor de las entradas es X 3 X2 X 1 X0 = 1 0 1 0.
clk
L
SH
SO
P25. La figura representa un registro de 8 bits cuyas funciones son las especificadas en la tabla. Las salidas DZ
deben ir conectadas a un BUS compartido. El BUS EB es bidireccional.
a) Diseñe el registro utilizando puertas y biestables de tipo T con entradas de PRESET y CLEAR activas en
alto (H).
b) Añada al diseño realizado en el apartado anterior, un circuito para que cada función del registro se ejecute
activando una única línea. En esta parte pueden utilizarse subsistemas como elementos de diseño.
DZ[7-0]
X2 X1 X0
Operación sobre REG[8]
0 0 1
0 1 0
0 1 1
0 0 0
1 0 0
otras
Lectura desde DZ
Escritura en REG
Lectura desde EB
Puesta a cero síncrona
Puesta a cero asíncrona
Sin especificar
X2
X1
X0
REG[8]
EB[7-0]
P26. Se dispone de contadores mod-16 con dos señales X1 y X 2 que controlan su funcionamiento:
X1 X2
OPERACIÓN
0 0
0 1
1 -
PUESTA A CERO
CARGA EN PARALELO
CUENTA ASCENDENTE
Tomando como base este tipo de contadores, realice los diseños siguientes:
a) Un contador mod-7 que cuente de 0 a 6
b) Un contador mod-7 que cuente de 9 a 15
c) Un contador mod-7 que cuente de 4 a 10
d) Un contador que cuente de 2 a 34.
P27. Un sistema tiene una única entrada y dos salidas. El sistema puede estar fuera de servicio o en servicio. Entra
en servicio tras recibir la secuencia 1, 1, 1 y se pone fuera de servicio tras 0, 0, 0. Una vez que está en servicio,
el sistema detecta la secuencia 1, 0, 1 (con solapamiento); el último 1 de la secuencia de puesta en servicio
no vale como primer 1 de la secuencia a detectar. Una salida debe indicar si el sistema está o no en servicio
y la otra indicará cuándo se ha detectado la secuencia.
Haga un circuito de Mealy utilizando un contador y una ROM.
Subsistemas Secuenciales
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P28. Se dispone de un circuito integrado 74198 cuya descripción es la mostrada.
I[7-0]
Dsr
Dsl
MR S1 S0
MR
S1
S0
0
1
1
1
1
74198
[8]
CLK
0
0
1
1
0
1
0
1
Puesta a 0 asíncrona
Inhibición
Shift Left
Shift Right
Carga en Paralelo
O[7-0]
Hay que diseñar un registro de 8 bits con las siguientes operaciones:
A1 A0
0
0
1
1
0
1
0
1
Operación
Desplazar a derecha introduciendo un 0
Desplazar a derecha introduciendo el bit de signo
Desplazar a derecha introduciendo el bit menos significativo
No desplazar
y que posea una señal de lectura (R) activa en alta, de forma que, cuando no esté activa, ponga al dispositivo en alta impedancia.
1) Diseñe el registro utilizando las puertas necesarias y el 74198 .
2) Suponiendo que inicialmente el registro contiene el dato 10101010, indique qué ocurre para la siguiente
secuencia de entradas (cada valor corresponde a un ciclo de reloj).
R A1A0 : 0-0, 110 , 011, 001, 100.
P29. Un circuito que posee una entrada X y una salida Z, ha de comportarse del siguiente modo:
- En el primer ciclo de reloj, la salida ha de valer cero: Z = 0
- En el segundo ciclo de reloj, Z = X n*Xn-1
- En el tercer ciclo de reloj: Z = X n+Xn-1
- En el cuarto ciclo de reloj: Z = EXOR(Xn,Xn-1)
Esta secuencia de salida ha de repetirse cada cuatro ciclos de reloj. (Con Xn se representa el valor actual de
X y con X n-1, el valor de X en el ciclo anterior). Diseñe el circuito, utilizando un contador módulo-4, un registro de un bit y puertas.
P30. Se pretende realizar un dispositivo como se muestra en la figura
Z1
X
Z2
C.C.
up
CLA
CK
CONT
mod-16
La entrada CLA pone a cero el dispositivo de forma asíncrona. Por la línea X se reciben pulsos POSITIVOS
de uno o más ciclos de reloj. Con independencia de la duración de cada pulso y contando a partir de la última
vez que se activó CLA, se desea activar Z1 a partir del final del segundo pulso recibido por X y activar Z2 a
54
Subsistemas Secuenciales
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partir del comienzo del quinto pulso. Una vez activada cada salida, se mantendrá activa hasta que se active
CLA otra vez.
Diseñe el circuito combinacional (CC en la figura) utilizando exclusivamente puertas NAND y suponiendo
variables en doble raíl.
P31. La figura representa un puntero de pila (Stack Pointer, SP) de 16 bits con sólo 8 líneas de salida.
RH
RL
I
D
SP[16]
8
Ck
Z[8]
E F
Opera de la siguiente forma:
- Cuando I = 1 incrementará su contenido y cuando D = 1 lo decrementará. No hay cambios si I = D = 0 y el
usuario tendrá prohibido activar I = D = 1.
- Los 8 bits más significativos saldrán por las salidas Z cuando RH = 1 y los 8 bits menos significativos
cuando RL = 1. Si ninguna entrada (R H o RL) está activa, las salidas Z mostrarán alta impedancia. Estará
prohibido activar RH = RL = 1.
a) Describa a nivel RT el comportamiento de SP.
b) Diseñe SP con biestables T, puertas y “buffers” de tres estados.
c) Reforme el diseño realizado en “b)” para prevenir operaciones incorrectas de incremento o decremento.
Concretando, cuando SP está vacío ([SP] = 0), por una parte, se activará la señal de vacío (Empty, E) y , por
otra, el registro inhibirá la orden de decrementar; esto es, si D = 1 cuando [SP] = 0, SP continuará a 0. En el
otro caso, cuando está lleno se activará la señal de lleno (Full, F) y se inhibirá la orden de incrementar.
P32. a) Describa la función que realiza el circuito de la figura.
b) ¿Existe algún fallo en el funcionamiento? Si es así, identifíquelo y proponga un diseño alternativo que lo
resuelva.
X
q2
q1
&
X
q2
q1
&
q2
q1
q0
q2
q1
q0
q1
q1
&
q0
&
&
q
D2 2
&
q2
q1
q0
&
&
X
q1
q0
&
X
q2
q1
&
q
D1 1
&
q0
q2
&
q0
X
&
q0
Subsistemas Secuenciales
&
q
D0 0
X
q2
q1
q0
X
q2
q1
q0
&
&
Z
&
55
Fundamentos de Computadores
Ingeniería Técnica en Informática de Sistemas
P33. Analice el circuito de la figura explicando con palabras qué función realiza. Describa ese circuito a nivel RT.
0
1
X
E
0
Ck
0
1
2
31 0
0
1
2
31 0
S1 S0
56
UP
CONT mod. 16
Z
q3
q2
q1
q0
Subsistemas Secuenciales