VTP P MOS N MOS VTN > 0 enriquecimiento
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Transistores de Efecto de Campo de Compuerta Aislada enriquecimiento PMOS ⇒ VT < 0 NMOS ⇒ VT > 0 IGFET o MOSFET zona resistiva enriquecimiento normalmente abiertos 1 2 i D = β (vGS − VT )v DS − v DS 2 NMOS VTN > 0 PMOS zona corriente constante i D = β (vGS − VT ) VTP < 0 2 vGS < VT ⇒ iD = 0 vGS>VT ⇒ iD=f(vGS,vDS) MOS PT MOS conduce Si va es V ⇒ C se carga Si va es 0V ⇒ C se descarga b a a + b C NMOS va C G NMOS conduce si VGS>VT ⇒ VG=V va = V ⇒ Terminal b actúa como fuente ⇒ VCMÁX = V-VT NMOS conduce mientras vC ≤ V-VT Conduce va = 0 ⇒ Terminal a actúa como fuente ⇒ VCmín = 0V bien el NMOS conduce mientras vC ≤ V-VT nivel bajo PMOS conduce si VGS<VT ⇒ VG=0 va = V ⇒ Terminal a actúa como fuente Conduce ⇒ VCMÁX = V PMOS conduce mientras va = V bien el nivel alto va = 0 ⇒ Terminal b actúa como fuente PMOS conduce mientras vC ≤ -lVTl ⇒ VCmín = -lVTl a rON b PMOS Tecnología CMOS C VDD rON-NMOS NMOS: buen conductor niveles bajos rON-PMOS PMOS: buen conductor niveles altos r pt Tecnología CMOS Inversor CMOS vi VDD Puertas de transmisión (llaves bidireccionales) NK v ent Característica de salida Llave CMOS NK vo K K VSS La conducción de los transistores se habilita simultáneamente 1 CMOS ología La tecn Inversor CMOS pular más po Simplicidad de diseño vo id V No disipa potencia A 1 2 i D = β (vGS − VT )v DS − v DS 2 i DN ≡ i DP B DD zona corriente constante zona resistiva 2 Conmutación se produce con ambos transistores en zona corriente constante ( β N (v i − VTN )2 = β P V − v i − VTP vo id Altos niveles de integración i D = β (vGS − VT ) A V B DD VC = C .5VDD 1+ C .5VDD D VTN V DD − VTP + VTN E K K D VTN 2 βN βP βN βP depende de la geometría vi VC VDD+ VTP VDD ) E vi W L β = µ Cox VC VDD+ VTP VDD depende de la tecnología Circuitos Lógicos Influencia de las características de los transistores β / β =1 vo N P β / β = 0,1 VDD N P β / β = 10 N .5VDD P si VTN vi VDD+ VTP V DD .5VDD W β N = µ N C ox N LN W β P = µ P C ox P LP CMOS Salida siempre conectada (VDD o VSS) LN = LP β N µN WN = β P µP WP depende del tamaño de los transistores red PMOS conectada a VDD (llaves de pull-up) VDD VDD RED P entradas salida salida salida RED N VSS VSS Consumo de potencia estática nulo VDD VSS red NMOS conectada a VSS (llaves de pull-down) Independencia de la temperatura Inmunidad al ruido y a variaciones de la alimentación 2 Implementar el circuito CMOS para las siguientes compuertas lógicas básicas Fabricación de Circuitos Integrados María Isabel Schiavon - 2006 3 TOTALMENTE DEDICADOS (full custom) El diseñador provee al fabricante el tamaño, ubicación física e interconexión de cada transistor para lograr la funcionalidad deseada para el CI LAYOUT Conjunto de máscaras que conforman el total del CI y se correlacionan con los pasos necesarios para su fabricación Cada máscara representa la forma, tamaño y distribución de los materiales para una cierta tecnología de fabricación Se especifica en un archivo de texto de formato predeterminado y normalizado (CIF, GSD) ASIC´s 16 4 FULL CUSTOM El diseñador es responsable de todos los pasos del diseño. Diseña, ubica e interconecta cada uno de los elementos que conforman el circuito, asegurando el correcto funcionamiento de acuerdo a especificaciones de funcionamiento y de la tecnología (reglas de diseño) Proceso Pozo N Proceso Pozo P pads Proceso Doble Pozo Proceso SOI celdas funcionales Con esta información, en la fundición de silicio se generan las máscaras necesarias para fabricar el circuito ASIC´s 17 CMOS: etapas proceso fabricación CMOS: etapas proceso fabricación Máscara 2 Máscara 1 Definición de áreas activas Difusión de pozo Pozo ÓXIDO DE CAMPO Área activa ÓXIDO FINO N-WELL SUSTRATO P 5 CMOS: etapas proceso fabricación CMOS: etapas proceso fabricación Polisilicio Máscara 3 Máscara 4 Definición de las puertas Difusión n+ MOS canal N POLISILICIO Implante N+ CMOS: etapas proceso fabricación Implante P+ P+ P+ N+ N+ CMOS: etapas proceso fabricación Máscara 5 Máscara 6 Difusión p+ MOS canal P Perforaciones de contacto Contactos 6 CMOS: etapas proceso fabricación Máscara 7 Metalización Máscara 8 Metal Pasivación Conexionado (micro soldaduras) Sección inversor CMOS Layout inversor CMOS 7 Latch-up Etapas proceso CMOS Generación de un camino de baja impedancia entre alimentación y tierra en un CI CMOS debido a la formación de transistores bipolares parásitos. N-WELL SUSTRATO P Área activa T1 y T2 forman circuito tiristor Reducción ganancia transistores parásitos La circulación de corrientes parásitas con Rw y Rs no nulas pueden provocar la conducción de T1 y T2 en forma simultánea Mayor distancia entre dispositivos diferentes tipos Polisilicio ÓXIDO FINO POLISILICIO Anillos de guarda Cortocircuito entre Vdd y VSS Implante N+ ÓXIDO DE CAMPO Pozo Contactos de pozo ASIC´s 30 Inversor CMOS N+ Layout y sección N+ VSS Implante P+ P+ VDD P+ vout v in Contactos SiO2 N+ N+ P+ P+ Pozo N Metal Sustrato P ASIC´s 31 8 Inversor CMOS Etapas del diseño Distintos layouts ETAPAS DEL PROYECTO especificación circuito concepción y diseño definición arquitectura prototipos verificación funcional ensayo, verificación caracterización Fabricación en serie diseño lógico y verificación diseño circuital y verificación Diseño Circuital y verificación Circuito a nivel transistores Dimensionamiento transistores Simulación eléctrica pre lay-out Implementación del layout Verificación reglas diseño Extracción del circuito Simulación eléctrica post lay-out Reglas de Diseño MASCARA Area Activa Pozo N REGLA DIMENSION Mínimo ancho 2λ Separación mínima entre áreas activas de igual clase 2λ Separación mínima entre áreas activas de distinta clase 4 λ Mínimo ancho 4 λ Mínimo espacio (igual potencial) 3λ Mínimo espacio (≠ potencial) 6 λ Mínimo solapamiento con área activa interna 3λ Mínimo espacio a área activa externa 5λ 9
