Placa3E_TC_2016.pdf
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Departamento de Sistemas e Informática Implementación en Spartan 3E Starter Kit Board 2016 Cableado de la placa Principales elementos • • • • • • • • • • • • • • • • • • Xilinx XC3S500E Spartan-3E FPGA 118 pines I/O para el usuario XC2C64A CoolRunner CPLD 64 MByte (512 Mbit) de DDR SDRAM 4 Mbit Platform Flash serie (JTAG) 16 MByte (128 Mbit) Nor Flash paralela (BPI) 16 Mbits serial Flash (SPI) Pantalla LCD de dos líneas de 16 caracteres cada una Puerto PS/2 para Mouse o teclado Puerto para VGA Dos conectores RS232 de 9 pines USB para download y depurar Reloj oscilador de 50 MHz Conversores A/D y D/A Rotary encoder con pulsador en el eje Ocho leds Cuatro llaves interruptoras Cuatro pulsadores Fuentes de alimentación •1.2V Switcher @ 3A •2.5V LDO @ 300mA •3.3V Switcher @3A • 2.5V Switcher for DDR SDRAM • 1.8V LDO from 3.3V to power CPLD FPGA Y CPLD MEMORIAS CONECTIVIDAD Llaves interruptoras (de la placa) opcional Vcc Pull up A la FPGA • Ensayo < 1ms de rebotes (2 ms por manual ) • No es imprescindible la resistencia de pull up, pero define un valor en la transición de la llave SW Pulsadores LEDs Se iluminan con un valor alto en su respectiva pata FPGA F9 Reloj Pin C9 oscilador 50 MHz Definición de restricciones de conexionado gráfico (Xilinx PACE) texto Xilinx PACE Configuración de la FPGA Distintas opciones Bajando el diseño directamente a la FPGA por medio del protocolo JTAG, usando el puerto USB. Modo Master serial. Programando la serial Flash PROM (4 Mbit Xilinx XCF04S) (JTAG). Modo Master SPI. Programando la 16 Mbit ST Microelectronics SPI serial Flash PROM. Modo Master BPI. Progrmando la StrataFlash parallel NOR Flash PROM (Protocolo BPI Paralelo, permite guardar varios diseños y luego elegir cual bajar a la FPGA). Usando protocolo JTAG (con el driver USBJTAG) y la herramienta IMPACT Doble clic Doble clic FPGA Flash PROM CPLD Posicionar el puntero en la fpga y clic botón derecho Si todo está ok … Anti rebotes 1 div 100 μs Anti rebotes por cambio de estado demorado P t Pl t Ct t Ft t t de guarda Anti rebotes por cambio de estado demorado S0 Fin_Cuenta Pl=0 E_Cuenta=1 S3 S0 P Fin_Cuenta S1 P’ Pl=0 E_Cuenta=0 Pl=0 E_Cuenta=0 Pl=1 E_Cuenta=1 Pl=0 E_Cuenta=1 P S4 S1 Pl=1 E_Cuenta=1 Fin_Cuenta P’ S2 Pl=1 E_Cuenta=0 S3 Pl=0 E_Cuenta=0 Fin_Cuenta S2 Pl=0 E_Cuenta=1 Pl=0 E_Cuenta=0 S0 Fin_Cuenta Pl=0 E_Cuenta=1 P S4 S1 Pl=1 E_Cuenta=1 P’ S3 Pl=0 E_Cuenta=0 Fin_Cuenta S2 Pl=0 E_Cuenta=1 Anti rebotes por cambio de estado confirmado n n
