ELECTRÓNICA DIGITAL TAREA 3- CIRCUITOS COMBINACIONALES PRESENTADO POR: HERNANDO MANUEL LÓPEZ PADILLA CÓDIGO: JIMMI ALEXANDER ROSERO MORALES CÓDIGO: 79915899 RANDY SMITH ROMERO TELLEZ CÓDIGO: 1072749478 JOSÉ ALFREDO VERGARA BEJARANO CÓDIGO: 1074419492 TUTOR: ANDRES DAVID SUAREZ GRUPO: 243004_1 UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD INGENIERÍA ELECTRÓNICA 2020 INTRODUCCION Un circuito combinacional es un circuito electrónico, en el que el valor de sus salidas en un determinado instante, dependen del valor de las entradas en ese mismo instante. Es decir, es un circuito que carece de memoria. Trabajan con números, y con la tecnología con la que están realizados, estos números están representados en binario. Un circuito combinacional con "m" entradas y "n" salidas. Las salidas que se obtengan en un determinado instante van a depender de las entradas en ese preciso instante. Estos circuitos se caracterizan porque no almacenan información. Las salidas están relacionadas con las entradas a través de una función booleana. Cada bit de salida de un circuito combinacional, se obtiene mediante una función booleana aplicado a las variables de entrada. Así, si un circuito tiene n salidas, necesitaremos n funciones booleanas para caracterizarlo. OBJETIVOS Realizar los ejercicios para identificar los circuitos combinacionales JOSÉ ALFREDO VERGARA BEJARANO Actividades a desarrollar Resolver los siguientes ejercicios: 1. Describa en VDHL dos multiplexores utilizando la sentencia with-select.Los dos multiplexores deben tener un tamaño diferente (4 a 1,8 a 1, etc.) y cada entrada un número de bits diferente. a) Un pantallazo de la descripción en VHDL (Ver la advertencia al final de la guía, con respecto a las impresiones de pantallas válidos) b) Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Multiplexor 4 a 1 Multiplexor 8 a 1 2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select. El diseño debe contener. a) Un pantallazo de la descripción en VHDL. b) Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. 3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la sentencia with-select. El diseño debe contener a) Un pantallazo de la descripción en VHDL b) Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. 4. Describa en VDHL el circuito que se muestra en la siguiente figura: a) Utilizando la sentencia with-select. b) Utilizando la sentencia when-else 5. Describa en VDHL el circuito que se muestra en la siguiente figura, utilizando la sentencia when-else. El diseño debe contener a) Un pantallazo de la descripción en VHDL b) Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. 6. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño debe contener tres módulos diferentes (tres COMPONENTs) y un archivo de alto nivel, tal como se muestra en la siguiente figura. El diseño debe contener a) Un pantallazo de la descripción en VHDL b) Un pantallazo con el RTL del alto nivel c) Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. RANDY SMITH ROMERO TELLEZ Desarrollo de actividad Resolver los siguientes ejercicios: 1. Describa en VDHL dos multiplexores utilizando la sentencia with-select. Los dos multiplexors Deben tener un tamaño diferente (4 a 1, 8 a 1, etc.) y cada entrada un número de bits diferente. a. Un pantallazo de la descripción en VHDL (Ver la advertencia al final de la guía, con respecto a las impresiones de pantallas válidos) b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Multiplexor 4 a 1 de 6 bits en las entradas Los estímulos de las entradas con diferentes números binarios. Multiplexor 8 a 1 de 8 bits en las entradas Los estímulos de las entradas con diferentes números binarios. b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Multiplexor 4 a 1 de 6 bits en las entradas Cuando el selector está en 0, La salida nos arroja el valor en binario de 6 bits 101000 correspondiente al estímulo de la entrada I0 Ahora si cambiamos el valor del selector a 1, entonces la salida arroja el valor en binario de 6 bits 101111001, correspondiente al estímulo de la entrada I1 Con esto comprobamos su correcto funcionamiento. Multiplexor 8 a 1 de 8 bits en las entradas Cuando el selector está en 0, La salida nos arroja el valor en binario de 8 bits 10010110, correspondiente al estímulo de la entrada I0. Cuando el selector está en 1, La salida nos arroja el valor en binario de 8 bits 10000010, correspondiente al estímulo de la entrada I1. Si cambiamos de nuevo el valor del selector a 2, entonces la salida arroja el valor en binario de 8 bits 10000011, correspondiente al estímulo de la entrada I2 Con esto comprobamos su correcto funcionamiento. 2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. Decodificador de 2 a 4 b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño Cuando la entrada esta en 0 la salida arroja el número 1 en binario Cuando la entrada esta en 1 la salida arroja el número 2 (10) en binario. 3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la sentencia with-select. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño Solución a: ENTRADAS SALIDAS E1 1 S1 1 E2 1 S2 E3 1 E4 1 CODIFICADOR 1 S3 1 Simulación La simulación muestra cuando todas las entradas están en posición 0, las salidas arrojan el valor 0 (000) en binario. Cuando la entrada 0 están en posición 1, las salidas arrojan el valor 1 (001) en binario. Cuando la entrada 1 están en posición 1, las salidas arrojan el valor 2 (010) en binario. Cuando la entrada 3 están en posición 1, las salidas arrojan el valor 4 (100) en binario. 4. Describa en VDHL el circuito que se muestra en la siguiente figura: Utilizando la sentencia with-select. Utilizando la sentencia when -else. a. Utilizando la sentencia with-select. Prueba en simulación. Cuando el selector está en la posición 0 entonces realiza la operación de Suma 4 + 1 y en la salida nos arroja el resultado 5. Si el selector está en la posición 1, entonces se realiza la operación de Resta 5 – 2 y en la salida nos arroja el resultado 3. b. utilizando la sentencia when -else. Prueba en simulación En este caso al utilizar when else se toma la opción que cuando el selector este en 0 se realiza la operación de suma, de lo contrario si el valor es diferente ,en este caso es 1 se realiza la operación de la resta. 5. Describa en VDHL el circuito que se muestra en la siguiente figura, utilizando la sentencia when-else. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Prueba en simulación. Cuando el selector se encuentra en el estado 0, entonces la entrada A es menor que la Entrada B y se produce la operación de Suma. 6. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño debe contener tres módulos diferentes (tres COMPONENTs) y un archivo de alto nivel, tal como se muestra en la siguiente figura. Pantallazo en VHDL Un pantallazo con el RTL del alto nivel. El diseño en RTL lo obtuve del software ISE 14.7 JIMMI ALEXANDER ROSERO MORALES Actividades a desarrollar Resolver los siguientes ejercicios: 1. Describa en VDHL dos multiplexores utilizando la sentencia with-select. Los dos multiplexors Deben tener un tamaño diferente (4 a 1, 8 a 1, etc.) y cada entrada un número de bits diferente. a. Un pantallazo de la descripción en VHDL (Ver la advertencia al final de la guía, con respecto a las impresiones de pantallas válidos) b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Multiplexor 4 a 1 de 6 bits en las entradas Los estímulos de las entradas con diferentes números binarios. Multiplexor 8 a 1 de 8 bits en las entradas Los estímulos de las entradas con diferentes números binarios. b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Multiplexor 4 a 1 de 6 bits en las entradas Cuando el selector está en 0, La salida nos arroja el valor en binario de 6 bits 101000 correspondiente al estímulo de la entrada I0 Si cambiamos el valor del selector a 1, entonces la salida arroja el valor en binario de 6 bits 100111, correspondiente al estímulo de la entrada I1 Multiplexor 8 a 1 de 8 bits en las entradas Cuando el selector está en 0, La salida nos arroja el valor en binario de 8 bits 10010110, correspondiente al estímulo de la entrada I0. Cuando el selector está en 1, La salida nos arroja el valor en binario de 8 bits 10000001, correspondiente al estímulo de la entrada I1. Si cambiamos de nuevo el valor del selector a 2, entonces la salida arroja el valor en binario de 8 bits 10000010, correspondiente al estímulo de la entrada I2 2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select. El diseño debe contener a. Un pantallazo de la descripción en VHDL. Decodificador de 2 a 4 b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño Cuando la entrada está en 0 la salida arroja el número 1 en binario Cuando la entrada esta en 1 la salida arroja el número 2 (10) en binario. 3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la sentencia with-select. El diseño debe contener: Un pantallazo de la descripción en VHDL. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Codificador de 4 Salidas Tabla de verdad ENTRADAS SALIDAS Entrada 3 Entrada 2 Entrada 1 Entrada 0 Salida 2 Salida 1 Salida 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 Basado en la tabla de verdad se realizó el diseño en VHDL del decodificador de 4 entradas Simulación La simulación muestra cuando todas las entradas están en posición 0, las salidas arrojan el valor 0 (000) en binario. Cuando la entrada 0 están en posición 1, las salidas arrojan el valor 1 (001) en binario. Cuando la entrada 1 están en posición 1, las salidas arrojan el valor 2 (010) en binario. Cuando la entrada 2 están en posición 1, las salidas arrojan el valor 3 (011) en binario. Cuando la entrada 3 están en posición 1, las salidas arrojan el valor 4 (100) en binario. 4. Describa en VDHL el circuito que se muestra en la siguiente figura: Utilizando la sentencia with-select. Utilizando la sentencia when -else. a. Utilizando la sentencia with-select. Prueba en simulación. Cuando el selector está en la posición 0 entonces realiza la operación de Suma 4 + 2 y en la salida nos arroja el resultado 6. Si el selector está en la posición 1, entonces se realiza la operación de Resta 5 – 2 y en la salida nos arroja el resultado 3. b. utilizando la sentencia when -else. Prueba en simulación En este caso al utilizar when else se toma la opción que cuando el selector este en 0 se realiza la operación de suma, de lo contrario si el valor es diferente ,en este caso es 1 se realiza la operación de la resta. 5. Describa en VDHL el circuito que se muestra en la siguiente figura, utilizando la sentencia when-else. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Prueba en simulación. Cuando el selector se encuentra en el estado 0, entonces la entrada A es menor que la Entrada B y se produce la operación de Suma. Cuando el selector se encuentra en el estado 1, entonces la entrada A es mayor que la entrada B y se produce la operación de Resta. 6. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño debe contener tres módulos diferentes (tres COMPONENTs) y un archivo de alto nivel, tal como se muestra en la siguiente figura. Pantallazo en VHDL Un pantallazo con el RTL del alto nivel. El diseño en RTL lo obtuve del software ISE 14.7 Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Cuando el selector está en posición 0 entonces se genera una operación de suma 4 + 2 y la salida F1 arroja el resultado en este caso es 6. Cuando el selector está en posición 1, entonces se genera una operación de resta 4-2 y la salida F1 arroja el resultado en este caso es 2. Hernando Manuel López Padilla Actividades a desarrollar Resolver los siguientes ejercicios: 1. Describa en VDHL dos multiplexores utilizando la sentencia with-select. Los dos multiplexores deben tener un tamaño diferente (4 a 1, 8 a 1, etc.) y cada entrada un número de bits diferente. a. Un pantallazo de la descripción en VHDL (Ver la advertencia al final de la guía, con respecto a las impresiones de pantallas válidos). b. Un pantallazo del resultado (diagrama) de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. NO se debe incluir el código VHDL de la simulación. Solución a: Multiplexor 4 a 1 Tabla 1.1 Entradas Sel Salida Ent1 0000 00 Ent1 Ent2 0001 01 Ent2 Ent3 0010 10 Ent3 Ent4 0111 11 Ent4 Multiplexor 8 a 1 Tabla 1.2 Entradas Selector Salida Ent1 01001011 000 Ent1 Ent2 11001001 001 Ent2 Ent3 00101110 010 Ent3 Ent4 01110000 100 Ent4 Ent5 00001111 011 Ent5 Ent6 00011000 101 Ent6 Ent7 00100000 111 Ent7 Ent8 01111110 110 Ent8 Solución b: Multiplexor 4 a 1 Se observa como va cambiando la salida cada vez que Sel cambia su valor, y esto concuerda con la tabla relacionada en el ítem a tabla 1.1 Multiplexor 8 a 1 Se observa cómo va cambiando la salida cada vez que Selector cambia su valor, y esto concuerda con la tabla relacionada en el ítem a tabla 1.2 2. Describa en VDHL un decodificador 2 a 4 utilizando la sentencia with-select. El diseño debe contener: a. Un pantallazo de la descripción en VHDL b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Solución a: Decodificador 2 a 4 Solución b: Se evidencia que cuando la señal de entrada es 00 la salida es 0001 o lo que es igual a 1. Cuando la señal de entrada es 01 la señal de salida del decodificado entonces es 0010 o lo que es igual 10. En este momento la señal de entrada es igual a 10 y la señal de salida es 0100 o lo que es igual a 100. Ahora la señal de entrada es 11 y la señal de salida del decodificador es 1000. 3. Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando la sentencia with-select. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño Solución a: Para este codificador, estableceremos la siguiente tabla de verdad Tabla 3.1 Entradas Salidas E1 E2 E3 E4 S3 S2 S1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 1 0 0 Solición b: En este punto todas las entradas están en ceros y por ende la salida esta en cero. Según tabla 3.1 Ahora las entradas 1, 2 y 3 están ceros y la entrada 4 esta en 1 por ende la salida es 001, o lo que es lo mismo a 1, S1=1. Según tabla 3.1 Las entradas 1, 2 y 4 están ceros, pero la entrada 3 esta en 1 por ende la salida 2 está en 010, esto es igual a 10, S2=1 las otras dos salidas en ceros según tabla 3.1 La entrada 1, 3 y 4 están ceros y la entrada 2 esta en 1 por ende la salida del codificador es 011, esto es igual a 11, S3=0, S2=1 y S1=1 según tabla 3.1 Ahora tenemos que la entrada 1 esta en 1 y las entradas 2,3 y 4 están en cero por ende la salida marca 100. S3=1, S2=0 y S1=0 Según la tabla 3.1. el resultado es correcto. 4. Describa en VDHL el circuito que se muestra en la siguiente figura: a. Utilizando la sentencia with-select. b. Utilizando la sentencia when-else. Solución a: Aca se evidencia que cuando el selector del multiplexor esta en 00 la salida es la suma de la señal A + B. Cuando la señal del selector cambia a 01 la salida es la resta de la señal A menos la señal B. A - B Solución b: Cuando la señal del selector para el multiplexor es 00 este arrojara la señal que es la suma de A + B, en este caso se muestra lo mencionado. Cuando la señal del selector cambia a 01 la salida será la resta de A – B, como se muestra en la imagen arriba. 5. Describa en VDHL el circuito que se muestra en la siguiente figura, utilizando la sentencia when-else. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Solución a: Solición b: En este caso el selector tiene un condicionante es decir que si la entrada A es menor que la entrada B entonces el selector permitira que se realice la suma, pero en su defecto si la entrada A es mayor que la entrada B entonces la salida en el multiplexor sera la resta de las dos entradas. Es de anotar que en este caso las entradas son de 6 bit y la salida es de 6 bit tambien. En la imagen arriba se evidencia que la entrada A es mayor que la entrada B por ende la salida del multiplexor es la resta. En el ejemplo arriba la entrada A es menor que la entrada B entonces la salida del multiplexor es la suma de las dos entradas. 6. Describa en VDHL el circuito que se muestra en la siguiente figura. El diseño debe contener tres módulos diferentes (tres COMPONENTs) y un archivo de alto nivel, tal como se muestra en la siguiente figura. El diseño debe contener: a. Un pantallazo de la descripción en VHDL. b. Un pantallazo con el RTL del alto nivel. c. Un pantallazo de la simulación, en el cual se debe evidenciar el correcto funcionamiento del diseño. Solución a: Solución b: Solución c: Cuando el selector toma el valor de cero en la salida tenemos la suma de la señal A mas la señal B. Cuando el selector toma el valor el valor de 1 en la salida tenemos la resta de las señales A – B. Nuevamente hacemos el resultado en la salida con valores diferentes y tenemos que al tomar el selector el valor de 0 en la saluda tenemos la suma de A + B. CONCLUSIONES Los circuitos de lógica combinacional son hechos a partir de las compuertas básicas compuerta AND, compuerta OR, compuerta NOT. También pueden ser construidos con compuertas NAND, compuertas NOR, compuerta XOR, que son una combinación de las tres compuertas básicas Es un circuito cuya salida depende solamente de la "combinación" de sus entradas en el momento que se está realizando la medida en la salida. El comportamiento de los circuitos combinacionales sólo depende de las señales de entrada en un instante determinado, y no de la secuencia de entradas, es decir, de la historia del circuito. las principales características de los circuitos que se tienen en cuenta es la velocidad de operación o el retraso de propagación. En función de este retraso, podemos encontrar dos zonas temporales de operación bien diferenciadas: estado estacionario y estado transitorio REFERENCIAS BIBLIOGRÁFICAS Muñoz, J. (2012). Introducción a los Sistemas Digitales: Un enfoque usando Lenguajes de Descripción de Hardware. (Capítulos 7, 9 y 10, pp. 135-149,177-208). Madrid. Recuperado de https://openlibra.com/es/book/introduccion-a-los-sistemasdigitales Flórez, F. H. A. (2010). Diseño lógico: fundamentos de electrónica digital. (Capítulos 5,6 pp. 109-145). Recuperado de https://ebookcentral-proquest com.bibliotecavirtual.unad.edu.co/lib/unadsp/reader.action?docID=31 99073&ppg=1
