Conmutacion y Electronica Digital

Dpto. Infraestructuras, Sistemas Aeroespaciales y Aeropuertos
CONMUTACIÓN Y ELECTRÓNICA DIGITAL
RECORDATORIO
A. MARTÍN
RECORDATORIO
R2
Entrada
"e"
R1
s
e
=
R1
R1 + R 2
Salida
"s"
RECORDATORIO
R2
R1R=1 f
Entrada
"e"
s
e
=
R1
R1 + R 2
Salida
"s"
= 1 al no haber intensidad
RECORDATORIO
Entrada
"e"
R1
Salida
"s1"
s1
e
=
R2 + R3
R1 + R 2 + R 3
R2
Salida
"s2"
s2
e
=
R3
R1 + R 2 + R 3
R3
s1 – s2
e
=
R2
R1 + R2 + R3
RECORDATORIO
En aplicaciones "pasa banda" se denomina filtro pasa bajos.
Si se aplica una señal continua a la entrada de forma instantánea, la respuesta
transitoria depende del estado del condensador
RECORDATORIO
R
I
E
C
s
Con el condensador descargado se
cierra el interruptor.
Aparece una intensidad que es decreciente a medida que el condensador
se carga.
El análisis del transitorio se realiza
planteando las ecuaciones.
s = E ( 1 – e –t/RC)
E–s=IR
I = C ds/dt
s/E
s (0) = 0
t/RC
RECORDATORIO
1
s/E
.63
s = E ( 1 – e –t/RC)
RC constante de tiempo
1
t/RC
RC >> carga lenta
RC << carga rápida
RECORDATORIO
Carga pulsada en función de la constante de tiempo
1s
Entrada
R
I
E
C
s
CR = 10 s
CR = 1 s
Nota: abierto no es lo mismo
que cero voltios en E0
CR = 1 ȝs
RECORDATORIO
RC
R
s
C
Con el condensador cargado a una tensión E, se cierra el interruptor,
aparece una intensidad a través de RC, que decrece con el tiempo al
ir disminuyendo la tensión entre las placas del condensador.
El proceso de descarga es similar al de carga y sigue la expresión:
s = E e –t/RcC
RECORDATORIO
1
s/E
s = E e –t/RcC
.37
RCC constante de tiempo
t/RCC
1
RCC >> descarga lenta
RCC << descarga rápida
RECORDATORIO
RC
R
s
C
E
El transitorio dependerá de los intervalos de conmutación de los interruptores,
así como de la relación RC-RCC.
Si RC >> R y los dos interruptores están conmutados, el condensador se cargará
a un valor ~E al cabo de un tiempo.
Si RC = R y los dos interruptores están conmutados, el condensador se cargará
al valor de E/2 al cabo de un tiempo, en el que la intensidad de carga se iguala
con la de descarga.
Si RC << R y los dos interruptores están conmutados, el condensador no podrá
cargarse al valor de E y la carga RC se alimentará a una tensión << E, ya que no
se puede entregar mas energía que la entrante.
RECORDATORIO
En aplicaciones "pasa banda" se denomina filtro pasa altos.
La ecuación del condensador I = C dV/dt indica que no puede soportar un salto
instantáneo de tensión entre sus placas. Inicialmente C está descargado.
C
E0
La forma de onda de la señal de salida:
s
I
E
Entrada
E
0
R
s
CR<<T
E
s
s
CR>>T
Final del Recordatorio
TEORÍA DE LA CONMUTACIÓN
(Febrero 2008)
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
DIODOS
Símbolo de representación
Sentido de conducción (sin efecto Zener)
Curva característica y su simplificación
http://electronred.iespana.es/diodo.htm
TRANSISTORES
Símbolo de representación
Conducción Ib/IC
Curva característica IC-VBE
Zona de corte. Rectificación
Zona exponencial. Amplificación variable (control)
Zona lineal. Amplificación y distorsión (amplificador)
Zona de saturación. El transistor como conmutador.
TEORÍA DE LA CONMUTACIÓN
Leer el Capítulo 11 de Ingeniería Electrónica de Julio González Bernaldo de
Quirós, Biblioteca Técnica Universitaria.
El transistor se comporta como un interruptor, tanto en la zona de corte como
en la de saturación.
En la zona de corte, la intensidad IC es cero, por lo que el transistor no consume potencia.
En la zona de saturación, la caída de tensión entre el colector y el emisor es
prácticamente despreciable. La potencia que debe de disipar es el producto de
la intensidad colector-emisor por la caída de tensión colector-emisor. En éstas
circunstancias es prácticamente cero.
El consumo inapreciable de potencia en las técnicas de conmutación a dado lugar al desarrollo a gran escala de circuitos integrados, que permiten la utilización de miles de transistores en un reducido espacio (técnicas LSI, VLSI, etc.)
donde en un cm2 se combinan aproximadamente 5000 componentes (transistores, diodos, resistencias y condensadores).
Para mayor información "Analysis and Design of Digital Integrated Circuits";David A. Hoges and Horace G. Jackson; 2ª Edición; MacGraw-Hill;1988.
http://perso.wanadoo.es/chyryes/glosario/vlsi.htm
Teoría de la Conmutación V.08
11
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Las pérdidas por conmutación
aumentan a medida que lo hace
la frecuencia de conmutación. La
velocidad está limitada por el
estado actual del arte (SOTA
State Of The Art). A veces es
necesario recurrir a la ventilación
forzada.
La ecuación general que gobierna la condición de conmutación
viene dada por:
siendo β la amplificación de corriente.
Las características mas importantes a tener en cuenta en el momento de
seleccionar un transistor para electrónica de conmutación son:
•
•
•
•
•
La tensión colector emisor en abierto VCEO
La intensidad IC
La tensión emisor base en abierto VEBO (relativo al efecto Zener)
La amplificación de corriente β
Tiempos turn-on/turn-off
“Características del Transistor 2N2219” puede ser descargado en:
http://www.digchip.com/members/parts/2n/parts_2n.php?s_id_member=101906
987104000228609
Teoría de la Conmutación V.08
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A. Martín
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Ejemplo de aplicación de la ecuación general de conmutación utilizando un
transistor de valor β=10. Normalmente, son datos de partida la “carga” y el valor de la tensión suministrada por la fuente de alimentación, es decir Eb. La
incógnita suele ser la resistencia de base RB.
Es bastante normal que la tensión V0 de conmutación sea igual a Eb.
El emisor está a referencia cero, por lo que VB es VBE y VC es VCE, cuyos
órdenes de magnitud son similares y normalmente despreciables frente a Eb.
En estas condiciones, la ecuación se simplifica notablemente, hasta el
punto que para el cálculo de la resistencia de base se utiliza la expresión:
RB ≤ βRC
B
Supongamos que en el ejemplo planteado, RC vale 1 KΩ. Si se cumplen las
condiciones anteriores, el valor de la resistencia de base para que conmute el
transistor deberá de ser menor de 10 KΩ.
Si con ésta configuración se cambia a 330 Ω la resistencia de colector, el transistor deja de estar conmutado (pasa a la zona lineal utilizada en amplificación).
Para conmutar esta carga es necesario sustituir la resistencia de base por el
valor de 3,3 KΩ (ó menor).
Los valores de los componentes utilizados están comercializados, utilizándose
normalmente la serie de valores de tolerancia 20%.
Teoría de la Conmutación V.08
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APLICACIONES
Los circuitos que se describen a continuación, se encuentran explicados en el
Capitulo 11, apartado 4 del libro “Ingeniería Electrónica” de J. González Bernaldo de Quirós.
Circuitos Cortadores ó Limitadores
Circuitos cortadores a nivel distinto de cero
Circuitos Restablecedores
Restablecedores automáticos
Cambio del nivel de polarización
Teoría de la Conmutación V.08
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Generadores de diente de sierra
Estos circuitos se emplean principalmente en los dispositivos de barrido y
de temporización, siempre que sean
prácticamente lineales. Para la descripción del circuito, ver apartado 11.5
IE-JGBQ.
El transistor conmuta en los niveles altos
de la entrada (si se cumplen las condiciones de conmutación), produciéndose la
descarga del condensador a través de la
resistencia interna colector-emisor del
transistor. Al ser una resistencia muy pequeña, se considera instantánea la descarga.
Cuando la señal de entrada produce el
corte del transistor, el condensador se
carga exponencialmente a la tensión Eb.
Barrido de un osciloscopio
Observando las curvas, para relaciones de t/RC > 4 se supone, a efectos de
cálculos, que la carga o descarga se ha producido totalmente. Es conveniente
memorizarlo, al igual que los valores correspondientes a t/RC = 1. Son valores
que se utilizarán con bastante frecuencia.
Teoría de la Conmutación V.08
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Se define como “alinealidad” al cociente de segmentos X/Y, siendo X el segmento interceptado entre la curva y tangente a la curva en t = 0, e Y el segmento entre la recta y el eje en ese instante. La alinealidad del diente de sierra
crece con el tiempo. Para pequeños valores de t/RC (~<0,3) se puede
considerar lineal en aplicaciones de medida de tiempo. La alinealidad es consecuencia de la carga del condensador a intensidad no constante. Con cualquier
procedimiento que logre cargar el condensador a intensidad constante, se
obtendría un diente lineal (integrador Miller, bootstrap, etc.) necesario en los
circuitos de barrido de tubos electrónicos.
MULTIVIBRADORES
La explicación de los circuitos que siguen a continuación se encuentra en los
apartados 11.6 - 11.9 de IE-JGBQ.
Flip-flop ó biestable (Memoria)
Hay dos estados estables. Si T1 conduce, entonces T2 está cortado y viceversa.
Para pasar de un estado a otro hay dos procedimientos:
•
Uno es hacer que deje de conducir el transistor que está conduciendo,
por ejemplo dando un impulso negativo en su base o bien tocando su
base con un punto de tierra.
•
Otro, que conduzca el transistor que está cortado dando un impulso positivo en su base (teniendo en cuenta que la amplitud del impulso debe
de cumplir la ecuación de conmutación en cuanto a intensidad).
Teoría de la Conmutación V.08
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Estas acciones de cambiar el estado se denominan de escritura, ya que el circuito mantiene su estado con el tiempo mientras no haya una acción externa
que lo modifique. El circuito tiene “memoria”.
Este tipo de memoria es volátil pues si se desconecta la tensión de alimentación Eb y se vuelve a conectar, no se sabe cual de los dos transistores entrará
en conmutación (siempre que no haya condiciones que favorezcan a alguno de
los dos transistores). Al conectar la memoria habrá que fijar un determinado estado mediante el proceso de escritura.
Si se utilizan señales lógicas, el estado alto H ó "1" equivale a 10 voltios por
ejemplo y el estado bajo L ó "0" equivale a cero voltios.
El circuito puede ser encapsulado (circuito
integrado IC) como se indica el la figura.
Las notaciones empleadas son R (Reset)
para escribir un cero en la salida Q y S (Set)
para escribir un uno en la salida Q.
La escritura siempre se hace con un impulso
positivo.
La salida “ Q ” tiene el valor lógico opuesto al de Q.
Este circuito, con ligeros cambios se verá en Electrónica Digital con el nombre
de Latch.
Multivibrador monoestable (Temporizador)
Tiene un estado estable que es la posición de reposo. Cuando se le saca de
este estado, pasa a otro estado inestable durante un tiempo hasta que alcanza
de nuevo la posición de reposo. El tiempo mientras está en la posición inestable se denomina “tiempo de temporización” que determina su característica
Teoría de la Conmutación V.08
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como bloque (Un monoestable de 2 segundos significa que está 2 segundos
fuera de la posición de reposo cuando se le dispara).
En estado de reposo, el circuito está diseñado para que el transistor T1 esté
conmutado. En estas condiciones, la placa izquierda del condensador C está
aproximadamente a cero voltios (VBE de T1), mientras que la placa derecha
está a Eb.
En un determinado instante, mediante un impulso negativo en la base de T1 se
pasa a la zona de corte a este transistor (también puede hacerse con un impulso positivo en la base de T2, cumpliendo la ecuación de conmutación).
Al pasar a corte el transistor T1, pasa a saturación el transistor T2. La placa derecha del condensador que estaba a Eb voltios, pasa instantáneamente a tener
aproximadamente cero voltios (VCE en saturación). En consecuencia, en la
placa izquierda aparecerán –Eb voltios según la ecuación del condensador.
Esta placa izquierda comenzará a aumentar exponencialmente su potencial
eléctrico hasta el valor +Eb. Pero antes de que se pueda producir este hecho, al
estar la placa formando nudo con la base de T1, pasa por una tensión VBE
capaz de saturar este transistor, produciéndose la conmutación del mismo. De
esta forma se pasa al estado de reposo inicial.
Teoría de la Conmutación V.08
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El tiempo que permanece fuera de la posición de reposo, se calcula, bien
gráficamente o aplicando ecuaciones.
Tiempo de Temporización
Tt = 0.69 CR11
Multivibrador libre ó astable (onda rectangular)
Teoría de la Conmutación V.08
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El circuito está diseñado para tener dos estados inestables. Cuando el transistor T1 está conmutado, el T2 está cortado y viceversa. Los estados se suceden
alternativamente como consecuencia de la realimentación entre ellos.
Las salidas, como en todos los multivibradores, se toman en los colectores.
Cuando T1 está conmutado, la tensión en la base de T2 va creciendo como consecuencia del proceso de carga que tiene lugar en el condensador C1, hasta
que en el momento “t2” se cumplen las condiciones de conmutación de éste
(T2). Un instante anterior a t2, los condensadores C1 y C2 tienen el siguiente
potencial:
Un instante después de t2, con T2 conmutado y T1 cortado como consecuencia
de la tensión negativa que aparece en su base, los potenciales en los condensadores pasan a ser de:
El potencial en la placa izquierda de C2, va creciendo exponencialmente con
C2RB1 hasta que consigue conmutar a T1 en el tiempo “t3”. Siguiendo los
mismos razonamientos en el establecimiento de potenciales en los condensadores, se obtienen las formas de onda a lo largo del tiempo, de forma de los
tiempos de conmutación de los transistores vienen dados por las expresiones
T1
+
T2
T1
T2
T1
OSCILADOR
A
Salida 2
Pérdida aleatoria
de sincronización
FUENTE DE
ALIMENTACIÓN
T1
+ OSCILADOR
B
T2
T1
T2
T1
Salida 2
Teoría de la Conmutación V.08
20
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Si dos osciladores de periodos T1 y T2 se conectan simultáneamente, las formas de onda en sus salidas, por ejemplo la “Salida 2”, estarán desfasadas
pues la respuesta de cada multivibrador en el encendido depende de otros factores que no se han analizado. Este hecho es necesario tenerlo en cuenta en
determinadas aplicaciones donde la sincronización es determinante. En la
práctica es imposible tener dos osciladores idénticos debido a las tolerancias
de los componentes, condiciones ambientales y de trabajo, etc. La estabilidad
en la frecuencia y en la sincronización se realiza con circuitos que analizan las
salidas y aplican las correcciones necesarias en cada momento (no son objeto
de esta asignatura).
Circuito Schmitt-trigger (regenerador de frentes)
Es un multivibrador biestable en el que el cambio de estado sucede en dos umbrales de tensión de la señal de entrada.
El circuito se proyecta de tal forma que en ausencia de señal de entrada, el
transistor T2 esté en conmutación, por lo que (RC1+RB2) ≤ βRC2 (se han despreciado las caídas en el transistor).
Así mismo, es condición necesaria que el valor de la tensión en el emisor común cuando el transistor T2 esté conmutado, sea mayor que el valor que exista
cuando sea T1 el transistor que se encuentre en conmutación. Esta condición
se satisface siendo RC1 > RC2.
De la misma forma, para que T1 pueda estar conmutado,
(Ventr.- VE1)/RB ≥ Eb/β(RC1+RE)
(Se desprecian las caídas en el transistor)
El funcionamiento del circuito es como sigue: una vez conectado el circuito
(+Eb), el emisor estará a la tensión VE2. Por la entrada del circuito se introduce
una señal a la que se pretenden regenerar los frentes de subida y de bajada
(típico en las señales digitales).
Teoría de la Conmutación V.08
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Despreciando la caída de tensión que se
produce en la resistencia RB de entrada y
la caída entre base y emisor de T1, el circuito responderá de tal forma que cuando
la señal de entrada supere el valor de VE2
se producirá la conmutación de T1, el cual
permanecerá conmutado hasta que la tensión de entrada no descienda por debajo
de VE1.
Cuando T1 está conmutado, la señal de
salida toma el valor de +Eb, mientras que
cuando está cortado es VE2.
Circuitos OR, AND e Inversor (Puertas lógicas)
Los circuitos que siguen a continuación se encuentran en el apartado 11.3 de
IE-JGBQ.
Teoría de la Conmutación V.08
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A. Martín
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Suponiendo despreciables las caídas en los diodos y transistores, estos circuitos representan las funciones de “suma lógica” (OR), “producto lógico” (AND)
e “inversión” (INV).
En el circuito OR, la salida es la mayor de las entradas. (Si las dos entradas
fueran negativas, la salida será cero)
Para el circuito AND, la salida es la menor de las entradas. (Si las dos entradas
son mayores que Eb, la salida será Eb)
Finalmente el circuito inversor proporciona una salida alta cuando la entrada es
baja y viceversa.
Si se forma un circuito con una “puerta” OR seguida de un inversor, el circuito
resultante es una NOR. De la misma forma una puerta NAND se obtiene con
una AND seguida de un inversor.
Familias de Circuitos Integrados
Apartado 11.4 de IE-JGBQ.
Teoría de la Conmutación V.08
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PROBLEMAS DE CONMUTACIÓN
(Febrero 2008)
A. Martín
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Problema 01
Dibujar la señal de salida S(t) del circuito representado, si la señal de entrada
es E(t). A la vista de la respuesta, proceda a enunciar cual será la respuesta
del circuito para cualquier entrada. Así mismo, indique que sucedería si el
diodo no fuera ideal y que se puede decir de la constante rC del circuito.
(Tiempo de realización 25 minutos. Puesto en examen)
Si no se tiene en cuenta la caída de tensión en el diodo, la señal de salida es el
resultado de sumar un nivel de continua positivo a la señal de entrada igual al
valor máximo negativo que se haya presentado a la entrada hasta el momento.
Si el diodo no fuera ideal habría que contabilizar la caída correspondiente a cada potencial (por ejemplo 500 mv + punto de trabajo = 700 mv) con lo que el nivel de continua positivo disminuiría en esta cantidad.
Respecto de la constante de tiempo rC, esta es cero al considerar el diodo
ideal (resistencia interna nula). Por eso la carga del condensador es instantenea.
Problemas de Conmutación V.08
1
A.Martín
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Problema 02
El circuito de la figura representa un generador de dientes de sierra. Para la
señal de entrada que se indica, se pide:
1) Calcular la resistencia de base supuestas despreciables todas las caídas en
el transistor ( β >10)
2) Calcular y dibujar la onda de salida.
3) Determinar la alinealidad.
4) Analizar el caso real (caídas en el transistor, descarga del condensador,
pérdida de conmutación etc.…). ¿Qué sucede con la resistencia de base?.
(Tiempo de realización 25 minutos)
SOLUCIÓN
1) Para calcular la resistencia de base se aplica la ecuación de conmutación. Al
despreciar las caídas en el transistor se plantea
Entrada/Rb  Eb/βR
Así pues
3v/Rb10v/10 KΩ
Rb será menor o igual a 3 KΩ (serie comercial del 5%)
2) Cuando la señal de entrada conmuta el transistor, la salida es cero voltios y
cuando la entrada es cero voltios, el transistor está cortado. La salida será la
carga del condensador C a través de la resistencia R.
La constante de tiempo del circuito RC vale 2ms, en consecuencia
t/RC = 1
La tensión que alcanza el diente (Ver curvas de carga o aplicar ecuación) es
0,632 Eb = 6,32 v. (Dibujar la señal de salida)
3) La alinealidad se obtiene fácilmente de la curva de carga, siendo esta del
36,8%.
Problemas de Conmutación V.08
2
A.Martín
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Problema 03
Calcular los valores teóricos de las resistencias y condensador del generador
de dientes de sierra, así como los intervalos de tiempo del tren de impulsos de
entrada de amplitud 6 voltios, para que la salida sea la que se representa.
Datos del transistor: Intensidad de colector máxima 4 mA , β>50, siendo despreciables las caídas de tensión.
Tensión de alimentación Eb = 12 voltios.
(Tiempo de realización 25 minutos)
Los intervalos del tren de impulsos de entrada vienen determinados por la señal de salida. El transistor estará conmutado 0.1 ms. y en corte durante el internalo de 1 ms.
Al conocer la tensión de alimentación y el valor de tensión máximo del diente
de sierra, se conoce la constante de tiempo de carga del condensador C a través de la resistencia Rc mediante la expresión:
sustituyendo valores
se obtiene CRc = 1.14 ms
Por otro lado, la resistencia Rc está acotada por un valor mínimo al estar limitada la intensidad en el transistor a un valor de 4 mA, Rc(mín) ≥ Eb/Imáx (al despreciar pérdidas en el transistor)
Rc(mín) ≥ 12v/4 mA = 3 KΩ
Con lo que el condensador será de
0.38 µ F (≥12v)
Problemas de Conmutación V.08
3
A.Martín
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“Lo que viene no forma parte del ejercicio, se piden valores teóricos”.
Para adaptar la solución a valores comerciales,
http://www.micropik.com/provisional/pag_cond_cer.htm
CMC330NF
Condensador cerámico 330 nF (0,33µF) 50V 5% tol
Con este condensador la resistencia comercial será de 3.48 KΩ 2% (Ver la tabla series de
resistencias normalizadas de Clase 02 de Conmutación
Para ajustar perfectamente, se retoca el valor de capacidad sin más que poner en paralelo un
trimmer a fin de obtener la constante de tiempo de 1.14 ms.
Para terminar el cálculo de componentes, hay que determinar la resistencia de
base Rb. Despreciando las pérdidas en el transistor
Entrada/Rb ≥ Eb/βRc
6v/Rb  ≥12v/50 x 3 KΩ
Rb = 75 KΩ
(Este comentario tampoco se pide) Si la resistencia de colector elegida hubiese sido la de 3.48
KΩ 2%, el valor de la resistencia de base sería de 87 KΩ (8.66 KΩ). Así como la resistencia Rc
determina valor máximo de diente de sierra, la resistencia de base solo controla la conmutación,
por lo que económicamente no se suele bajar del 5% por lo que el valor a tomar sería de 82 KΩ
y 5%.
Problemas de Conmutación V.08
4
A.Martín
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Problema 04
Diseñar el circuito que representa un generador de dientes de sierra, dibujando
el tren de impulsos de entrada (amplitud de impulsos, ancho y distancia entre
impulsos) para que la señal de salida sea la representada. Calcular el valor de
la tensión de alimentación (Eb), en el caso de que EC valga 10 voltios.
Determinar las características de los componentes teniendo en cuenta que la
máxima intensidad que va circular por el colector (debido a la carga) es 5 mA.
Despreciar pérdidas en el transistor.
(Tiempo de realización 25 minutos)
De la alinealidad se obtiene la ecuación
E – Ec = 0.1 E $ Ec = 0.9 E
De la pendiente en el origen en su corte con la asíntota
E/T = Eb/RC $ T/RC = E/Eb
Sustituyendo en la ecuación de carga del condensador
para t = T
Problemas de Conmutación V.08
5
A.Martín
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Haciendo E/Eb = z
0.9 z = 1 – e-Z
Para z <1, desarrollando en serie de Taylor la exponencial y despreciando términos de orden superior, se obtiene en primera aproximación:
Z = 0.2
Con lo que se obtiene el valor de Eb = E/0.2 = Ec/0.18 = 55.6 v
Eb = 55.6 v
Como también z = T/RC
RC = T/0.2 = 5 ms
Al estar R acotado por la Imáx del transistor
Rmín = Eb/Imáx ; Rmín = 11.1 KΩ
Y el condensador
C = 450 nF >55.5 v
Aunque en régimen de trabajo el condensador se carga hasta 10 voltios, pudiera suceder que por ausencia de pulsos de conmutación (fallo), el condensador
se cargase al valor final de la tensión de alimentación, motivo por el que debe
de soportar una tensión mínima de trabajo de más de 55.5 voltios.
Finalmente, la resistencia de base, se determinará dependiendo del transistor
elegido. Los requisitos que debe de cumplir serán que la tensión VCEO > 55,5 v
con una intensidad de colector mínima de 5 mA. Una vez elegido, se obtendría
el β, a partir del cual se calcularía Rb.
Problemas de Conmutación V.08
6
A.Martín
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Problema 05 (Examen 06.09.99)
Determinar las señales de salida S1 y S2 de los circuitos que se representan,
para las señales de entrada A, B, y C (amplitud/tiempo).
Se despreciarán las caídas en los diodos.
Los valores de tensión, en voltios, están referidos a tierra
T1
T2
T3
T4
T5
T6
A
8
-2
15
5
-3
2
B
1
3
12
-7
-5
5
C
5
0
11
10
-6
-3
S1
8
3
15
10
0
5
S2
1
-2
10
-7
-6
-3
Los valores en rojo son consecuencia de las incompatibilidades con la
alimentación.
Problemas de Conmutación V.08
7
A.Martín
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Problema 06
Determinar las señales de salida S1 y S2 de los circuitos que se representan,
para las señales de entrada A, B (amplitud/tiempo).
Suponer una caída de “1 voltio” en los diodos cuando conduzcan.
Los valores de tensión, en voltios, están referidos a tierra.
T1
T2
T3
T4
T5
A
5
0
5
2
0
B
2
2
5
5
0
S2
6
1
6
3
1
S1
3
1
4
4
0.5
SOLUCIÓN:
Se trata de un problema de bastante dificultad como consecuencia de la
resistencia que tiene el terminal conectado a tierra.
Los puntos A, B y +9 v, son puntos de generador ideal por lo que son tensiones
fijas invariables. (3.6 IE JGBQ).
Problemas de Conmutación V.08
8
A.Martín
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Los diodos ideales con 1 voltio de caída, conducen en un único sentido, pudiendo circular por ellos toda la intensidad que se requiera (pendiente infinita,
sin rotura) al aplicar las Leyes de Kirchoff a los nudos (3.7 IE JGBQ).
Al ser las entradas positivas respecto a tierra, la tensión en los dos nudos sienpre será mayor que cero, por lo que I3 tendrá el sentido que se indica.
Al ser también inferiores a 9 voltios, I1 deberá de tener el sentido indicado.
La I2 podrá ser en un sentido ú otro, incluso nula, dependiendo de las entradas.
Por último, cuando un diodo conduzca, al tener un terminal conectado a un
generador, cumplirá su ecuación haciendo que el otro terminal deba de tener el
potencial necesario.
Las soluciones en consecuencia, al no plantear ecuaciones, deberán de ser
coherentes.
Tiempo T1:
Si en A hay 5v, en el nudo superior, en adelante nudo 1, deberá de haber 6v. Al
haber en B 2v, podría haber en el nudo inferior, en adelante nudo 2, 1v. Si
suponemos que el valor de las resistencias es de 1 Ω, la I2 valdría 5A y la I3 1A,
hecho a todas luces incoherente. La única solución es que el diodo en B no
conduzca, con lo que la tensión en el nudo 2 es de 3v, haciendo que I2 = I3 =
3A.
Tiempo T2:
Si en A hay 0v, en el nudo 1 habrá 1v. Si en B hay 2v, en el nudo 2 habrá 1v,
en consecuencia I2 = 0A, I1 = IA = 8A e IB = I3 = 1A.
B
Los demás tiempos se analizan de la misma manera comprobando la
coherencia de las intensidades en los nudos, es decir, si I2 es hacia abajo, I3
deberá de ser mayor o igual. Si I2 es hacia arriba, IA debe de existir.
Problemas de Conmutación V.08
9
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Problema 07 (Examen 26.06.00)
Determinar las señales de salida S1 y S2 de los circuitos que se representan,
para las señales de entrada A, B, C y D (amplitud/tiempo).
Se despreciarán las caídas en los diodos.
Los valores de tensión, en voltios, están referidos a tierra.
T1
T2 T3 T4 T5 T6 T7 T8 T9
A
15
5
0
12
5
5
0
15
0
B
12 12
2
12
2
0
0
12
0
C
15 15
0
12
1
3
3
3
0
D
12 12
1
12
0
5
5
5
0
5
0
11
2
0
0
10
0
S1 15 15
1
12
2
5
5
10
0
S2 12
SOLUCIÓN:
Este problema es muy sencillo, por lo que solo se analizan los casos que tienen
una pequeña dificultad.
Tiempo T5:
La conducción de C ó D obliga a que la intensidad vaya del nudo inferior al
superior. Como en el nudo superior hay 2v, no es posible la conducción de C ó
D, con lo que la tensión en el nudo 2 será de 2v (circuito abierto).
Tiempo T8:
Ninguno de los diodos conduce, con lo que S1 = S2 = 10v
Problemas de Conmutación V.08
10
A.Martín
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Problema 08 (Examen del 22.6.98)
Para el circuito Schmitt de la figura, suponiendo despreciables todo tipo de caídas de tensión en los transistores y β = 40, se pide:
1º) (5 puntos) Dibujar la señal de salida, con sus valores característicos, para la señal de entrada representada.
Problemas de Conmutación V.08
11
A.Martín
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Los valores de las tensiones umbral, vienen determinados por
Tensión de emisor con T2 conmutado VE2 = 12(300/400) v = 9 v
Tensión de emisor con T1 conmutado VE1 = 12(300/900) v = 4 v
Cuando T2 esté conmutado, la salida valdrá 9 v y cuando esté T1 será de 12 v.
Representamos estos datos en valores y dibujamos la señal de salida.
2º) (3 puntos) Calcular el valor de todas las intensidades, así como las tensiones umbral, rellenando la tabla adjunta.
Las tensiones umbral han sido calculadas con anterioridad para dibujar la respuesta. En cuanto a las intensidades cabe distinguir dos casos
T1 Saturación T2 Saturación Unidades
I1
13
3
mA
I2
0
30
mA
I3
0
3
mA
I4
13
30
mA
VE
4
9
v
a) El transistor T1 está conmutado
I2 = I3 = 0
I1 = I4 = 12 v/900 Ω = 13 mA.
b) El transistor T2 está conmutado
I2 = I4 = 12 v/400 Ω = 30 mA.
I1 = I3 = (12-9) v/1000 Ω = 3 mA
3º) (2 puntos) Realizar los comentarios que procedan respecto de la resistencia R0 así como lo que sucedería con las “tensiones umbral” si se consideraran
pérdidas en la base de T1 del orden de 0.7 v
Comentarios R0:
Problemas de Conmutación V.08
12
A.Martín
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Una vez que la señal de entrada supere el valor de 9 v, despreciando pérdidas,
conmutará el transistor T1 y para que mantenga la conmutación, I0≥I1/β, que
sustituyendo da un valor de 325 µA lo que producirá una caída mayor de I0R0 =
3,25 v lo que daría en principio una falta de conmutación de T1, pero como al
conmutar la tensión de emisor pasa a 4 v, resulta que tiene en principio esa posibilidad de conmutar de forma real.
Desde el punto de vista del diseño, la resistencia es alta y debería de estar por
debajo de 1 KΩ para estar en el orden (0.3 v) de caída de transistor o de 100Ω
(0,03 v) para poder despreciar la caída en esta resistencia.
Como al conmutar T1 la tensión de emisor es de 4 v, todo el exceso de tensión
será absorbido por caída en R0 y por la resistencia Base-Emisor de T1.
Si se tienen en cuenta las caídas, las tensiones umbral quedan modificadas de
forma que aumentan en el valor que constituye la caída VBE de T1.
Problemas de Conmutación V.08
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A.Martín
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Problema 09 (Examen del 01.09.00)
Dibujar las formas de onda en las salidas S1 y S2 para las entradas A y B que
se indican. Suponer que β>100 y que las caídas en los transistores son despreciables. Indicar todos los valores característicos en número así como las
constantes de tiempo cualitativas de cargas y descargas
SOLUCIÓN:
Para los valores de tensión de las entradas, cuando hay 10 voltios el transistor
conmuta (β>100) y cuando 0 voltios está cortado (comprobar).
Problemas de Conmutación V.08
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A.Martín
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Problema 10 (Examen del 26.06.00)
Dibujar las formas de onda en las salidas S1 y S2 para las entradas A y B que
se indican. Suponer que β>100 y que las caídas en los transistores son despreciables. Indicar todos los valores característicos en número así como las constantes de tiempo cualitativas de cargas y descargas
SOLUCIÓN:
Cuando T1 esté conmutado, T2 estará abierto (cortado) con lo que la señal en
S2 estará a cero o será exponencial dependiendo de cómo se encuentre T3
(conmutado o abierto respectivamente).
Cuando T1 este abierto, T2 estará conmutado con lo que la señal en S1 será
cero y la de S2 cero o descargando a través de T3 ó T2 según sus estados.
Problemas de Conmutación V.08
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PROBLEMA DE APLICACIÓN
Obtener el tren de pulsos de ralentí necesario para manejar la bobina de un inyector de un motor mono cilíndrico de 4T según los apartados que se indican.
(Sistema de inyección intermitente. El inyector electrónico se activa mediante la
señala eléctrica recibida de la unidad de mando y se cierra por recuperación de
un muelle o resorte interior) Para mas información dirigirse a la dirección
http://www.canbus.galeon.com/motor/organigrinyecc.htm
http://www.iespana.es/mecanicavirtual/inyecci-gasoli-intro.htm
Se pide:
1º) Diagrama de bloques del sistema capaz de proporcionar la señal de inyección. (Un bloque se representa mediante un rectángulo, con entradas y salidas,
cuya denominación es el nombre del circuito electrónico. No se podrán utilizar
circuitos no estudiados hasta el momento).
2º) Características de cada bloque, especificando amplitudes, tiempos, etc.…
3º) Dibujar el circuito electrónico con todos sus componentes. Especificar los
criterios de diseño.
Problemas de Conmutación V.08
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SOLUCIÓN:
1º) Diagrama de bloques
2º) Características
Lo importante es el tiempo de sincronismo, que lo marcaremos con el frente de
bajada del multivibrador libre. (Recordar que el frente de subida es exponencial
y en la formación de pulsos puede general impulsos de poca amplitud).
Problemas de Conmutación V.08
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A.Martín
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El multivibrador libre estará caracterizado exclusivamente porque la suma de
tiempos sea de 10 ms. Dará amplitud de alimentación, que por comodidad se
fijará en 12 voltios.
El inversor no tiene ninguna característica ya que está puesto para transformar
los frentes de bajada en frentes de subida antes de entrar en el conformador de
pulsos.
De la misma forma el conformador, que dará pulsos positivos, deberá de ser de
constante de tiempo muy pequeña y que vendrá fijado por la tolerancia del
pulso de 0.6 ms. Si fuera del 1% sería del orden de 6 µs. A medida que este
valor baje las técnicas diferenciales (RC) se hacen críticas en amplitud por su
forma y hay que recurrir a técnicas de retraso de propagación (ns).
Los multivibradores monoestables, alimentados a 12 v, tendrán la particularidad
de los tiempos de temporización y la salvedad en el de 3 ms de poner una resistencia en el emisor para que la salida sea 6 v ó bien, no poner la resistencia
de emisor y colocar un divisor de tensión en su salida.
Recordar que los tiempos en los multivibradores vienen dados por la expresión
RC Ln2, con lo que se procedería al diseño.
Se deja al alumno la elección de componentes y la curiosidad de montarlo en el
Laboratorio a fin de comprobar su funcionamiento.
Problemas de Conmutación V.08
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PROBLEMA DE APLICACIÓN DE LA TEORÍA DE CONMUTACIÓN:
Obtener el código de interrogación formado por los pulsos P1 y P3 con
una frecuencia de repetición fR variable.
Este ejercicio tiene por objeto obtener la señal moduladora en toda su
extensión (modo, frecuencia de repetición y cadencia de modo), representando el diagrama de bloques con sus características determinantes y circuitos electrónicos,
basados exclusivamente en la teoría de conmutación, y determinación específica de los componentes que fijan las características de
la señal.
Introducción: el radar de vigilancia (MSSR Monopulse Secondary Surveillance
Radar) para el espacio aéreo, interroga (enlace ascendente) a las aeronaves
para conocer su indicativo (identificación) y altura de vuelo, proporcionando al
controlador aéreo la posición de cada una de ellas cuando envían la respuesta
(enlace descendente) Doc. 9684-AN/951
Para este fin interroga (enlace ascendente) con una señal modulada en amplitud (AM) de frecuencia 1030 MHz y cuya señal moduladora es el código de
interrogación que se pide en el enunciado. Hay distintos códigos. Para el tráfico
aéreo civil se utilizan el Modo A (Indicativo) y el Modo C (Nivel de vuelo: altura
de vuelo expresada en centenares de pies ó FL). Recientemente, en determinadas regiones de vuelo instrumental (IFR) se han adoptado otro modo a fin de
mejorar los anteriores (mayor capacidad y seguridad en el espacio aéreo). Es
el Modo S implantado, entre otros, en la Unión Europea.
La señal moduladora consiste en un par de pulsos (P1 y P3) separados en función del modo de interrogación, que se repiten cada cierto tiempo (frecuencia
de repetición de interrogaciones) normalmente diferente para cada estación radar (cobertura multiradar). El modo de interrogación es el mismo en cada giro
completo de la antena de exploración (~ 15 rpm) pero varía de unas vueltas a
otras. La cadencia en los modos de interrogación puede ser AAC, AC, ACC, etc.
(en AAC se interroga 2 vueltas en Modo A y una vuelta en Modo C y a sí
sucesivamente). Estas cadencias están en función del tráfico aéreo de la zona
y del momento (por ejemplo en las proximidades a un aeropuerto, donde hay
continuos despegues y aterrizajes, interesa conocer con más frecuencia la altura que el indicativo, con lo que se utiliza una cadencia ACC).
Problemas de Conmutación V.08
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SOLUCIÓN:
La realización de las aplicaciones se resuelve normalmente empezando por el
final.
La señal moduladora es periódica al estar caracterizada por el periodo de repetición de TR, pero no lo es dentro del periodo. Para obtener la señal es necesario, normalmente, partir de señales totalmente periódicas de forma que al combinarlas por medio de sumas ó productos lógicos e inversiones se genere el resultado deseado.
Teniendo en cuenta este razonamiento, se utiliza una señal de anchura P1 y
periodo TR que se combina con otra de anchura P3 y periodo TR, sincronizadas
de tal forma que la segunda esté retrasada según el Modo.
El ancho de P1 es idéntico al de P3, por lo que el bloque que genera la señal de
ambos es el mismo, variando el momento del disparo. Este bloque es un multivibrador mono estable cuyo tiempo de temporización es de 0.8 µs y cuya salida
se toma en el colector del transistor que genera la onda perfectamente rectangular. (Módulo P1P3)
Tiempo “t0“ de referencia
P1
M. Monoestable
T = P1 = P3
S
u
m
a
“t0“
Entrada de disparo
“tM“
P3
M. Monoestable
T = P1 = P3
“t0“
Entrada de disparo
“t0“
L
ó
g
i
c
a
“t0“
“tM“
Salida
“tM“
Los impulsos que disparan los M. Monoestables se generan con el circuito
electrónico llamado “conformador de impulsos” ya utilizado en prácticas (es un
diferenciador para onda cuadrada, seguido de un rectificador y un seguidor de
emisor). Se necesita pues generar un impulso en “t0” y otro en “tM”.
Las referencias para establecer la sincronización están definidas por “t0” que en
principio es arbitrario y por “tM” que está retrasado en función del Modo de interrogación. Es un tiempo que tiene dos ligaduras, una respecto de t0 y otra el retraso del tipo de modo. Como el retraso en el tipo de modo tiene la referencia
de t0 son necesarios dos multivibradores monoestables con tiempo de temporización dados por TMA = 8 µs y TMC = 21 µs disparados por la referencia “t0”. Los
Problemas de Conmutación V.08
20
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frentes de bajada de las señales de estos dos M. Monoestables esta-rán a 8
µs y 21 µs. La elección de uno ú otro dará la referencia “tM”. (Módulo de
Referencias tMA / tMC).
Como el impulso en “tM” tiene que ser seleccionado mediante la “Cadencia de
Modo” es necesario antes de generar el impulso seleccionar el Multivibrador de
TMA ó el de TMC. Este circuito es un “selector de dos canales” (multiplexor de
dos canales).
El circuito de cadencia de modo dará salida alta en Modo A y baja en Modo C,
produciéndose el cambio en el momento en el que la antena pasa por una marcación preestablecida, por ejemplo el Norte Magnético de la estación. Para evitarles alguna complejidad, digamos que es un interruptor de doble vía que da
10 voltios ó 0 voltios (Valores de continua que proporcionará la Fuente de Alimentación de todo el conjunto).
El selector de canales se realiza mediante un inversor, dos productos lógicos
para dos entradas y un sumador lógico de dos entradas:
Modo A
Modo C
10 v
0v
Cadencia de Modo
Inversor
Producto Lógico
de dos entradas
Salida Monoestable
de Modo C
Salida Monoestable
de Modo A
Producto Lógico
de dos entradas
S
u
m
a
L
ó
g
i
c
a
Si está activado el Modo A, la salida del inversor es “0 voltios” deshabilitando
en la entrada superior del sumador lógico la señal de salida del monoestable
Modo C (poner cero voltios) . En la entrada inferior del sumador está la señal
del Monoestable Modo A, pues la salida de un producto lógico es la menor de
las entradas compatible con la alimentación.
Problemas de Conmutación V.08
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Cuando se activa el Modo C, la salida del inversor es “10 voltios” habilitando en
la entrada superior del sumador lógico la señal de salida del monoestable Modo
C. En la entrada inferior está deshabilitada la señal del Monoestable Modo A,
pues la salida de un producto lógico es cero.
En la salida del sumador lógico estará la señal del monoestable Modo A ó la
del monoestable Modo C. Esta señal ya se puede pasar al conformador de impulsos. Se coloca un inversor entre ambos bloques para obtener impulsos positivos con el frente de bajada.
TMA
“tMA“
TMA
“t0“
“t0“
“t0“
Conformador
de Impulsos
Inversor
Salida Sumador Lógico
Modo C
Para establecer la referencia “t0” que falta es necesario conocer si tiene alguna
ligadura. Si necesitase estar sincronizada con alguna referencia de tiempo
(tiempo común a todas las estaciones radar, tiempo universal coordinado, tiempo GPSt, etc. ) tendría que ser suministrado. En el ejemplo de aplicación es
arbitraria: cada estación radar envía los datos correspondientes a los blan-cos
detectados con una etiqueta del tiempo en el que se producen (plots); en el
centro de Control de Tráfico Aéreo (ATC) se tratan los plots de un determinado
blanco provenientes de las distintas estaciones radar para presentar al controlador aéreo la posición en tiempo real del blanco identificado (pista radar).
Para generar la referencia “t0” arbitraria, pero variable al serlo la frecuencia de
repetición asignada a la estación radar (incluso por determinados motivos la estación puede tener fR variable), se necesita un oscilador de onda cuadrada de
frecuencia "fR", que se pasa por un diferenciador para obtener los impulsos positivos que fijan la referencia “t0”. El oscilador de onda cuadrada es un
multivibrador libre de periodo de repetición TR. (Módulo de Referencia t0).
“t0“
“t0“
“t0“
“TR“
“TR“
“TR“
Referencia t0
Multivibrador
Libre ó Astable
Conformador
de Impulsos
Inversor
El diagrama de bloques completo especificando las características más
importantes será:
Problemas de Conmutación V.08
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A.Martín
Problemas de Conmutación V.08
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Inv
Cadencia
de Modo
Inv
Producto
Lógico
Conformador
de Impulsos
Amplificador
1030 MHz
Módulo de RF
Inv
Módulo
de Referencias
tMA / tMC
Conformador
de Impulsos
ANTENA
Σ
Multiplexador
Producto
Lógico
ARP Pulsos de Revolución de Antena
Monoestable
T = TMA
Monoestable
T = TMC
Módulo tM
Multivibrador
Libre ó Astable
"TR" variable
Módulo de Referencia t0
Sintetizador
(Oscilador)
1030 MHz
Modulador
AM
Monoestable
T = P1 = P3
Σ
Monoestable
T = P1 = P3
Módulo P1P3
Señal
Moduladora
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DIAGRAMA DE BLOQUES DEL INTERROGADOR MSSR
A.Martín
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Una vez obtenida la señal moduladora, pasa a un modulador de AM donde se
añade la señal portadora de 1030 MHz obtenida de un sintetizador de frecuencia (oscilador). Se amplifica y se envía a la antena de exploración. En la antena
existen sensores que determinan el apuntamiento del diagrama de radiación,
DDR, velocidad de giro, indicador de norte magnético NM y/o geográfico para
detectar giros completos (ARP: Antenna Revolution Pulse ), etc.
A continuación se describen los módulos con los circuitos completos y
características fundamentales:
Módulo de referencia “t0”. La característica es la frecuencia de repetición “fR”
variable. El periodo de repetición TR es la suma de los tiempos T1 y T2 de un
multivibrador Libre ó Astable. Lo más aconsejable es que sea simétrico (T1=T2).
Como fR tiene que poder ser variable, algún componente que determine el periodo de oscilación deberá de cubrir los márgenes para la frecuencia de repetición.
T1 = 0.69 C1RB2
T2 = 0.69 C2RB1
Tomando RB2 = RB1 = RB fijadas por el ecuación de conmutación, serán las capacidades las que fijen el valor de TR. En la figura se ha representado C1 como
el paralelo de dos condensadores, uno fijo C y otro variable CV (Banco de condensadores en paralelo seleccionados mecánica ó electrónicamente). Si C2 se
hace igual a C, la ecuación para fR será:
TR = 0.69 RB (2C + CV)
B
Supuesto, RB = 10 KΩ; sería C = (133 nF + 360 pF + Trimmer de 7-100 pF) y
CV un conjunto paralelo de 6 condensadores de (6,8 nF + 402 pF + Trimmer de
7-100 pF) cada uno. Con estos valores el periodo de repetición variará entre
1850–2150 µs en pasos de 50 µs, que cubre los ~2 ms de proyecto. (los
trimmers se utilizan para la calibración de fR). Tanta precisión es necesaria por
necesidades propias del MSSR.
http://www.micropik.com/provisional/pag_condensadores.htm
http://www.micropik.com/provisional/pag_cond_trim.htm
Problemas de Conmutación V.08
24
A.Martín
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El inversor y el conformador de impulsos no tienen ninguna característica especial que los diferencia de los utilizados en prácticas. Solo se necesita tener la
suficiente energía para disparar los monoestables a los que ataca. Otra posibilidad se encuentra resuelto en el ejercicio de aplicación del los inyectores.
Módulo “tM”.
Está constituido por dos multivibradores monoestables con tiempos de temporización de
TMA = 8 µs y TMC = 21 µs.
Como la ecuación de tiempo es
T = 0.69 R11C
y supuesto R11 fijado por condición
de conmutación (10 KΩ), la capacidad para el Modo A sería de
1.16 pF (picofaradios) y para el Modo C de 3.04 pFque se realizarían con dos
capacidades paralelo para poder ajustar al valor exacto, similar a lo tratado en
fR (la precisión de estas capacidades no es tan crítica).
Módulo P1P3
Compuesto por dos monoestables idénticos (disparados en momentos distintos) y un sumador lógico. La característica a definir es el tiempo de temporización dado por T = 0.69 R11C. Como en otros casos, si la resistencia que se elije
es de 10 KΩ, para que T = 0.8 µs, deberá de ser C = 116 nF.
En todos los módulos las capacidades de los condensadores van ligadas a una
tensión de trabajo que sería en los casos mas desfavorables la de alimentación
en fallo, es decir la tensión pico del secundario del transformador empleado.
Por ejemplo, si la tensión continua son 12 voltios, es bastante normal la
elección de una tensión de trabajo para los condensadores de 24 voltios
(aunque depende de los criterios de diseño de la fuente).
En cuanto a las resistencias empleadas, su consumo siempre estará por debajo del vatio, por lo que no hay que tomar ninguna media especial.
En cuanto a los transistores se pueden utilizar los 2N2219, de β > 10; VCEO =
30 v, IC = 800 mA y efecto Zener en 5 voltios. Todos los requisitos los cumplen
y la resistencia en los colectores deberá de ser mayor a 1KΩ para que las intensidades de base puedan conmutar los transistores. En los diseños se ha
partido de RB’s de 10 KΩ.
Problemas de Conmutación V.08
25
A.Martín
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Para finalizar, los diodos serán de baja señal, por lo que no tienen nada de
especial.
Módulo Multiplexor (Multiplexador):
Cadencia de Modo
Modo C
Modo A
+
+
+
de la Salida
Modo C
+
de la Salida
Modo A
Nota: nF (nanofaradio) = KpF = 10-9 F (faradios)
pF (picofaradio) = 10-12 F
Comercialmente es bastante frecuente la confusión entre µF y mF. Para abreviar microfaradio emplean la unidad de milifaradio erróneamente.
FIN
Problemas de Conmutación V.08
26
A.Martín
EXÁMENES DE CONMUTACIÓN
(Febrero 2009)
A. Martín
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24.06.05
40 Minutos Hoja 1 (Test y Problema)
Test de Conmutación. Solo una respuesta es correcta. Correcta 1 punto, blanco 0
puntos e incorrecta -0.5, puede dar negativa y hace media con el problema.
.
1º) Si la constante de tiempo de un generador de diente de sierra sin linealizar es de un
segundo, se puede afirmar que la alinealidad expresada en tanto por uno es
< 0,2 al cabo de 1 seg.
> 0,3 al cabo de 1 seg.
< 0,02 al cabo de 0,5 seg.
Otros, especificar
Solución: Para t/RC = 1 la alinealidad es aprox. 0,37 > 0,3. >0,3 al cabo 1 seg,
2º) Suponiendo una caída de 0,5 v. en los diodos cuando están en conmutación, que la
tensión en el punto A respecto a tierra es VA = 4 v y en el punto VB = 3 v, la caída de
tensión VCD vale:
3 v.
2 v.
-1 v.
Otra, especificar
Solución: Si en A hay 4 v el diodo DA conmuta con una caída de 0.5 v,
lo que obliga a tener en C una tensión de 4.5 v respecto a tierra (en D
podría haber 2.25 v). Como en B hay 3 v conmuta por la referencia de
tierra, obligando al punto D a estar a un potencial de 2,5 v. Basta comprobar la coherencia de las intensidades en el nudo inferior. Así pues
VCD = VC – VD = 2 v
3º) En un generador de diente de sierra, el condensador de 1000 μF se carga en 1 seg a
la tensión de 7 v. aproximadamente, siendo Eb = 11 v. Si β=10 ¿qué se puede afirmar
de la resistencia de base si el tren de pulsos varía entre 0 y 5 v y se desprecian todas
las caídas en el transistor?:
2,2 KΩ < RB < 3,3 KΩ
15 KΩ < RB < 22 KΩ
33 KΩ < RB < 47 KΩ
RB > 47 KΩ
Solución: La relación V/Eb = 7/11 = 0,64 aproximadamente, lo que coincide con t/RC = 1
(V/Eb = 0,63). Como sucede para t = 1 s, RC = 1 s, la resistencia de carga del colector
vale 1 KΩ. Al ser β=10, Eb = 11 v y VEntrada = 5 v, la resistencia de base debe de ser
menor ó igual a 4,5 KΩ. (Plantear la ecuación general y despreciar caídas)
Exámenes de Conmutación V.09
1
A.Martín
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4º) En un inversor, la resistencia de colector vale 1,2 KΩ. Si en el límite de la conmutación, la intensidad de base es de 10 mA con β=10, se puede decir:
RB> 12 KΩ
IC = 0.1 A.
Eb = 12 v.
Otros, especificar:
Solución: La intensidad de colector en el límite de la conmutación será IC = βIB, es decir
100 mA, por lo que despreciando las caídas de tensión en el transistor, determina el
valor de la tensión de alimentación Eb = RC.IC = 1,2 KΩ. 100 mA = 120 v. Solución IC =
0,1 A.
B
5º) En el circuito de la figura, el tiempo de temporización vale aproximadamente:
0,4 ms (milisegundos)
1 ms
2 ms
3 ms
Solución: En transistor T1 está conmutado en posición de reposo. Cuando se le saca de ésta, permanece un tiempo fuera de ella que viene determinado
por el valor
4,7 KΩ. 330 Kpf. Ln2 = 1 ms
2º) (5 Puntos) Problema de conmutación
a) Dibujar el circuito Schmitt, especificando entrada, salida y componentes.
b) Suponiendo despreciables todo tipo de caídas de tensión en los transistores, β>100,
Eb = 15 v, RE = 600 Ω, RB1 = RB2 = 4,7 KΩ, tensiones umbral VE2 = 10 v,
VE1 = 5 v, se pide determinar los valores óhmicos teóricos de las resistencias de
colector R1 y R2, así como la caída de tensión en RB1 en el momento de la conmutación.
Los valores obtenidos se indicarán en el circuito.
c) Dibujar la señal de salida, suponiendo despreciable la caída de tensión en RB1.
Exámenes de Conmutación V.09
2
A.Martín
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SOLUCIÓN:
a)
b) Cálculo de las resistencias:
VE2 = Eb.RE/(RE + RC2);
10 v = 15 v . 600 Ω / (600 Ω + RC2); RC2 = 300 Ω
VE1 = Eb.RE/(RE + RC1);
5 v = 15 v . 600 Ω / (600 Ω + RC1); RC1 = 1,2 KΩ
En el momento de conmutación de T1, la intensidad a través de su colector vale ICT1 =
Eb/( RE + RC1) = 15 v/1800 Ω = 8,3 mA; por lo que la IB1 en ese momento será menor
que 83 μA (al ser β>100). Despreciando la VBE en la conmutación de T1 (por enunciado),
la caída de tensión en la resistencia RB1 será de
IB1 . RB1 = 83 μA . 4,7 KΩ = 400 mV
Suponiendo despreciable la caída en la RB1 así como la VBET1, la señal de salida será:
Exámenes de Conmutación V.09
3
A.Martín
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07.06.06
30 Minutos Hoja 1 (Test y Problema)
1º ) Test de Conmutación (de -5 a + 5 Puntos). Solo una respuesta es cierta.
Correcta 1 punto, Blanco 0 puntos e incorrecta -0,5. Puede dar negativo que hace media
con el problema.
.
a) Si la constante de tiempo de un generador de diente de sierra sin linealizar es de un
segundo, se puede afirmar que la alinealidad es:
< 0,3 al cabo de 1 seg.
< 0,2 al cabo de 1 seg.
> 20% al cabo de 5 seg.
< 5% al cabo de 5 seg
Para t/RC = 1 la alinealidad en 1 seg es aprox. 0,37 y en 5 seg. mucho mayor. Solución
correcta: > 20% al cabo de 5 seg
b) Suponiendo una caída de 1 v en los diodos cuando están en conmutación, que la tensión en el punto A respecto a tierra es VA = 4 v y en el punto VB = 6 v la caída de tensión
VCD vale:
3 v.
2 v.
-1 v.
Otra, especificar VCD = VC – VD = 0 v
Si en A hay 4 v el diodo DA conmuta con una caída de 1 v, lo que obliga
a tener en C una tensión de 5 v respecto a tierra (en D podría haber 2,5
v). Como en B hay 6 v conmuta por la referencia de tierra, obligando al
punto D a estar a un potencial de 5 v. Así pues VCD = VC – VD = 0 v
c) En un inversor, la resistencia de colector vale 470 Ω. Si en el límite de la conmutación,
la intensidad de base es de 100 mA con β=10, se puede decir:
RB> 4,7 KΩ
IC = 4,7 A.
Eb = 470 v.
Otros, especificar:
La intensidad de colector en el límite de la conmutación será IC = βIB, es decir 1 A, por
lo que despreciando las caídas de tensión en el
transistor, determina el valor de la tensión de
alimentación Eb = RC.IC = 470 Ω. 1A = 470 v
d) En el circuito de la figura, el tiempo de temporización vale aproximadamente:
3,3 ms (milisegundos)
3,3 μs
3,3 s
Otros, especificar: 1 ms
Exámenes de Conmutación V.09
4
A.Martín
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El transistor T1 está conmutado en posición de reposo. Cuando se le saca de esta posición permanece un tiempo fuera de ella que viene determinado por el valor
4,7 KΩ. 330 Kpf. Ln2 = 1 ms
e) En un generador de diente de sierra, el condensador de 100 μF se carga en 1 seg a
la tensión de 7 v aproximadamente, siendo Eb = 11 v. Si β=5 ¿qué se puede afirmar de
la resistencia de base si el tren de pulsos varía entre 0 y 11 v y se desprecian todas las
caídas en el transistor?:
RB > 47 KΩ
47 KΩ < RB < 470 KΩ
RB < 47 KΩ
RB > 4,7 KΩ
La relación V/Eb = 7/11 = 0,64 aproximadamente, lo que coincide con t/RC = 1 (V/Eb =
0,63). Como sucede para t = 1 s, RC = 1 s, la resistencia de carga del colector vale 10
KΩ. Al ser β=5, Eb = 11 v y VEntrada = 11 v, la resistencia de base debe de ser menor ó
igual a 50 KΩ. (Plantear la ecuación general y despreciar caídas).
2º) (5 Puntos) Problema
de conmutación
Dibujar la señal de salida S(t), indicando los valores de
tensión, cuando la señal de entrada E(t) es la que se
representa. El diodo tiene una caída de tensión para
conmutar de 1 voltio, con una resistencia interna "r" en
conmutación de 0 Ω (ideal). El condensador tiene una
carga en t = 0 al ser E(0) = 0. Situar el eje S(t) = 0.
SOLUCIÓN:
Para t = 0 la salida está a -2 v, encontrándose cargado el condensador, memorizando
una diferencia de potencial de 2v. El circuito es un restablecedor automático que va incorporando un nivel de tensión negativo a la señal de entrada. Los niveles se modifican
como se representan a continuación:
Exámenes de Conmutación V.09
5
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Al llegar a la traza roja, la tensión en la entrada crece linealmente con lo que no se produce picotazo como en los dos picos iniciales. Las descargas son instantáneas al ser
nula la resistencia interna del diodo.
18.09.04
25 Minutos Hoja 1
Circuito Schmitt-trigger: Dibujar el circuito con todos sus componentes, descripción
del funcionamiento, criterios de diseño, dibujar la señal de salida con sus valores característicos si la entrada es una señal sinusoidal cuya amplitud varía entra 2 y 12 voltios
respecto a tierra y las tensiones umbral son de 3 y 8 voltios respectivamente (misma referencia).
SOLUCIÓN:
Es aplicación directa de la teoría particularizando para los valores del enunciado.
Exámenes de Conmutación V.09
6
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
13.09.06
30 Minutos Hoja 1
La señal del circuito rampa (V1, V2, Ta, Tar) se obtiene a partir de un generador variable
de señal rectangular (A, T, Tr) según el esquema:
donde Ta y Tar dependen exclusivamente de T y Tr. Suponiendo que la tensión de alimentación es Eb se pide:
a) (5 Puntos) Representar con todos sus componentes (transistores, resistencias y condensadores exclusivamente) el circuito rampa.
b) (1 Punto) Dibujar la señal de salida en función de la señal de entrada con la misma
base de tiempos.
c) (2 Puntos)Criterios de conmutación para la señal de entrada y para los componentes
del circuito rampa.
d) (2 Puntos) Determinar las funciones V1, V2, Ta y Tar en función de los parámetros de
la señal de entrada, de Eb y de los valores generales de los componentes del circuito
rampa.
(A efectos de representación gráfica se ha supuesto lineal el diente de sierra. Se pide
circuito basado en la teoría de la conmutación, no diagramas de bloques ni el uso de
amplificadores operacionales. Despreciar las caídas en los transistores. Para puntuar en
los apartados b, c ó d se necesita una puntuación favorable en el apartado a).
SOLUCIÓN
a) Una aplicación del problema
09 de los apuntes es el circuito
de barrido de una consola radar,
que necesita una señal como la
producida por el circuito rampa
que se pide. A la vista de la solución de este problema, es
inmediato el circuito:
Exámenes de Conmutación V.09
7
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
b) Suponiendo que con el valor "A" de la señal de entrada, los dos transistores T1 y T2
entran en conmutación, la salida toma valor "0 voltios" y el condensador se descarga
exponencialmente a través de la resistencia interna del transistor T2, que si se desprecia
produce una descarga instantánea. Cuando los transistores pasan al corte, el condensador C se carga exponencialmente a través de la resistencia serie R1 + R2. El Valor V1 se
consigue añadiendo al circuito tradicional de generación del diente de sierra, el transistor
T1 en la forma y actuación indicada.
c) Criterios de conmutación:
Si la tensión de alimentación es Eb, para utilizar la expresión simplificada de conmutación
(supuestas despreciables las pérdidas por conmutación en los transistores) es necesario
imponer como valor de amplitud de la señal de entrada A = Eb lo que se realiza con el
mando de amplitud del generador de señal rectangular.
Una vez ajustada la señal de entrada, para las conmutaciones de T1 es necesario que
RB1 ≤ βR1. Como los dos transistores conmutan a la vez, el criterio para T2 es función
exclusiva de la carga del condensador (el criterio de la asignatura es que mientras no se
diga lo contrario se desprecie) luego RB2 puede ser cualquiera. Si se tuviera en cuenta la
descarga real del condensador, se calcularía el máximo de intensidad en el momento de
conmutación, conocido el valor de tensión entre placas del condensador (V2) y la
resistencia dinámica colector-emisor de T2.
d) Determinación de funciones:
Ta = Tr - T
y
Tar = Tr
como se desprende del apartado b).
Para determinar V1 y V2 se calcula la tensión de salida Vs :
Si V es la ddp entre las placas del condensador durante la carga
(Eb - Vs) / R1 = C dV/dt
y
Vs = V + IR2 = V + CR2 dV/dt
V = Eb {1 - exp[-t/C(R1+R2)]}
Vs = V + {Eb R2/(R1+R2)} exp[-t/C(R1+R2)] = Eb {1- (R1/R1+R2).exp[-t/C(R1+R2)]}
V1 = Eb (R2/R1+R2) y
Exámenes de Conmutación V.09
V2 = Eb {1- (R1/R1+R2).exp[-Ta/C(R1+R2)]}
8
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
12.06.07
25 Minutos Hoja 1 (Test)
Solo una respuesta es cierta. (Bien 2, blanco 0 y mal -1 punto).MARCAR CASILLA.
a) Suponiendo despreciable la caída de tensión en diodos y transistores cuando están
en conmutación, que la entrada A está a cero voltios B a 3 v y que
+9v
en C hay una señal cuadrada de frecuencia 1 KHz y amplitud 0 ó
12 voltios,
+9v
La señal de salida son 3 voltios.
Al ser un multiplexor, la salida es C
La señal de salida son 9 voltios.
Otra, especificar: La señal de salida es cuadrada de 1KHz y
amplitud 0 ó 3 v.
A
B
En un producto lógico, la salida es la menor de las entradas
compatible con la alimentación. En el multiplexor de la figura la
salida no es C, pero se le parece, pues es una señal cuadrada de
frecuencia 1Kz y amplitud entre 0 y 3 v, sincronizada con C (si C es cero también lo es
la salida, y si C es 12 voltios la salida vale 3 voltios debido a la señal en B).
C
b) Si R=333 Ω, C=470 KpF, E=5 v y la señal de entrada es sinusoidal de 250 Hz y 9 v
pico, la señal de salida
Entrada
Son 5 v.
La señal de entrada con un nivel de 5 v.
Es de 250 Hz y 5 v pico
Otros, especificar: ___________________
C
Salida
R
E
La salida del circuito es la respuesta a la señal de entrada
supuesto un filtro pasa altos, a la que se añade un nivel de continua debido a la batería.
La frecuencia de corte del filtro son aprox. 1000 Hz. La señal de 250 Hz no pasa ó
queda reducida a amplitud cero. La salida son los 5 v de la batería.
c) El periodo de repetición de este multivibrador (β>20)
con RC=10 KΩ, RB=33 KΩ, C=35 KpF y CV=30 KpF
vale aproximadamente:
7 μs (microsegundos)
7 s (segundos)
2,3 ms (milisegundos)
Otro, especificar valor______________
El periodo de repetición viene determinado por la suma
de los periodos T1 y T2. En particular,
TR = (C + CV) RB Ln2 + C RB Ln2 = (2C +CV) RB Ln2
100 KpF 33 KΩ Ln2 ≈ 2310 10-6 s = 2.3 ms
B
Exámenes de Conmutación V.09
9
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
d) En un generador de diente de sierra, el condensador de 500 KpF se carga en 1 seg a
la tensión de 9.5 v aproximadamente, siendo Eb = 15 v. Si β>7 ¿qué se puede afirmar
de la resistencia de base si el tren de pulsos varía entre 0 y 9 v y se desprecian todas
las caídas en el transistor?:
6 MΩ < RB < 18 MΩ
RB < 14 MΩ
RB > 2 MΩ
RB < 7 MΩ
La relación V/Eb = 9.5/15 = 0,63 que coincide con t/RC = 1. Como sucede para t = 1 s,
RC = 1 s, la resistencia de carga del colector vale 2 MΩ. Al ser β>7, Eb = 15 v y VEntrada
= 9 v, la resistencia de base debe de ser menor ó igual a 8.4 MΩ. (Plantear la ecuación
general y despreciar caídas).
e) Con Eb 9 v, RC2 6 KΩ, RE 12 KΩ, β>10, RC1
15 KΩ, RB2 33 KΩ, RB 33 Ω y la tensión de
entrada 7.5 v
Las tensiones umbral valen 3 y 5 v.
La tensión de salida vale 6v.
No cumple las ec. de conmutación.
Otra, especificar: La tensión de salida
vale 9 voltios ó las tensiones umbral
valen 6 y 4 voltios.
Las ecuaciones de conmutación se cumplen
pues RC1 + RB2 < βRC2 y RB < βRC1. Las tensiones umbral valen 6v y 4v. Si la entrada es
de 7.5 v, T1 esta conmutado con lo que la salida vale Eb = 9v ó las tensiones umbral
son 6 y 4 voltios.
B
Exámenes de Conmutación V.09
10
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
13.09.2007 30 Minutos
Conmutación: A, B y C representan señales
triangulares de amplitud 10 VP y desfasadas 120º tal y
como se indica en la figura.
A
B
C
+ 10 v
C
0v
R=1Ω
I
A
+
E=5V
B
- 10 v
Estas señales se introducen en el circuito de la figura constituido por tres diodos ideales
(sin caída), una resistencia de potencia de 1 Ω y una batería ideal de 5 V.
a) (4 Puntos) Representar la señal de salida, indicando claramente valores cuantitativos.
b) (2 Puntos) Representar la intensidad que circula por la resistencia R con valores en
amperios.
c) (1 Puntos) Representar la intensidad producida por la señal A en el diodo.
d) (2 Puntos) Representar la intensidad que circula por la resistencia R con valores en
amperios si los diodos tienen una caída de 1 voltio.
e) (1 Puntos) Representar la intensidad producida por la señal A en el diodo si la caída
en éste es de 1 voltio.
Solución:
a,b y c)
El circuito representa un sumador lógico en el que la salida es la mayor de las entradas
por encima de 5 voltios que pone de referencia la batería. Para representar la salida, se
traza la línea de 5 voltios (rojo) y se traza la envolvente por encima de esta línea.
La intensidad IR será de 0 amperios cuando no conduzcan ninguno de los diodos. Irá
aumentando y disminuyendo hasta los 5 amperios según la forma de onda de las señales
de entrada tal y como se representa.
IR
+ 10 v
5v
0v
5A
C
0A
A
B
- 10 v
Exámenes de Conmutación V.09
11
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
La intensidad IA será distinta de cero cuando conduzca el diodo de entrada A, variando
entre 0 y 5 amperios según se representa. La señal en A está representada en verde.
IA
+ 10 v
5A
5v
C
0A
A
0v
B
- 10 v
d y e)
Si los diodos tienen una caída de 1 voltio, éstos no conducirán hasta que en sus entradas
la señal supere el valor de 6 voltios (línea azul). La salida será de 5 voltios cuando los
diodos no conduzcan, variando de forma triangular hasta los 9 voltios según se
representa. La intensidad variará entre 0 y 4 amperios.
IR
+ 10 v
6v
4A
C
0A
5v
A
0v
B
- 10 v
La intensidad IA será distinta de cero cuando conduzca el diodo de entrada A, variando
entre 0 y 4 amperios según se representa. La señal en A está representada en verde.
IA
+ 10 v
6v
4A
C
0A
5v
0v
A
B
- 10 v
Exámenes de Conmutación V.09
12
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
09.06.08 25 Minutos Hoja 1 (4 Ejerc.)
a) (2 Puntos) Representar la
señal de salida indicando los
valores de los distintos niveles. El
diodo se supone ideal sin caída.
El condensador está inicialmente
descargado. Los valores están
expresa-dos en voltios. (Cada
fallo quita un punto).
4
3
2
2
0
0
0
-1
-0.5
-2
4
-2
5
4
2
2
Salida
Entrada
0
0
-1
1
1.5
0
0
-1
b) (3 Puntos) Rellenar la tabla para el circuito de la figura, suponiendo despreciables todo
tipo de caídas de tensión en los transistores (β > 15). (Cada fallo resta un punto)
+12 v
T1 Conmutado T2 Conmutado
250 Ω
850 Ω
I3
10
0
0
I4
10
20
VSalida
22 Ω
I1
I2
350 Ω
β > 15
3.5
12
7
7
5
20
5
VE
150 Ω
Unidades
Unidades
v
v
mA
mA
mA
mA
c) (2 Puntos) Determinar las tensiones de salida S1 y S2 para las entradas representadas.
Suponer una caída de “1 voltio” en los diodos cuando conduzcan. Los valores de tensión,
en voltios, están referidos a tierra. Si las resistencias son de 1Ω, determinar las
intensidades que circulan por los diodos. (Solo se
obtienen los dos puntos si todas las soluciones son
+10 v
correctas).
2A
Escribir solo las soluciones
DA
8v
9v
4A
S2 = 8 voltios
6A
DB
S1 = 2 voltios
2v
1v
4A
2A
Exámenes de Conmutación V.09
¿Conduce el diodo DA?
SI
IDA = 4 A
¿Conduce el diodo DB?
SI
IDB = 4 A
13
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
d) (3 Puntos) Para la señal de entrada que se indica, suponiendo despreciables las
caídas en el transistor de β > 10, se pide rellenar el cuadro de valores y dibujar la onda
de salida con sus ten-siones. (Hay que responder todo para puntuar. Con un fallo 1 punto
y con dos fallos cero)
Señal de Salida
2.5 v
Eb = 10 v
0v
R = 22 KΩ
7v
Señal de Entrada
Salida
0v
Entrada
0.5 ms
3.3 ms
Valor de la resistencia de base
C = 0.5 µF
RB
RB = < 154 KΩ
RC = 22 KΩ 0.5 µF = 11 ms
V = ~ 2.5 v
Valor de t/RC = 0.3
1.0
Valor de V/Eb = ~ 0.25
7/RB > (1/10)10 v /22 KΩ
V/Eb
4.61 (99%)
2.30 (90%)
0.8
1.61
0.6
.92
0.4
.51
0.25
0.2
.22
t/RC
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
18.09.2008 30 Minutos
(De 0 a 10 puntos) En los circuitos de la figura (todos iguales), los diodos en
conmutación tienen una caída de “1 voltio”. Las tensiones respecto a tierra están
expresadas en voltios y las intensidades en amperios. La intensidad por los diodos
cuando están conmutados son $ 0 (les recuerdo que pueden estar conmutados con I = 0).
Si no están conmutados se utilizará el símbolo “—“. Rellenar la tabla para los
distintos valores de las entradas A, B y C si todas las resistencias son iguales y de valor
1 Ω. IA es la intensidad que circula por el diodo cuya entrada es A, IB para el diodo de
entrada B e IC para el de entrada C. (Cada fallo quita 1 punto).
B
Exámenes de Conmutación V.09
14
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
A
B
C
11
5
5
2
10
4
10
5
8
5
1
20
15
3
12
VXO
10
9
9
7
14
VYO
6
6
6
2
4
VZO
4
3
7
19
11
IA
2
—
0
—
12
IB
2
—
4
22
17
IC
2
0
8
36
18
B
Los siguientes esquemas “ no se corrigen ni puntuan”. Utilícelos para cada caso de la
tabla.
2
A
X
11
B
Y
5
Z
C
2
2
5
2
0
5
4
8
8
4
2
3
10 X
2
6
10
4
4
Y
Z
2
3
2
3
0
3
4
O
O
O
+ 12 v
+ 12 v
+ 12 v
3
10
+ 12 v
+ 12 v
+ 12 v
3
1
7
9
6
7
5
X
5
2
Y
1
Z
20
22
O
36
5
17
19
7
2
2
X
Y
19 Z
15
12
10
17
7
18
11
3
12
9
6
3
X
Y
Z
14 X
4
Y
11 Z
O
O
FIN
Exámenes de Conmutación V.09
15
A.Martín
A. Martín
02 DIGITAL BASICO
ANEXO I - SISTEMAS NUMÉRICOS
ÁLGEBRA DE BOOLE Y PUERTAS
SIMPLIFICACIONES
(Febrero 2008)
SISTEMAS NUMÉRICOS
ANEXO I
“Hay 10 tipos de personas, los que entienden el código binario y los que no”
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
SISTEMAS DE NUMERACIÓN POSICIONALES
Cualquier número en un sistema numérico posicional, se representa, tanto en
su parte entera como decimal, por:
an bn + an-1 bn-1 + … + a2 b2 + a1 b1 + a0 + a-1b-1 + … + a-m b-m
siendo “b” la base y “a” los símbolos.
Los símbolos más empleados son los números del 0 al 9 y las letras A, B, C, D,
E, F. Hay otros símbolos, como puntos y rayas, que no son de interés para el
cálculo digital.
La base indica el número de dígitos que se utilizan, dando lugar a:
Base 2 : Sistema binario (0,1)
Base 8 : Sistema octal (0,1,2,…,6,7)
Base 10: Sistema decimal (0,1,…,8,9)
Base 16: Sistema Hexadecimal (0,1,…,9,A,B,C,D,E,F)
La base 2 ha dado soporte junto al álgebra de Boole a los sistemas digitales
debido a los dos estados posibles de corte y saturación de los transistores.
La base 8 ú octal, se utiliza codificada en binario, para responder a las interrogaciones realizadas por el Radar de Vigilancia Secundario (SSR).
La base 16 tiene su aplicación en el direccionamiento de memorias.
Se trata de estructuras posicionales donde el peso dentro de la cifra depende
de la posición. Así en el sistema decimal están las unidades, decenas, etc. en
la parte entera y décimas, centésimas, etc. en la parte decimal.
En el sistema binario el peso de la parte entera es 1, 2, 4, 8, 16,….; en octal 1,
8, 64, 512,…. y en hexadecimal 1, 16, 256, 4096,… siendo las partes decimales los inversos correspondientes.
Tanto la base 8 como la 16 son potencias de 2. Un número en cualquiera de
estas bases es fácilmente expresado en binario y en consecuencia entre ellas
pasando por binario.
Por este motivo, estos sistemas son fácilmente codificables en binario.
El sistema decimal, aunque no es potencia de 2, ha sido codificado en binario
de múltiples formas como BCD, Gray, Exceso 3, 8421, etc.… alguno de los
cuales se utilizan con bastante frecuencia.
http://es.wikipedia.org/wiki/C%C3%B3digo_m%C3%A1quina
Un sistema numérico no debe de ser confundido con un código numérico, por
ejemplo, los números decimales del 0 al 15 expresados en sistema binario y en
código BCD (Binary Code Decimal) sería:
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S.Decimal S.Binario
BCD
0
0
0000
1
1
0001
2
10
0010
3
11
0011
4
100
0100
5
101
0101
6
110
0110
7
111
0111
8
1000
1000
9
1001
1001
10
1010
0001 0000
11
1011
0001 0001
12
1100
0001 0010
13
1101
0001 0011
14
1110
0001 0100
15
1111
0001 0101
………… ………… ………….
Conversión de números expresados en el sistema binario a números expresados en el sistema decimal
Hay que diferenciar la parte entera de la parte decimal. La carga de pesos posicionales es:
Para la parte entera: ←
32768, 16384, 8192, 4096, 2048, 1024, 512, 256, 128, 64, 32, 16, 8, 4, 2, 1
En la parte decimal: →
1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128,…….
La transformación se realiza sumando los productos aritméticos resultantes del
valor de la posición (en decimal) por el dígito cero o uno. En definitiva, se suman los valores posicionales donde se encuentre un “1” tanto en la parte entera
como en la parte decimal.
Ejemplo, sean los números binarios 10101100.01101 y 1110011.11010
Se monta la regla de pesos (8 enteras y 5 decimales para este caso)
128, 64, 32, 16, 8, 4, 2, 1, 1/2, 1/4, 1/8, 1/16, 1/32
1
0
1
1
1
0 1 1 0 0. 0
1 0 0 1 1. 1
1
1
1
0
0
1
1
0
128 + 32 + 8 + 4 + 0.25 + 0.125 + 0.03125 = 172.40625
64 + 32 + 16 + 2 + 1 + 0.5 + 0.25 + 0.0625 = 115.8125
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Conversión de números expresados en el sistema binario a números expresados en el sistema octal
Al contener ocho dígitos el sistema octal es una potencia exacta de dos, lo que
quiere decir que cada tres posiciones binarias se corresponden con una en octal. Para obtener el número octal se forman grupos de tres a un lado y otro de
la “coma”. Siguiendo con los binarios anteriores, sería
(010)(101)(100).(011)(010) y (001)(110)(011).(011)(010)
2
5
4 . 3
2
y
1
6
3 . 3
2
Conversión de números expresados en el sistema binario a números expresados en el sistema hexadecimal
En este caso, la potencia en base dos es cuatro, por lo que el procedimiento es
idéntico al anterior, pero formando grupos de cuatro. El mismo ejemplo quedaría:
(1010)(1100).(0110)(1000) y (0111)(0011).(0110)(1000)
A
C . 6
8
y
7
3 . 6
8
La conversión de octal a hexadecimal y viceversa se realiza fácilmente mediante el sistema binario. El mismo procedimiento se utiliza para transformar números expresados en el sistema decimal en números expresados tanto en el sistema octal como en el hexadecimal. (Nunca se utilizan las reglas de potencia ni
las divisiones sucesivas en estos dos últimos sistemas).
Conversión de números expresados en el sistema decimal a números expresados en el sistema binario
Método de la suma de pesos
Se parte de la regla de pesos. En esta se marcan las posiciones que se utilizarán para que la suma coincida con el número decimal. Estas posiciones darán
los “1” y el resto se rellenará con ceros. Este procedimiento no produce errores.
Por ejemplo, sea el número decimal 197
197 - 128 = 69
69 - 64 = 5
5- 4= 1
1 - 1 = 0 (final)
Regla de Pesos
128, 64, 32, 16, 8, 4, 2, 1
1 1 0 0 0 1 0 1
MSB
Número Binario LSB
El número en el sistema binario se lee de la misma forma que en el sistema decimal, empezando por la posición más significativa 11000101.
Método de las divisiones sucesivas
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Este procedimiento produce errores en su uso como consecuencia de las divisiones y de la interpretación de cual es la posición MSB y LSB.
197 | 2
17 98 | 2
MSB
LSB
1 18 49 | 2
11000101
0 09 24 | 2
1 04 12 | 2
0
0 6| 2
0 3| 2
1 1 MSB (posición mas significativa)
Conversión de fracciones expresadas en el sistema decimal a
fracciones expresadas en el sistema binario
Método de la suma de pesos
Se procede de la misma forma que con la parte entera, pero con la estructura
de pesos decimales:
1/2,
.5,
1/4,
.25,
1/8,
.125,
1/16,
.0625,
1/32,
.03125,
1/64,
.015625,
1/128,…….
.0078125, ….
Resultando, en general, un procedimiento muy laborioso y erróneo en su
ejecución.
Método de las multiplicaciones sucesivas por 2
Basta con multiplicar sucesivamente por 2, eliminando los arrastres hasta llegar
a 0.0000… . Los arrastres o acarreos proporcionan la fracción en binario. Por
ejemplo, sea en decimal la fracción 0.40625, las multiplicaciones sucesivas
serán:
Arrastre
0.40625 x 2 = 0.8125
0.8125 x 2 = 1.625
0.625 x 2 = 1.25
0.25
x 2 = 0.5
0.5
x 2 = 1.0 (final)
0
1
1
0
1
posición más significativa
siendo la fracción 0.01101
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Aritmética binaria
Las operaciones aritméticas en binario se realizan de la misma forma que en
decimal, siendo más sencillas al operar con los dígitos “0” y “1”.
Suma binaria
Se procede a sumar por columnas, teniendo en cuenta que
0+0=0
0+1=1
1+0=1
1 + 1 = 0 + acarreo 1
ejemplo:
Sumar (1101) + (111) + (1001) + (100)
Resta binaria
Se procede a restar por columnas, teniendo en cuenta que
0-0=0
0 - 1 = 1 y adeudo 1
1-0=1
1-1=0
y además que el minuendo sea mayor que el sustraendo. Ejemplo:
Restar (11001) – (101) – (1001)
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La operación aritmética de resta se puede realizar mediante sumas, sin mas
que utilizar las codificaciones de complemento y leyendo el resultado de una
forma particular. De esta manera, con un sumador aritmético se pueden realizar todas las operaciones. Codificar al complemento se basa en el concepto de
complemento a la base ó complemento a la base menos uno.
Supongamos que estamos en el sistema numérico decimal y queremos realizar
la operación 8176 – 2024 = 6152.
8176
-2024
9999
-9999
8176
complemento a 9 de 2024
7975
16151
¬ 1
6152
-10000
+
1
Este procedimiento se denomina en decimal de complemento a 9 (a la base
menos 1). Si estuviésemos tratando números en binario, la operación resta en
“complemento a 1” se realizaría de forma similar al caso decimal (siempre
minuendo mayor que sustraendo). Ejemplo 10111 – 1101
10111
-01101
01010
en complemento a 1
10111
10010
101001
¬
1
1010
Con lo que diríamos, el sustraendo se pasa a C-1, se suma, y el desbordamiento (que siempre existe si el minuendo es mayor que el sustraendo) se lleva a la
posición menos significativa (LSB) para sumar.
Otra forma de realizar la misma operación, sería en complemento a la base
8176
-2024
10000
8176
complemento a 10 de 2024
9999
+1
7976
-10000
16152
6152
en este caso se inhibe el desbordamiento. Operando en binario el sustraendo
se pasa a C-2 (cambiar 0s por 1s y 1s por 0s sumando 1 al LSB) se suma y se
elimina el desbordamiento.
10111
-01101
01010
en complemento a 2
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10111
10011
101010
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En el caso de que el sustraendo sea mayor que el minuendo, el tratamiento es
como el de suma de números con signo (Fundamentos de sistemas digitales
T.L. Floyd).
Multiplicación binaria
Hay dos procedimientos como en las operaciones en decimal.
El más sencillo es el de tablas de multiplicar. Tiene la gran ventaja de su rapidez y la desventaja del uso intensivo de memoria.
El otro procedimiento es utilizar el mismo algoritmo que en decimal, consistente
en ir multiplicando, desplazando y sumando pero de forma más fácil al tener
solo 0s y 1s.
División binaria
El algoritmo de trabajo es igual que en decimal pero de mayor sencillez al
tratarse de binario
NÚMEROS BINARIOS CON SIGNO
Los números con signo están determinados por la magnitud tratada hasta el
momento y por su signo. Hay tres formas diferentes de expresarlos como son:
signo-magnitud, C-1 y C-2.
El bit (dígito en binario) de signo en los tres formatos se corresponde con el bit
más a la izquierda del número binario. Si es positivo se identifica con un “0” y si
es negativo con un “1”.
Véase Fundamentos de diseño lógico, Charles H. Roth 5ª Edición Apdo. 1.4 y
Fundamentos de diseños digitales, T.L. Floyd 6ª Edición Apdo. 2-6 a 2-7
Signo-magnitud
Tanto si el número es positivo como negativo, la magnitud se expresa de la
misma forma, por ejemplo: 01111 (+15) y 11111 (-15) Solo se diferencian en el
signo.
C-1 Complemento a 1
Si son positivos, se representan de la misma forma que en formato signo-magnitud. Si los números son negativos, la magnitud se representa como el C-1 del
número al que se añade el bit de signo.
C-2 Complemento a 2
Es lo mismo que C-1 pero cambiado por C-2.
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NÚMEROS BINARIOS DECIMALES
La representación de los números vista hasta el momento se denomina de
coma fija. Dependiendo del número de dígitos que se utilicen para parte entera
y decimal, es a veces más conveniente utilizar la notación de mantisa y
exponente. Una vez dentro de esta notación es preferible desplazar la coma
para conservar el mayor número de dígitos posibles. A esta forma de
representación de los números se denomina de “coma flotante”.
Por ejemplo:
Sean los números binarios 1001,10 y 0,0101.
Su representación en coma flotante, con 6 dígitos significativos, será
0,100110×24 y 0,101000×2-1.
El primer dígito binario significativo debe ser un 1
http://es.wikipedia.org/wiki/Punto_flotante
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ÁLGEBRA DE BOOLE
Y
PUERTAS LÓGICAS
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INTRODUCCIÓN A LA ELECTRÓNICA DIGITAL
Si Bardeen y Brattain, inventores del transistor (1948), levantaran la cabeza, no
darían crédito al desarrollo tan espectacular del transistor como consecuencia
del fenómeno de saturación. Para ellos, esto era una limitación. En nuestros
días a dado lugar a toda la teoría digital basada en semiconductores.
Un fenómeno muy similar está sucediendo con los sistemas de posicionamiento por satélite, en los que el problema del error de reloj de usuario ha traído
consigo el desarrollo fulgurante en teoría de comunicaciones al tener una referencia de tiempo estable del orden de los nanosegundos.
Las aplicaciones digitales ven la luz con los trabajos de Shannon (1940) “A
Symbolic Analysis of Relay and Switching Circuits” http://www-groups.dcs.stand.ac.uk/~history/Mathematicians/Shannon.html desarrollados a partir del
álgebra de Boole (1854) “The laws of though”.
http://www.tecnotopia.com.mx/personajes/boole.htm
Estos trabajos se desarrollaron con relés (relevadores electromecánicos) y fueron sustituidos por tubos de vacío (válvulas electrónicas) hasta la llegada del
transistor.
La teoría digital, utiliza señales que son funciones discretas en el tiempo. El
hecho de utilizar el transistor en corte y saturación, da lugar a utilizar el sistema
de numeración binario para definir las funciones. Más que hablar de valores de
tensión se habla de niveles ó estados. Al utilizar dos elementos para definir estos niveles las posibilidades de error son muy pequeñas, y caso de producirse
su corrección puede realizarse con el empleo de códigos correctores.
Este hecho es lo que a dado lugar al fenómeno conocido como “Tratamiento de
la información” y ha colocado a las señales digitales a mayor altura de consumo que las señales analógicas.
Hoy en día resulta difícil vender un producto que no tenga el apellido digital.
Digital se ha convertido en sinónimo de calidad y muchas veces en un engaño
porque el usuario final no tiene conocimientos en esta materia.
Las señales analógicas son más fieles a los valores que representan que las digitales. Un ejemplo muy aclaratorio es la conversión de señales analógicas a
digitales comúnmente conocido como Conversor AD ó Tarjetas de Adquisición
de Datos en su sentido más amplio. Ver Apdo. 13-3, Fundamentos de Sistemas
Digitales, 6ª Edición T.L. Floyd
http://www.ifent.org/Lecciones/digitales/secuenciales/ConvertA_D.htm
http://www.eveliux.com/fundatel/nyquist.html
http://www.conozcasuhardware.com/quees/tsonido1.htm
http://www.sec.upm.es/docencia/plan_92/cia/descarga_CIA/doc_cia.htm
http://www.analog.com/en/cat/0,2878,760,00.html
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El problema de las señales analógicas es su vulnerabilidad al ruido (señales indeseadas). Si estuvieran libres del mismo, serían insuperables en la mayoría
de los aspectos (son más difíciles de corregir). Por otro lado no hay que olvidar
que el mundo que nos rodea es normalmente analógico por lo que los sensores
encargados de sacar información también lo son; otra cosa muy distinta es que
se transforme la señal para presentarla digitalmente y poder tratarla a continuación. Esta es la ventaja digital.
Véase el Cap. 13 de IE de JGBQ. 13.1
El Álgebra de Boole
Apto 3.6 de Diseño lógico digital de John P. Hayes 621.38 HAY INT
http://serbal.pntic.mec.es/~cmunoz11/boole.pdf
Se utiliza el álgebra de Boole para dos elementos K(0,1) y operaciones and, or
y not. Las hipótesis de partida son los Postulados de Huntington
Axioma 1 ó propiedad de cierre (leyes de composición interna)
1a
Si a y b están en K, a+b está en K
1b
Si a y b están en K, a.b está en K
Axioma 2 ó de los elementos neutros
2a
Hay un elemento 0 en K tal que a+0=a
2b
Hay un elemento 1 en K tal que a.1=a
Axioma 3 ó Conmutatividad
3a
Para todo a y b en K, a+b=b+a
3b
Para todo a y b en K, a.b=b.a
Axioma 4 ó Distributividad
4a
Para todo a, b y c en K, a+bc=(a+b)(a+c)
4b
Para todo a, b y c en K, a(b+c)=ab+ac
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Axioma 5 ó de Inversión
5a-b
Para cada a en K hay un elemento inverso o complemento
ā en K tal que a+ā=1 y a.ā=0
Axioma 6
Hay por lo menos dos elementos distintos en K
Los axiomas del álgebra de Boole son auto evidentes se justifican por si
mismos. Cuando hay que demostrar su validez, hablamos de teoremas.
Teorema 7 ó de Unicidad
7a
El elemento 0 es único
7b
El elemento 1 es único
Teorema 8 ó de Idempotencia
8a
Para cada a en K, a+a=a
8b
Para cada a en K, a.a=a
Teorema 9 Propiedades de 0 y 1
9a
Para cada a en K, a+1=1
9b
Para cada a en K, a.0=0
Teorema 10 ó de Absorción
10a
Para todas a y b en K, a+ab=a
10b
Para todas a y b en K, a.(a+b)=a
Teorema 11 Unicidad de la inversión
11
Para cada a en K, el inverso ā es único
Teorema 12 ó de Asociatividad
12a
Para todas a, b y c en K, a+(b+c)=(a+b)+c
12b
Para todas a, b y c en K, a.(b.c)=(a.b).c
Teorema 13 Leyes de Morgan
13a
Para todas a y b en K,
13b
a + b = a .b
Para todas a y b en K, a.b = a + b
Se generalizan a “n” variables
Teorema 14 Involución
Para cada a en K, a = a
Y por último el Principio de Dualidad que es el Teorema sobre teoremas y
dice que “para toda expresión booleana, que solo incluye variables, operadores
and, or y not y los elementos 0 y 1, si se verifica E1 = E2, también se verifica la
igualdad de las expresiones duales”. Se entiende por expresión dual la que se
obtiene al sustituir los “1” por “0” y “0” por “1” asi como los operadores OR por
AND y AND por OR. Por ejemplo:
Si se cumple que
X.0 = 0 entonces se cumple
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X+1 = 1
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Funciones para una variable lógica Z = f(A)
Z
A
Z1
Z2
Z3
Z4
0
0
0
1
1
1
0
1
0
1
Son las posibles funciones que se pueden
presentar para los distintos valores de la variable
A.
Solo hay dos funciones Z2=A y Z3 = A pues Z1=0
y Z4=1 no son funciones al no depender de la variable.
Funciones para dos variables lógicas Z = f(A,B)
Z = f(A,B)
A B Z1 Z2 Z3 Z4 Z5 Z6 Z7 Z8 Z9 Z10 Z11 Z12 Z13 Z14 Z15 Z16
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
AND
A
XOR
B
OR
NOR
XNOR
NAND
Como en el caso de una variable, Z1 y Z16 no son funciones al ser independientes de las variables A y B. El resto de las funciones se corresponden con algunas funciones lógicas conocidas. Así mismo, estas funciones lógicas se
realizan mediante puertas lógicas con la consiguiente adopción de estados “0”,
“1”, “alto”, “bajo”, etc.…
Planteamiento general de problemas digitales
Una vez conocidas las características de un problema en general, se Constr.yen las expresiones booleanas, normalmente a través de las tablas de verdad o
directamente; a continuación se simplifican las ecuaciones y finalmente se diseñan los circuitos electrónicos que simularán el problema planteado.
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Construcción de expresiones booleanas
El veracidad de una función se da por una ocurrencia de sucesos ó por otra
ocurrencia distinta ó … ó por otras diferentes. Para que se de la ocurrencia de
un suceso que depende de distintas variables es necesario que estas tomen simultáneamente unos valores:
F = A . Β . C + Α . B .C + Α . B . C
1
2
3
Para que “F” suceda se tendrá que producir ó 1 ó 2 ó 3. Y para que se produzca 1 se debe de dar simultáneamente A y B y C . ¿Para que suceda 2? y
¿para que suceda 3?.
Por ejemplo, un alumno obtendrá una determinada titulación cuando obtenga:
≥20 créditos A y ≥100 créditos C
ó
≥20 créditos B y ≥100 créditos D
ó
≥100 créditos C y ≥100 créditos D
Llamando X a ≥20 créditos A, Y a ≥20 créditos B, Z a ≥100 créditos C, T a ≥100
créditos D y F a la obtención del título; una de las expresiones booleanas que
representa las distintas formas de obtención sería:
F = XZ + YT + ZT
Tablas de verdad
A B C F
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
1
0
1
1
0
0
Se denomina así a la forma de organizar en tablas el valor
que toma la función “F” para la combinación de todos los
valores que pueden tomar las variables A, B, C … . Representando el valor “0” si es "no", el valor “1” si es "si" y el
valor “-“ ó “X” para el caso indiferente (que da lo mismo un
valor que otro).
Por ejemplo, la función F = Α B + A C + B C
Pero también hay otras formas de expresar la función:
F = ΑB + A C
ó
F = A B C + A ΒC + ΑB C + ΑB C
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Aunque hay casos repetidos (rojo) ó contabilizados más de una vez. Se puede
añadir tantas veces como se quiera, por ejemplo A B C , que la función sigue
siendo la misma. Esto es importante desde el punto de vista de las simplificaciones como se verá más adelante (apdo 5, Validación de expresiones algebraicas, pg. 22 Digital Básico)
.
Puertas Lógicas para dos variables de entrada
En la teoría de la conmutación ya se explicaron con tecnología de diodos y resistencias (tecnología DRL) unos circuitos conocidos como AND, OR y NOT.
Estos circuitos también pueden ser realizados en otras tecnologías como TTL
(Lógica Transistor Transistor) que se utilizarán en las Prácticas de Electrónica
Digital y que se representan con unos símbolos para esquematizar los circuitos
digitales.
Los símbolos a utilizar están normalizados por la Comisión Electrónica Internacional (IEC) mediante cajas. Otra norma equivalente en EEUU es la IEEE Std
91.
Sin embargo está siendo muy difícil adoptar estas simbologías y normalmente
encontraremos los antiguos símbolos:
La puerta OR* es consecuencia de la aplicación de las Leyes de Morgan, constituyendo la denominada “Tecnología NAND”, de la misma forma que AND*
da lugar a la “Tecnología NOR”. Esto quiere decir que cualquier expresión
booleana puede ser realizada exclusivamente mediante puertas nand ó nor. La
más utilizada es la tecnología nand por su facilidad de fabricación.
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Para mas variables de entrada se utilizan símbolos y circuitos definidos por el
“abanico de entrada (fan in)”.
De la misma forma, para múltiples salidas, se define el “abanico de salida
(fan out)”,
Cuando se proceda al cableado de puertas, no se pueden unir las salidas de
dos puertas ya que se estaría introduciendo la tensión de salida de una puerta
en la salida de la otra, provocando su destrucción:
En la simbología no se representan las tensiones de alimentación de los circuitos integrados, pero no hay que olvidar su conexión en los montajes, teniendo
en cuenta las indicaciones del fabricante.
http://www.priory.bromley.sch.uk/students/electronics/pdf/74hc00.pdf
http://www.onsemi.com/pub/Collateral/SN74LS00-D.PDF
En el esquema de un circuito integrado (IC) se representan las conexiones de
los diferentes circuitos lógicos (and, nor, slip-flop, etc.) con las patillas de conexión. La numeración se realiza teniendo en cuenta la muesca representada.
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Aplicaciones importantes de algunas puertas
La puerta AND de habilitación
La puerta OR ó Stop
La puerta OR Exclusiva (Modulo 2) de auto corrección/encriptación
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Cableado de las expresiones booleanas
Una vez simplificadas las expresiones booleanas (ya se verán otros procedimientos de simplificación) se realiza el cableado.
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Digital Básico – Álgebra de Boole y Puertas Lógicas V.08
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A.Martín
SIMPLIFICACIONES
Digital Básico – Simplificaciones
21/01/2009
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A.Martín
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Formas algebraicas de las funciones lógicas
Apdo. 2.2 Análisis y diseño de circuitos lógicos digitales 1ª Edición de Víctor P.
Nelson 621.38 ANA NEL Funciones de conmutación.
Existen distintas formas de expresar las funciones lógicas, que en determinadas aplicaciones son muy útiles.
Suma de productos (SOP)
Se construyen sumando de forma lógica productos lógicos de varias variables
(complementadas o no) por ejemplo:
F(A,B,C) = Α B + A C + B C
ó
F = ΑB + A C
Como variante está la suma de productos completos en los que aparecen todas
las variables (forma canónica), es única a diferencia de los SOPs
F = A B C + A ΒC + ΑB C + ΑB C
Producto de sumas (POS)
Se construyen multiplicando de forma lógica sumas lógicas de varias variables
(complementadas o no). Como variante está el producto de sumas completas
en las que aparecen todas las variables (forma canónica), es única a diferencia
de los POSs.
F = (Α + Β + C) . (Α + B + C) . ( A + B + C) . ( A + B + C )
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
F
1
0
1
0
1
1
0
0
F
0
1
0
1
0
0
1
1
La forma más intuitiva es la de SOPs, ya que se leen directamente los “1s” de la tabla. Pero también se puede
uno fijar en los “0s” de F para organizarlo en forma de
POSs (observar la lectura y nomenclatura de la tabla).
La demostración es evidente. Generando la función inversa de F y desarrollándola en SOPs:
F = A B C+ A Β C + Α Β C + Α Β C
Aplicando la inversión y leyes de Morgan,
_
________________________
F = A B C+ A Β C + Α Β C + Α Β C
Digital Básico – Simplificaciones V.08
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_____ ______ _____ ______
F = ( A B C) . ( A Β C) . (Α Β C ) . (Α Β C)
F = (Α + Β + C) . (Α + B + C) . ( A + B + C) . ( A + B + C )
Minitérminos y maxitérminos
A cada uno de los términos productos con todas las variables (completo) se le
conoce con el nombre de minitérmino (m). Análogamente, a los términos suma
con todas las variables (completo) se les conoce con el nombre de maxitérminos (M).
Para diferenciar unos minitérminos de otros (ó maxitérminos) se les añade un
subíndice que indica el ordinal decimal que representa, por ejemplo, en la tabla
anterior, A B C es el minitérmino denominado m0, mientras que A Β C es m2,
Α B C es m4 y Α B C es m5, podríamos expresar la función como:
Ó más abreviadamente
F = m0 + m2 + m4 + m5
F = Σ(0, 2, 4, 5)
De la misma forma se puede hacer con los maxitérminos, (Α + Β + C) sería M1,
(Α + B + C), M3, ( A + B + C), M6 y ( A + B + C ), M7, con lo que;
Que abreviadamente sería:
F = M1.M3.M6.M7
F = Π(1, 3, 6, 7)
Directamente desde la Tabla de Verdad se obtienen las expresiónes en forma
de minitérminos y maxitérminos, sin más que contabilizar los 1s ó los 0s, por
ejemplo:
F = Σ(0, 1, 3, 5, 9, 11, 14) = Π(2, 4, 6, 7, 8, 10, 12, 13, 15)
Con este método se simplifica notablemente la escritura de funciones lógicas.
Funciones incompletas
Cuando la(s) función(es) en tablas muestra(n) casos de indiferencia (que da lo
mismo que tomen un valor que otro, porque no se van a presentar nunca) se
advierten en las expresiones de la siguiente forma:
F = Σ (0, 1, 5, 13, 15) + d (7,9,11) = Π (2, 3, 4, 6, 8, 10, 12, 14) . D (7, 9, 11)
Los casos de indeferencia se tratarán como más convenga a efectos de simplificación.
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Lógica :Positiva y Negativa
Lógica es el proceso de asociación de tensiones a valores discretos (0 y 1). Si
a los valores de tensión pequeños se asocian un “0” lógico y a los mayores un
“1” lógico se dice que se utiliza la lógica positiva. Es negativa cuando se
asocian en sentido inverso. Mientras no se diga lo contrario, se utilizará lógica
positiva. Así mismo, al ser más inteligibles los minitérminos, se utilizarán estos
por defecto, no realizando aplicaciones de maxitérminos ya que unos y otros
son complementarios.
Validación de expresiones algebraicas
Apdo. 3.5 Fundamentos de diseño lógico 5ª Edición Charles H. Roth 621.38
ROT FUN.
La veracidad de una expresión se puede realizar de diferentes formas:
1º) Dar todos los valores posibles a las variables y comprobar el resultado. Este
método es largo y tosco. Tiene como ventaja que si se encuentra algún valor
no válido, queda demostrada la desigualdad y no hay que perder más tiempo.
2º) Construir las tablas de verdad de cada miembro de la ecuación y comprobar
que son las mismas. Adolece de los mismos problemas que el anterior.
3º) Expresar los miembros de la ecuación de diferentes formas por la aplicación
de teoremas y postulados.
4º) Reducir los dos miembros a la misma expresión.
5ª) Duplicar términos, complementar (expresión completa de los términos que
lo forman), etc. para simplificar. No se puede añadir un término a ambos
lados ya que no está definida la resta lógica y de la misma manera
multiplicar al no estar definida la división lógica.
Simplificación de las expresiones booleanas
A través de los postulados de Huntington y los teoremas fundamentales del álgebra de Boole se pueden simplificar las funciones con la finalidad de utilizar el
mínimo número de puertas lógicas con el mínimo fan-in posible (minimizar elementos y que sean lo mas sencillos por cuestiones de coste).
Los procedimientos basados en la idea feliz no parecen los más apropiados y
por ello se han desarrollado procesos de simplificación que sean más rápidos y
sencillos.
Por otro lado, como más adelante se demostrará, no está justificado el prestar
una atención tan desmesurada en la simplificación y existen motivos que aconsejan otras tácticas (riegos lógicos, PLDs, minimización de ICs, aplicaciones
espaciales, etc…).
Digital Básico – Simplificaciones V.08
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A.Martín
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Por este motivo, expondremos un método ó receta como son los Mapas de
Karnaugh, que se resuelven a golpe de vista. Hay otros métodos más complejos, como el Petrick y el Quine-McCluskey, que pueden ser analizados en la
bibliografía suministrada. Diseño Lógico Digital de John P. Hayes 621.38 HAY
INT.
Así mismo indicar los programas de minimización lógica como Espresso-exact
y McBoole que proporcionan soluciones exactas y aproximadas de hasta
veinticinco variables.
http://www.imse.cnm.es/~avedillo/documentos/Bloque2a.pdf .Otros métodos
pueden encontrarse en http://www.ifip.or.at/con2000/icda2000/icda-12-1.pdf
La ventaja de los Mapas de Karnaugh aparte de su sencillez para pocas variables, es que se trata de un método que permite resolver el problema de los
riesgos lógicos (se analizará más adelante) consecuencia del tiempo de
propagación de la información en los circuitos (latencia).
Mapas de Karnaugh
Es como una tabla de verdad modificada que permite obtener a golpe de vista
expresiones mínimas de SOPs y POSs. Utilizaremos SOPs.
Está constituido por tantas celdas (tabla de filas-columnas) como combinaciones posibles de las “n” variables de entrada.
Se obtienen así Mapas K de n variables, siendo el de 4 variables el más representativo. En las simplificaciones en 2 y 3 variables prácticamente no son
necesarios. Para 5 y 6 variables son algo complejos.
Las celdas se numeran con el subíndice de los minitérminos ó maxitérminos de
tal forma que cada celda difiere de la adyacente en el valor que toma una variable. Las celdas de los bordes son adyacentes entre si.
Digital Básico – Simplificaciones V.08
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Agrupamiento de celdas con minitérminos
Las celdas pueden agruparse en grupos de 2, 4, 8,…(2n) consecuencia de la
simplificación en 1, 2, 3,… variables. Todos los minitérminos tienen que ser cubiertos por al menos una adyacencia. Éstas deberán de ser del mayor orden
posible. La adyacencia se considera esencial cuando en ella hay al menos un
minitérmino que no puede se cubierto por otra adyacencia.
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
F
1
0
1
0
1
1
0
0
La función mínima resultante será:
F = Α B (C + C ) + A (Β + B ) C = Α B + A C
El procedimiento para la formación de adyacencias es:
1º) Adyacencias esenciales desde el mayor orden al menor
2º) Adyacencias no esenciales, desde el mayor orden al menor, de los minitérminos que queden por cubrir.
3º) Comprobar que todos los minitérminos están cubiertos.
4º) Formular la expresión empezando por las adyacencias de mayor orden y
terminando con las de menor.
5º) Si existen indiferencias en la tabla de verdad, solo se tendrán en cuenta si
permiten a construir una adyacencia de orden superior.
Algunos ejemplos:
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En la función F2 aparece una adyacencia no esencial, por lo que se cogerá uno
de los dos productos, bien ABD ó BCD
De la misma manera en F3 se coge uno de los dos productos y en la F4, con
múltiples soluciones se toman los productos mínimos que cubren todos los minitérminos.
Realizar los Problemas Karnaugh propuestos antes de seguir adelante.
Los Mapas K para 5 y 6 variables exigen cierta destreza visual. Los minitérminos se ordenan para ver las adyacencias a golpe de vista, pudiendo formar
conjuntos de 2, 4, 8, 16, …, celdas.
Una de las ordenaciones de minitérminos en las celdas es:
Digital Básico – Simplificaciones V.08
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Son como dos K4 pegados en espejo (vertical) donde aparecen las nuevas adyacencias debidas a la nueva variable.
Los agrupamientos para cuatro minitérminos de CDE son:
Dada una función de minitérminos, se procede a los agrupamientos para obtener los implicantes primos (adyacencias esenciales de mayor a menor orden) e
implicantes (adyacencias no esenciales de mayor a menor orden). Como ejemplo, simplificar la función:
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F = Σ (0, 1, 4, 5, 10, 11, 12, 13, 14, 15, 16, 17, 20, 21, 27, 28, 29, 30, 31)
Otro ejemplo:
F = Σ (1, 2, 4, 5, 9, 10, 12, 13, 17, 19, 20, 21, 23, 25, 27, 28, 29, 30, 31)
Si se procede a realizar la imagen (horizontal) de 5 variables, tendremos el mapa K6 con nuevas adyacencias y ordenación aún más compleja.
Digital Básico – Simplificaciones V.08
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Como ejemplo:
Digital Básico – Simplificaciones V.08
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Simplificaciones multifuncionales
Es muy frecuente que en la resolución de un problema de ingeniería intervengan bastantes funciones; resultando que los criterios de simplificación para soluciones unifuncionales no son los más aconsejables para los casos de multifuncionalidad.
Los criterios deben de modificarse para simplificar el resultado final, de tal forma que un mismo implicante ó SOPs pueda estar presente en distintas funciones y en consecuencia no hay necesidad de repetir; bastará aumentar el fan
out de la puerta en cuestión.
Por ejemplo, para dos funciones lógicas F(A,B,C,D) y G(A,B,C,D), los Mapas
de Karnaugh son:
Digital Básico – Simplificaciones V.08
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Los implicantes primos pueden no ser acertados a la vista de la simplificación
en conjunto. Recuerden que las simplificaciones son consecuencia del ahorro
de puertas en su implantación así como en el consumo necesario para el diseño de la fuente de alimentación. La mejor solución desde este punto de vista es:
Esta simplificación ahorra una SOP.
Otras veces sucede que no se utilizan todas las puertas lógicas de un IC
(Circuito Integrado) o de un PLD (Dispositivos Lógicos Programables). Esto
trae como consecuencia el utilizar simplificaciones basadas en maxitérminos
para utilizar las puertas lógicas no conectadas. Existen otros métodos más interesantes para la simplificación como Coudert, Kleer, etc.… basados en la
manipulación de las expresiones booleanas para gran número de variables
(~20).
Hay un problema añadido relacionado con los tiempos de propagación (retraso)
en los circuitos electrónicos y que traen como resultado la adicción de SOPs
para eliminarlo. Se conocen como riesgos lógicos.
Por estos motivos, uno debe de saber simplificar pero también debe de saber
cuando se ha llegado a una situación en la que se deben de tomar otras iniciativas.
Riesgos Lógicos
Un problema creciente con el aumento de la velocidad de procesado, son las
cuestiones relacionadas con los tiempos empleados por la información al recorrer distintos caminos. Esto trae como consecuencia la utilización de circuitos
electrónicos que no son mínimos. Véase pag. 207, apdo. 3.8 Análisis y diseño
de circuitos lógicos digitales, Nelson, Victor P. 621.38 ANA NEL.
Las puertas lógicas tienen un tiempo de retardo en responder a la entrada. Este tiempo es del orden de los nanosegundos y es diferente si la salida pasa de
nivel alto a bajo ó si pasa de nivel bajo a alto. Tampoco es igual entre distintas
puertas (and, or, …) e incluso tampoco lo son entre si. Estas diferencias no son
deseables y da lugar a lo que se conoce como riesgos lógicos.
Digital Básico – Simplificaciones V.08
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A.Martín
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Para la función representada, admitiendo que los tiempos de retraso son iguales en todas las puertas lógicas e independientes del nivel, representamos el
circuito y el diagrama de tiempos:
Supongamos que las variables x,y,z, toman los valores lógicos (101) y en un
determinado instante pasan a tomar el valor (100). La respuesta en el tiempo
(diagrama de tiempos) a la vista de las puertas lógicas utilizadas será:
Δt
Digital Básico – Simplificaciones V.08
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A.Martín
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La respuesta F(t) muestra un riesgo estático al “1”, que a la vista del Mapa K
se elimina añadiendo la adyacencia X Y
Lo mismo que se hace con los “1” se hace con los ceros. Se dice entonces
riesgo estático al “0”, y si la salida oscila durante un tiempo, riesgo dinámico
al “1” ó al “0” respectivamente.
El procedimiento para eliminar las condiciones de riesgo (cuando sea necesario)
se basa en anillar las adyacencias. Los ejemplos que siguen, muestran el
proceso y proporcionan circuitos libres de riesgo.
Digital Básico – Simplificaciones V.08
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A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Obsérvese en el último ejemplo, que la adyacencia de anillado es de mayor
orden que las esenciales y sin embargo no es esencial.
Para terminar, los mapas K proporcionan gran facilidad de simplificación y lo
que es más importante, ayudan a eliminar los riesgos lógicos cuando las
velocidades de procesados los detectan generando errores. Es por estos dos
motivos por los que es necesario su conocimiento.
FIN DE DIGITAL BÁSICO
Digital Básico – Simplificaciones V.08
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A.Martín
PROBLEMAS DE TABLAS DE VERDAD
(Febrero 2008)
A. Martín
TABLAS DE VERDAD
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Realizar las tablas de verdad, expresiones booleanas sin simplificar:
1º) Representar en binario el número que representa el cuadrado del número
de entrada expresado en binario (número de entrada del 0 al 9)
F1 = A y F7 = D son las simplificaciones mejores al no consumir componentes.
_
_ _
+ Ind
_ _F_2 = ABCD
_ _ + ABCD
_
__
F3 = ABCD + ABCD + ABCD + ABCD + Ind
__
_ _
F4 = ABCD
_ _ _ + ABCD
_
_ + Ind
F5 = ABCD + ABCD + Ind
Digital Básico – Problemas de Tablas de Verdad V.08
1
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
2º) Cuatro interruptores biestado proporcionan señales lógicas “1” ó “0” según
la posición en la que se encuentren. Controlan el estado de luminiscencia de
una lámpara (“1” encendida, “0” apagada). Inicialmente todos los interruptores
están en la posición que genera un “0” y la lámpara está apagada. Cada vez
que cambie el estado de un interruptor, lo hará el estado de la bombilla.
“1”
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
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0
0
0
0
0
0
0
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1
1
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1
1
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B
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0
0
0
1
1
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0
0
0
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1
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1
“0
”
C
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0
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0
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1
Digital Básico – Problemas de Tablas de Verdad V.08
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2
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Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
3º) La salida de un circuito es nivel alto solo si la entrada es un número mayor
de 12 ó menor de 3, para números comprendidos entre 1 y 14.
0
1
2
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5
6
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A
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C
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-
4º) Indicación de un número par de 4 bits, múltiplo de 3
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A
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C
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Digital Básico – Problemas de Tablas de Verdad V.08
D
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0
1
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Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
5º) Función de anormalidad de un enfermo que está siendo monitorizado a través de dos sensores S1 y S2. El sensor S1 produce una señal lógica “1” cuando está dormido y una señal lógica “0” cuando está despierto. El sensor S2 mide ciertos signos vitales (temperatura, tensión arterial, etc.) produciendo una
señal escalada del 1 al 8 (números enteros) que indica la normalidad del paciente. La escala de normalidad marca entre 4 y 7 cuando está despierto y entre 2 y 5 cuando está dormido.
0
1
2
3
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5
6
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S1
A
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0
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Digital Básico – Problemas de Tablas de Verdad V.08
F
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Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
6º) Un cruce de carreteras de sentido único, está regulado por dos semáforos A
y B. El tiempo de apertura está controlado por dos sensores de detección de intensidad de circulación (uno en cada dirección) que proporcionan 4 niveles
circulatorios: bajo, medio, alto y muy alto.
El tiempo de apertura es tal que cuando exista una diferencia (positiva) de dos
ó mas niveles se abrirá 3 minutos y cerrará 1 minuto. Si difieren en un solo orden será de 2 minutos abierto y uno cerrado. Si son del mismo orden se abrirán
y cerrarán alternativamente 1 minuto.
0
1
2
3
4
5
6
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Niveles
Carril A
Niveles
Carril B
A
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0
0
0
0
0
0
0
1
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C
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D
0
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0
1
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1
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1
0
1
0
1
Celdas en Blanco
“0” Lógico
F1
F2
F3
1
F4
F5
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1
1
1
1
1
1
1
1
1
1
1
1
1
1
F1 = 3 Abierto 1 Cerrado
F2 = 2 Abierto 1 Cerrado
F3 = 1 Abierto 1 Cerrado
F4 = 1 Abierto 3 Cerrado
F5 = 1 Abierto 2 Cerrado
Digital Básico – Problemas de Tablas de Verdad V.08
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A.Martín
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7º) Un indicador visual de diodos electroluminiscentes está formado por
segmentos denominados a, b, c, d, e, f y g (indicador 7 segmentos) y tiene 7
entradas para iluminarlos. Realización para un solo dígito.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
a
1
1
1
1
1
1
1
1
b
1
1
1
1
1
1
1
1
c
1
1
1
1
1
1
1
1
1
d
1
e
1
1
1
1
1
1
1
1
f
1
1
1
g
1
1
1
1
1
1
1
1
1
1
1
1
INDIFERENCIAS
Digital Básico – Problemas de Tablas de Verdad V.08
6
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
8º) 24.06.05 (2,0 puntos sobre 10) El siguiente circuito realiza una determinada operación aritmética. ¿Cuál es la expresión matemática (decimal) que determina la salida en función de la entrada en binario?.
FS(¿?) = FE (BINARIO))
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Y
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Z
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
T
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
A1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
B1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
C1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
D1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
B0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
B
C0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
D0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2, 7, 12, 17, 22, 27, 32, 37, 42, 47, 52, 57, 62, 67, 72 y 77
2, 2+5, 2+10, 2+15, 2+20, 2+25, 2+30, …..
FS (BCD) = 2 + 5 x FE (BINARIO)
Digital Básico – Problemas de Tablas de Verdad V.08
7
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
_ __
9º) Clavear mediante tecnología "NAND" la ecuación F = AB + AC
a partir de las Leyes de Morgan se puede cablear cualquier ecuación lógica teniendo en cuenta:
OR*
X
Y
___
__
XY = X+Y
INV*
X
_
X
X
___
__
XY = X+Y
Y
se cablean directamente los productos lógicos y se realiza la suma lógica:
___
_
A
AB
B
A
C
_
B
_
A
_
AB
___
__
AC
_
__
AB + AC
__
AC
_
C
y se simplifican dos inversiones consecutivas:
___
_
A
AB
B
A
C
_
B
_
A
_
__
AB + AC
___
__
AC
_
C
Digital Básico – Problemas de Tablas de Verdad V.08
8
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
_ __
10º) Clavear mediante tecnología "NOR" la ecuación F = AB + AC
Como en el problema anterior, usando las Leyes de Morgan:
AND*
X
Y
____
_ _
X+Y = XY
INV*
X
_
X
____
_ _
X+Y = XY
X
Y
en estos casos, son los productos lógicos los que hay que realizar mediante sumas lógicas. Ahora es más sencillo no escribir el circuito directamente.
_
_ ____
AB = A+B
B
A
es mas fácil identificar lo que tiene que haber en las entradas de las NOR. Así
para A B las entradas serán A y B y lo mismo con el resto de los productos lógicos. Si existiesen dos inversiones consecutivas, se simplificaría.
_
_ ____
AB = A+B
B
_______
_ __
AB + AC
A
_
__
AB + AC
A
C
_ _ ____
AC = A+C
Digital Básico – Problemas de Tablas de Verdad V.08
9
A.Martín
02 DIGITAL BASICO
PROBLEMAS DE MAPAS K
(Febrero 2008)
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
1º) Simplificar mediante Mapas de Karnaugh las siguientes funciones:
F1 = Ȉ (1, 3, 4, 6, 9, 11, 13, 15)
F2 = Ȉ (0, 1, 4, 5, 6, 7, 8, 9, 10, 15)
F3 = Ȉ (3, 4, 5, 6, 11, 12, 14, 15)
F4 = Ȉ (0, 2, 4, 7, 8, 10, 11, 13, 15)
F5 = Ȉ (0, 2, 3, 5, 7, 10, 12, 14, 15)
F6 = Ȉ (0, 1, 4, 6, 7, 8, 10, 12, 14)
F7 = Ȉ (0, 4, 6, 7, 8, 10, 13) + d (2, 5, 9)
F8 = Ȉ (0, 3, 5, 6, 8, 10, 11, 15) + d (4, 12, 14)
F9 = Ȉ (5, 7, 8, 13, 14) + d (0, 1, 6, 15)
F10 = Ȉ (3, 4, 7, 11, 12, 13) + d (0, 2, 8, 10, 15)
F11 = Ȉ (0, 1, 2, 6, 7, 10, 12) + d (4, 8, 14)
F12 = Ȉ (0, 5, 6, 8, 13, 15) + d (4, 7, 12, 14)
2º) Expresión de las funciones lo mas simplificadas posibles mediante SDPs.
3º) Circuitos electrónicos.
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
1
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F1 = Ȉ (1, 3, 4, 6, 9, 11, 13, 15)
CD
AB
00
0
00
1
01
8
10
1
4
12
11
01
1
11
1
5
13
1
1
9
CD
AB
10
3
F2 = Ȉ (0, 1, 4, 5, 6, 7, 8, 9, 10, 15)
00
2
7
00
1
01
1
6
1
15
14
11
10
1
1
0
4
01
1
1
12
11
1
10
8
11
1
5
13
1
9
10
3
1
7
15
1
11
2
6
1
14
10
1
__ _
__
F2 = BC + AB + ABD + BCD
_
_ _
F1 = BD + AD + ABD
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
2
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
_
AA _
BB _
CC _
DD
_
AA _
BB _
CC _
DD
F1
F2
_
_ _
F1 = BD + AD + ABD
Digital Básico – Problemas de Tablas de Verdad
__ _
__
F2 = BC + AB + ABD + BCD
22/02/2007
3
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F3 = Ȉ (3, 4, 5, 6, 11, 12, 14, 15)
CD
AB
00
0
00
11
1
3
CD
AB
10
1
11
1
4
12
8
1
5
13
9
7
15
1
11
1
00
2
1
01
10
01
F4 = Ȉ (0, 2, 4, 7, 8, 10, 11, 13, 15)
1
01
1
6
1
14
1
11
10
0
00
10
11
1
3
10
2
1
4
12
1
01
8
5
13
1
9
7
6
15
14
1
1
11
1
10
1
_ _ ___
_
F4 = BD + ACD + BCD + ABD + ABC
_ _ _
_
F3 = BD + ABC + BCD + ACD
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
4
A.Martín
_
AA _
BB _
CC _
DD
_
AA _
BB _
CC _
DD
F4
F3
_ _ _
_
F3 = BD + ABC + BCD + ACD
_ _ ___
_
F4 = BD + ACD + BCD + ABD + ABC
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
5
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F5 = Ȉ (0, 2, 3, 5, 7, 10, 12, 14, 15)
CD
AB
00
00
1
01
11
10
01
1
1
11
10
1
1
F6 = Ȉ (0, 1, 4, 6, 7, 8, 10, 12, 14)
CD
AB
00
01
00
1
1
01
1
1
11
1
1
1
10
1
1
1
1
11
10
1
1
Determinan la esencialidad
__
_ ___ _
F6 = AD + ABC + ABC + CD
___
_
_
F5 = ABD
+ ABD + _ABD
_
_ +
ACD + ABC + BCD
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
6
A.Martín
_
AA _
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
BB _
_
CC _Cableado de entrada simplificado AA
_
DD
BB _
CC _
DD
F5
___
_
_
F5 = ABD
+ ABD + _ABD
_
_ +
ACD + ABC + BCD
Digital Básico – Problemas de Tablas de Verdad
F6
_ ___ _
__
F6 = AD + ABC + ABC + CD
22/02/2007
7
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F7 = Ȉ (0, 4, 6, 7, 8, 10, 13) +
d (2, 5, 9)
CD
AB
00
00
1
01
1
11
10
01
X
11
1
10
F8 = Ȉ (0, 3, 5, 6, 8, 10, 11, 15) +
d (4, 12, 14)
CD
AB
1
01
X
11
X
1
X
10
1
1
1
1
1
1
_ _
__
_ _
F8 = CD + AC + BD + BCD + ABC
Digital Básico – Problemas de Tablas de Verdad
de entrada simplificado
22/02/2007
8
A.Martín
_
AA _
BB _
CC _
DD
F8
F7
__ _
_
F7 = BD + AB + BCD
10
1
__ _
_
F7 = BD + AB + BCD
_
Cableado
AA _
BB _
CC _
DD
11
00
1
X
01
X
1
1
00
__
_ _
_ _
F8 = CD + AC + BD + BCD + ABC
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
9
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F9 = Ȉ (5, 7, 8, 13, 14) +
d (0, 1, 6, 15)
CD
AB
00
00
X
01
11
10
F10 = Ȉ (3, 4, 7, 11, 12, 13) +
d (0, 2, 8, 10, 15)
CD
AB
X
00
1
X
01
1
11
1
X
1
11
1
10
X
___
F9 = BD + BC + BCD
Digital Básico – Problemas de Tablas de Verdad
X
1
1
X
__
_
F10 = CD + CD + ABC
Digital Básico – Problemas de Tablas de Verdad
___
F9 = BD + BC + BCD
X
1
1
_
AA _
Cableado PLD
BB _
_ Programmable Logic Device
EE
…………
CC _
DD
10
X
1
1
11
00
01
10
01
22/02/2007
10
F9
A.Martín
F10
__
_
F10 = CD + CD + ABC
22/02/2007
11
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
F11 = Ȉ (0, 1, 2, 6, 7, 10, 12) +
d (4, 8, 14)
CD
AB
00
00
1
01
X
11
10
01
11
1
10
F12 = Ȉ (0, 5, 6, 8, 13, 15) +
d (4, 7, 12, 14)
CD
AB
00
01
11
10
1
00
1
1
01
X
1
X
1
1
X
11
X
1
1
X
X
1
10
1
1
_ __ _ _
F11 = D + ABC + ABC
__
F12 = B + CD
Digital Básico – Problemas de Tablas de Verdad
_
AA _
Cableado PLD
BB _
_ Programmable Logic Device
EE
…………
CC _
DD
_ __ _ _
F11 = D + ABC + ABC
Digital Básico – Problemas de Tablas de Verdad
22/02/2007
12
F11
A.Martín
F12
__
F12 = B + CD
22/02/2007
13
A.Martín
FIN
Mapas K
CD
AB
00
01
11
10
CD
AB
00
01
11
10
CD
AB
00
00
00
01
01
01
11
11
11
10
10
10
CD
AB
00
01
11
10
CD
AB
00
01
11
10
CD
AB
00
00
00
01
01
01
11
11
11
10
10
10
CD
AB
00
01
11
10
CD
AB
00
01
11
10
CD
AB
00
00
00
01
01
01
11
11
11
10
10
10
CD
AB
00
01
11
10
CD
AB
00
01
11
10
CD
AB
00
00
00
01
01
01
11
11
11
10
10
10
00
01
11
10
00
01
11
10
00
01
11
10
00
01
11
10
A. Martín
03 DIGITAL
CIRCUITOS COMBINACIONALES
(Febrero 2008)
CIRCUITOS COMBINACIONALES
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
En los circuitos combinacionales las salidas dependen exclusivamente de los
valores que tomen las entradas en ese instante, independientemente de la historia de los estados.
Los más usuales son los descodificadores, codificadores, convertidores de código, demultiplexores, multiplexores, detectores de error, sumadores-restadores aritméticos, comparadores y unidades aritmético-lógicas.
Descodificadores
Detectan la presencia en las entradas de un determinado código binario proporcionando la actividad (alta o baja) de las salidas, una por cada código a detectar. En general, las salidas se corresponden con todas las combinaciones posibles de las variables de entrada, pudiendo en su defecto ser menor (los códigos a la entrada son menores de los posibles).
Ejemplo de decodificador binario (a decimal): supongamos un número binario
de 2 bits, para detectar la presencia de 01, recurriremos a una puerta tipo and
como sigue
S0
S1
0
1
1
Y realizaríamos lo mismo para el resto de los números.
Normalmente, se denomina descodificador si solo
una de las salidas es activa.
Ejemplo: BCD/Decimal, Binario/Decimal, Gray/Decimal, etc. Se llaman Convertidores de Código
cuando la salida no es decimal: Gray/BCD,
8421/exceso 3, etc.
Electrónica Digital – Circuitos Combinacionales
040
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
El esquema corresponde al IC 74154 con la particularidad de las salidas activas en bajo. Mas adelante veremos que se puede utilizar también como demultiplexor, siendo G1 el flujo de datos y G2 el enable (habilitador).
La disposición de la puerta G es
consecuencia de su utilización como
demultiplexor así como de la posibilidad
de descodificar un número de 5 bits con
dos circuitos integrados.
Un ejemplo de aplicación es la
selección de periféricos (dispositivos
externos al procesador) a través de los
puertos (entrada/salida de información
por el bus de datos).
Codificadores
Realizan la función contraria a los descodificadores, es decir para la única entrada activa proporcionan una salida codificada en binario. Son ejemplos característicos el codificador Decimal/Gray, Decimal/BCD, etc.
Imaginemos la codificación para un automóvil que emplea 8 bits (byte) para codificar los distintos accionamientos de luces, servomotores, resistencias térmicas, etc., hasta un total de 128, reservando un bit para control de paridad (par)
en el lugar mas significativo A7. Llamando I0, I1,….I127 a las posibles entradas
se procede a la codificación en el orden que uno determine (no tiene por que
ser el ordinal). Sean seis cualquiera de ellas con su correspondiente código binario:
I7
10000111 luz posición ON
00010111 luz freno ON
I23
I51
00110011 luneta trasera OFF
11100111 lava parabrisas trasero temporizado
I103
I110
11101110 luz de cortesía ON
I127
11111111 agua lava parabrisas delantero
Electrónica Digital – Circuitos Combinacionales
041
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
La puesta en OFF de la luneta trasera envía un 1 lógico a través de la línea 51
al codificador general del vehículo produciendo el código 00110011 que se
envía al bus de datos. Actualmente se utilizan codificadores independientes
para cada dispositivo que conectan al bus (en anillo) para acortar los cables y
eliminar los mazos existentes.
Un codificador bastante utilizado es el 74147 de Decimal/BCD y una aplicación
típica un teclado. Ver 6.6 de T.L. Floyd.
Convertidores
Se trata de circuitos para transformar códigos. Hay dos procedimientos:
1º) Supongamos que se tiene que convertir desde Gray a BCD. Como existe
comercialmente un descodificador Gray/Decimal y un codificador Decimal/BCD,
bastará unir los dos IC’s.
2º) Realizar específicamente el circuito electrónico partiendo de las tablas de
verdad, simplificación, circuito y encapsulado:
GRAY
A3A2A1A0
A0
A1
A2
A3
DESCODIFICADOR
GRAY / DECIMAL
0
1
2
3
4
5
6
7
8
9
0
1
2
3
4
5
6
7
8
9
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
D0
D1
D2
D3
CODIFICADOR
DECIMAL / BCD
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
BCD
D3D2D1D0
X
X
0
X
0
0
0
0
X
X
1
X
0
0
1
0
X
X
0
X
1
0
0
0
X
X
0
X
1
1
0
1
X
X
0
X
0
1
0
1
X
X
0
X
0
1
0
1
X
X
0
X
0
1
1
0
X
X
1
X
1
0
0
1
Multiplexores
S0
S1
0 1
Ch 0
Ch 1
Ch 2
Ch 3
Electrónica Digital – Circuitos Combinacionales
Ch 1
Estos circuitos dirigen la
información procedente de
N canales en paralelo a un
único canal serie. Así pues
hay varias líneas de entrada de datos y una única de
salida. Para dirigir cada
línea de entrada a la salida
se necesita un selector de
línea de n canales (es como un descodificador). Las
aplicaciones típicas son la
multiplexación de canales
042
A. Martín
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digitales y sobre todo la multiplexación de funciones lógicas que permiten
reducir significativamente los circuitos electrónicos (aplicación en la Unidad
Aritmético Lógica ALU).
Demultiplexores
Su función es separar inequívocamente la información multiplexada.
En los sistemas de comunicaciones se necesita una referencia de
tiempo para poder extraer la información. Se puede obtener del
“protocolo” (organización del lenguaje de comunicación digital entre
dos dispositivos) ó bien mediante
sincronismo externo como señales
GPST, UTC, etc. Ver pág. 40 para
comprobar el funcionamiento del
IC 74154 como demultiplexor.
S0
S1
Sincronismo
0 1
Ch 0
Ch 1
0100011110
0100011110
Ch 2
Ch 3
Detectores de error
Cuando se intercambia información entre dos puntos se pueden producir errores. Su probabilidad depende principalmente del medio de transmisión (vulnerabilidad a interferencias, ruido, sensibilidad, envejecimiento, etc.) y de la fabricación de componentes y circuitos.
Los sistemas deben de estar dotados de dispositivos que detecten errores y a
ser posible los corrijan. Un procedimiento sencillo es el denominado código 2
en 5 (biquinario) que como su propio nombre indica tiene dos unos en los cinco
bits (ver códigos binarios). Otro procedimiento empleado comúnmente (enlaces
de corta distancia) es el denominado bit de paridad, bien sea par ó impar, que
consiste en añadir un bit a los (n-1) bits para formar un bloque de n bits, de tal
forma que el número total de UNOS en los n bits sea par ó impar. El bit de
paridad puede ir colocado a la izquierda ó a la derecha del bloque de n bits
según el protocolo que se utilice (ver el ejemplo del codificador de la pág. 41, el
bit de paridad es A7, para paridad par).
A medida que la probabilidad de error aumenta se hacen necesarios otros métodos como son los códigos Hamming (Cáp. 1 del Víctor P. Nelson Pág. 68),
códigos de redundancia cíclica (CRC) http://www.argo.es/~jcea/artic/ecccrc.htm, http://es.wikipedia.org/wiki/C%C3%B3digos_c%C3%ADclicos, códigos
convolucionales, etc.
http://www.isa.cie.uva.es/proyectos/codec/teoria4.html
Electrónica Digital – Circuitos Combinacionales
043
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Generadores de bit de paridad
Supongamos, a modo de ejemplo, la generación del bit de paridad par (P) ó impar (I) para 3 bits.
P=A ⊕ B ⊕ C
ABC P I
0 000 0 1
PAR/IMPAR
1 001 1 0
2 010 1 0
3 011 0 1
4 100 1 0
MULTIPLEXOR
A
5 101 0 1
B
6 110 0 1
C
7 111 1 0
P
I
El rectángulo sombreado se corresponde con un multiplexor de dos canales.
Una vez obtenida la paridad, se añade a los bits restantes según corresponda
por el protocolo.
Reconocedores de paridad
Nº
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
PABC
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
EP
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
EI
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
La nueva información llega a su destino y hay
que reconocer si alguna palabra (bloque de bits)
es errónea. De nuevo se cuentan los unos y se
generan las funciones de corrección. Las variables de entrada pasan a ser PABC y las funciones de error son EP (error de paridad par) y EI
(error de paridad impar). Un 1 lógico significa
que hay error en lógica positiva, pues la función
es “se ha producido error”.
PAR/IMPAR
0
MULTIPLEXOR
A
B
C
P
EP
EI
EP = P ⊕ A ⊕ B ⊕ C
De la misma forma, se ha utilizado un multiplexor de dos canales y el indicador
de protocolo Par/Impar para presentar la función de error.
______________
EI = P ⊕ A ⊕ B ⊕ C
Electrónica Digital – Circuitos Combinacionales
044
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Códigos de Hamming
Son una extensión de los bits de paridad cuyo objeto es la detección y corrección de un solo bit dentro de la palabra (Hamming 1 ó código corrector de errores simples SEC) ó la detección y corrección de un solo bit y la detección de
dos errores (Hamming 2 ó código corrector de errores simples y detector de
errores dobles SEC-DEC). Las memorias semiconductoras utilizan éste último.
Para comprender su funcionamiento, imaginemos una palabra de 4 bits de información (nyble). Se forman tres grupos con tres bits de los cuatro (los del diagrama) y se añade a cada grupo un bit de paridad par.
Mediante los diagramas de Venn es fácil seguir el proceso. La nueva palabra
está formada por los bits de información (Ii) y los tres bits de paridad (Pi),
pudiéndose empaquetar de distintas formas, por ejemplo I7 I6 I5 P4 I3 P2 P1 (a).
(c)
En (b) se representan los bits de
información. Se generan los bits
de paridad (c). La nueva palabra
empaquetada se transmite hacia
un receptor. Se detecta que uno
de los bits ha cambiado porque
las paridades no se corresponden (d). Si la paridad P2 está
bien, estando mal P1 y P4 es porque I5 es erróneo. Se procede a
su modificación.
Pero imaginemos que en lugar de
cambiar un solo bit cambian dos.
El procedimiento de detección
(que no corrección) necesita de
un bit adicional de paridad. Este
bit controla la paridad total (recuadro externo).
En (g) se representa el bit de
paridad par total. En (h) los dos
bits rojos están cambiados respecto de los iniciales. Hamming
asigna error en I5 lo que en
principio empeora las cosas,
produce el cambio (bit verde) y
genera la paridad total. Al compararla con la que debe de
tener obtiene la desigualdad
proporcionando información de doble error. Se puede comprobar que si falla en
la transmisión el bit de paridad total, la corrección es buena pero ha detectado
dos fallos y no sabe que la corrección ha sido buena.
Electrónica Digital – Circuitos Combinacionales
045
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Generador del código Hamming 1
Para una palabra con códigos de corrección Hamming de “2n -1” bits, le corresponden “n” bits de paridad y “(2n-1) – n” de información. Así por ejemplo una
palabra de 7 bits tiene 3 de paridad y 4 de información, una palabra de 63 bits
tendrá 6 de paridad y 57 de información.
Supongamos el caso de 7 bits cuyo empaquetamiento por protocolo se
corresponde con
I7 I6 I5 P4 I3 P2 P1
La generación de paridades par P4 P2 P1 se corresponde de tal forma que P1
controla la paridad de los órdenes 1, 3, 5 y 7; P2 la de 2, 3, 6 y 7; P4 la de 4, 5,
6 y 7.
Cuando se recibe en el otro extremo
de la línea se generan las funciones
de paridad par C4 C2 C1 para los
mismos conjuntos anteriores, es
decir C1 controla la paridad de los
órdenes 1, 3, 5 y 7; C2 la de 2, 3, 6 y
7; C4 la de 4, 5, 6 y 7. Allí donde se
generen “1s” significa que ha habido
un error. Dependiendo de donde
aparezcan los “1s” se obtendrá la
posición del bit equivocado.
P4P2P1
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Generación
C4C2C1 Bit incorrecto
0 0 0
NINGUNO
0 0 1
1
0 1 0
2
0 1 1
3
1 0 0
4
1 0 1
5
1 1 0
6
1 1 1
7
Comprobación
En un apartado anterior, se obtuvieron las expresiones algebraicas para
paridad par de forma tal que
Pd = Ia ⊕ Ib ⊕ Ic
I6
I7
I5
I3
0
1
1
P1
P2
P4
0 0 1 1 1 1 0
4
0011
Electrónica Digital – Circuitos Combinacionales
046
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7
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Es decir:
P1 = I3 ⊕ I5 ⊕ I7
P2 = I3 ⊕ I6 ⊕ I7
P4 = I5 ⊕ I6 ⊕ I7
Corrector de errores del código Hamming 1
Llega la palabra de 7 bits I7 I6 I5 P4 I3 P2 P1. Se comprueban los grupos con su
paridad correspondiente. Las funciones C4, C2 y C1 corresponden a los grupos
I7 I6 I5 P4, I7 I6 I3 P2 y I7 I5 I3 P1 respectivamente, así pues:
Ci = Ia ⊕ Ib ⊕ Ic ⊕ Pd
con:
C4 = I7 ⊕ I6 ⊕ I5 ⊕ P4
C2 = I7 ⊕ I6 ⊕ I3 ⊕ P2
C1 = I7 ⊕ I5 ⊕ I3 ⊕ P1
I7 I6 I5 P4 I3 P2 P1
1001111
M-2 1
Todo correcto
C1
Error I3
M-2 1
I3
Error I5
C2
I5
Error I6
M-2 0
I6
Error I7
I7
C4
0
0
0
1
Correctores
siendo el bloque M-2:
A
B
C
P
Ci
Electrónica Digital – Circuitos Combinacionales
M-2
047
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Sumadores aritméticos
Semisumador
La suma aritmética de dos bits en binario está definida por la tabla adjunta. Se
producen dos dígitos binarios, el bit de suma (S) y el bit de acarreo (Cout).
a
b
S
Cout
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
S
a
S
SEMISUMADOR
Cout
Cout
b
Sumador completo
La suma de dos bits produce un acarreo, por lo que cuando se van a sumar
dos bits dentro de una palabra, las entradas del sumador de bit serán los dos
bits de los sumandos y el acarreo de la etapa anterior (Cin), produciendo como
salidas el bit de suma de la etapa en cuestión y el acarreo de salida de la
misma. A este tipo de sumador se le denomina “sumador completo” ó FA (Full
Adder).
Se puede partir de la tabla de verdad y simplificar mediante mapas K, proporcionando el siguiente circuito:
abCin
S
Cout
0 0 0
0
0
0 0 1
1
0
0 1 0
1
0
0 1 1
0
1
1 0 0
1
0
1 0 1
0
1
1 1 0
0
1
1 1 1
1
1
También puede ser realizado mediante semisumadores, como se muestra a
continuación:
Electrónica Digital – Circuitos Combinacionales
048
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S = a + b + Cin
Cout = a b + (a + b) Cin
a
b
a
S
Cin
S
FA
b
Cout
Cout
Cin
A partir sumadores de un bit, se pueden obtener de cuatro bits, ocho etc., sin
más que colocar en cascada sumadores de un bit, de cuatro, etc.
a3 b3
a2 b2
a1 b1
Cin
Cin
FA
Cin
FA
Cout
a0 b0
FA
Cout
S3
Cin
FA
Cout
S2
Cout
S1
S0
Comercialmente se encuentran circuitos integrados de mediana escala de integración como son los 74LS83A y 74LS283 (no son intercambiables por tener
distinto patillaje) así como en las correspondientes familias CMOS. Se trata de
sumadores de cuatro bits con los que obtener sumadores de 8, 12, 16, …, etc
bits.
a15-12
b15-12
a11- 8
b11- 8
Cin
74LS283
Cout
Cin
74LS283
Cout
S15-12
a7- 4
b7- 4
a3-0
b3-0
Cin
Cin
74LS283
Cout
S11- 8
Electrónica Digital – Circuitos Combinacionales
74LS283
Cout
S7- 4
S3-0
049
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Lo mismo que se ha hecho con la suma aritmética se hace con la resta aritmética, teniendo en cuenta el adeudo en lugar del acarreo. Realizar como ejercicio
de aplicación un IC para 4 bits.
Comparadores
Realizan la comparación de dos magnitudes binarias, determinando su relación
como: mayor, menor, igual, mayor ó igual, etc.
Empecemos por palabras de dos bits y las funciones de comparación mayor
(>), menor (<) e igual (=). El alumno lo realizará para números de un bit.
Partiendo de la tabla de verdad:
A1A0B1B0
>
<
0
0 0 0 0
1
0 0 0 1
1
2
0 01 0
1
3
0 0 1 1
1
4
0 1 0 0
5
0 1 0 1
6
0 1 1 0
1
7
0 1 1 1
1
8
1 0 0 0
1
9
1 0 0 1
1
10
1 0 1 0
11
1 0 1 1
12
1 1 0 0
1
13
1 1 0 1
1
14
1 1 1 0
1
15
1 1 1 1
=
1
1
1
1
1
1
y una vez simplificadas las funciones mediante mapas K, se realiza el circuito y
empaquetamos para dos bits:
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050
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A1A0
B1B0
Mayor Igual Menor
>
=
<
A partir de este circuito, se realiza el comparador de dos bit para el establecimiento en cascada, al generar el de 4 bits como sigue:
An3A2n-1 B
Bn3B
Bn-1
2
A1A0
Mayor Igual Menor
>
=
B1B0
Mayor Igual Menor
<
>
=
<
An3A2n-1 B
Bn3B
Bn-1
2
COMPARADOR
EN CASCADA
PARA 2 BITS
>out
>in
Mayor Igual Menor
>
=out
=in
<out
<in
>out
=
<
COMPARADOR
EN CASCADA
PARA 2 BITS
>in
=out
=in
<out
<in
A partir de este módulo se pueden establecer comparaciones de n bits sin más
que ponerlos en cascada y al que ocupa el lugar menos significativo introducirle
como entradas de comparación el valor “010”. Ejemplo de comparación de 8
bits:
A7 A6 B7 B6
A5 A4 B5 B4
A3 A2 B3 B2
A1 A0 B1 B0
>
>
>
>
0
=
=
=
=
1
<
<
<
<
0
Comercialmente, disponible para cuatro bits es el IC 7485.
Electrónica Digital – Circuitos Combinacionales
051
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Unidad Aritmético Lógica (ALU)
Es el corazón de la Unidad Central de Proceso (CPU). Su función es la realización de las operaciones aritméticas y lógicas con los datos. La unidad de control, la memoria, registros y dispositivos de entrada/salida (E/S ó I/O)
suministran la información a la ALU.
an-1 ... a1a0
Se representa simbólicamente por:
bn-1 ... b1b0
Mediante los códigos de selección S se obtiene el resultado F de aplicar la operación a los
operandos A y B.
sk-1 ... s1s0
El ejemplo que sigue es la realización de una
ALU que realiza ocho operariones (3 bits) con
operandos de n bits según la tabla que se
muestra:
fn-1 ... f1f0
CÓDIGO DE SELECCIÓN
FUNCIÓN
S2
S1
S0
SÍMBOLO
NOMBRE
0
0
0
A+B
Suma aritmética
0
0
1
A-B
Resta aritmética
0
1
0
A+1
Incremento
0
1
1
A-1
Decremento
1
0
0
A.B
Producto Lógico
1
0
1
A+B
Suma Lógica
1
1
0
A
Inversión
1
1
1
A + B
Módulo 2
Como en el caso de otros circuitos combinacionales, se determina el circuito lógico para un bit intermedio de la palabra de n bits y se procede a conectarlos
en cascada con las particularidades de los bits que correspondan. El bit de
orden “i” representado a continuación dará lugar a una ALU de n bits de la
siguiente forma.
ai
bi
ci
ci-1
ALU
MÓDULO ALU
PARA 1 BIT
s2s1s0
fi
Electrónica Digital – Circuitos Combinacionales
052
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an-1
bn-1
a1
cn-2
cn-1
ALU
fn-1
b1
c1
a0
b0
c0
c-1
ALU
ALU
f1
f0
CÓDIGOS DE SELECCIÓN ALU
GENERADOR
DE ACARREO
INICIAL
S2 S1 S 0
Como hay que realizar operaciones aritméticas y operaciones lógicas, hemos
de pensar en un multiplexor de dos bloques mediante el selector S2 que diferencia el tipo de operaciones:
S2
f LU
LU
LU
AU
i
fi
AU
MULTIPLEXOR
f AU
i
Para realizar la unidad lógica se pueden multiplexar las cuatro operaciones lógicas o establecer la tabla de verdad para las variables de entrada definidas
por S1S0aibi
S0
S1
ai
bi
f LU
i
Para realizar la unidad aritmética utilizaremos un sumador completo (FA) transformando todas las operaciones aritméticas en sumas aritméticas. Para este
fin, el operando bi va a ser transformado en un circuito denominado Y-GEN que
Electrónica Digital – Circuitos Combinacionales
053
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ai
bi
Y- GEN
yi
Ci-1
FA
Ci
S1S0
proporcionará una salida yi que al sumarla aritméticamente a la entrada ai producirá el resultado
deseado fAUi.
La suma aritmética se realiza tal cual en el sumador completo, introduciendo cada bit de los operandos en el lugar correspondiente. La función es
yi = bi.
La resta se tratará como “complemento a dos”, es
decir, bi se pasa a C-2 (cambio de “0s” por “1s” y
viceversa, sumando “1” en la posición menos significativa) y se inhibe el
acarreo final Cn-1 (es decisión de la CPU en base al sistema que utiliza para la
resta, en este caso es la inhibición). La función yi del Y-GEN será transformar
bi en su complemento (cambio de “0s” por “1s” y viceversa) e introducir un “1”
en el generador de acarreo inicial (C-GEN) C-1.
fAUi
El incremento se tratará haciendo todos los yi = 0, introduciendo un “1” en el
generador de acarreo inicial C-1.
Finalmente el decremento consiste en restar una unidad, al pasar a C-2 el
número 1 de resta, pasa a ser 11111……1111 en complemento a dos, luego yi
= 1, introduciendo un “0” en el generador de acarreo inicial C-1.
La tabla de verdad que proporciona los valores de yi y C-1 en función de los
códigos de selección viene dada por:
Y-GEN y C-GEN
Función
S1
S0
Suma
0
0
Resta
0
1
Incremento
1
0
Decremento
1
1
s1
yi
bi
bi
0
1
C-1
0
1
1
0
s0
C-1
Con lo que C-1 es suma módulo 2 (EXOR) de S1 y S0. yi se obtiene simplificando por Mapas K:
S1 S0 bi
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
yi
0
1
1
0
0
0
1
1
yi
yi = s0bi + s1s0 + s1s0bi
S1S0
= s0 (s1 + bi) + s0s1bi
= s0 (s1bi) + s0s1bi
yi = s0 + (s1bi)
bi
bi
0
s1
1
1
00
01
1
11
1
10
s0
1
yi
El circuito completo ALU para el bit de inicio será:
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a0 b0
s1s0
c0
c-1
FA
s2s1s0
s2
f0
y extendido a n bits:
an bn ……….
a2 b2
a1 b1
a0 b0
s1s0
FA
c2
FA
FA
c-1
c0
c1
s2
fn ………
f2
s2s1s0
f0
f1
GENERADOR
DE ACARREO
INICIAL
ALU
ALU
CÓDIGOS DE SELECCIÓN ALU
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ALU
S2S1S0
055
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Para mayor información se recomienda "Análisis y Diseño de Circuitos Lógicos
Digitales" de Nelson, Víctor P. 621.38 ANA NEL.
Así mismo encontrará características y aplicaciones en el IC 74181 preparado
para 4 bits y 16 operaciones lógicas y 16 aritméticas
http://www.datasheetcatalog.net/es/datasheets_pdf/7/4/L/S/74LS181.shtml
http://www.tranzistoare.ro/datasheets/90/375481_DS.pdf
http://www.geomundos.com/mexico/tecnologia/alu-74ls181_doc_13449.html
http://www.micropik.com/provisional/pag_ci_74LSXXX.htm
FIN CIRCUITOS COMBINACIONALES
Electrónica Digital – Circuitos Combinacionales
056
A. Martín
A. Martín
04 DIGITAL
LATCHS y FLIP FLOPS
(Febrero 2008)
LATCHS
FLIP FLOPS
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Elementos de memoria
Los elementos de memoria
más simples son los biestables. Hay dos tipos:
LATCH (cerrojo): la salida
sigue los cambios de nivel
de la entrada en el biestable.
FLIP-FLOP: los cambios a
la salida se producen con
una señal externa que es el
reloj (CLK).
Set
Latch
Reset
Q
Activos por cambios de nivel
Set
Reset
Flip-flop
Clock
Las diferencias en el tiempo
entre los dos elementos
son:
Q
Activos por frente de reloj
Latch SR
Son activos por cambio de nivel. Pueden ser realizados con tecnología NOR y
tecnología NAND.
R
Q
Q
SR
Qn
Qn
00
01
10
11
Qn-1 Qn-1
0
1
1
0
0
0
Sin cambio
RESET
SET
Estado ambiguo
S
Las entradas S = 1 y R = 1 producen ambigüedad en la salida ya que en el álgebra de Boole el opuesto a “0” es “1” y viceversa. Si estando en este estado
se pretendiese pasar al definido por las entradas S = 0 y R = 0, la salida en Q
podría ser “0” ó “1” dependiendo de cual de las dos puertas lógicas sea más rápida, lo que resulta inadmisible. El estado en esta condiciones viene determinado por lo que se denominan “condiciones de carrera”. Por este motivo al estado
ambiguo también se le llama Estado Prohibido, porque no se debe de entrar
en él. El paso al Reset y al Set se realiza con absoluta normalidad desde el
estado ambiguo.
Electrónica Digital – Latchs y Flip Flops
061
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Realizado con puertas nand sería:
S
S R Qn Qn
00
1
1
1
01
0
0
10
1
1 1 Qn-1 Qn-1
Q
Q
Estado ambiguo
SET
RESET
Sin cambio
R
El orden de las entradas ha cambiado para mantener la estructura visual de Q
arriba. Las entradas son activas en bajo funcionalmente.
Los símbolos que se utilizan normalmente para su representación gráfica son:
Latch SR controlado (Enable)
A los latch anteriores se les añade una entrada adicional, “enable” (habilitador,
capacitador) para que se produzca el cambio a la salida cuando se active la
misma.
R
Q
C
Q
CSR
0XX
100
101
110
111
Qn-1
X
X
X
X
X
Qn
Sin cambio
Sin cambio
0 RESET
1 SET
Estado ambiguo
S
Latch D (Delay) controlado
Para no entrar en el estado ambiguo, basta con que la entrada S sea contraria
a R. Para este fin se introduce un inversor en cualquiera de las entradas.
Electrónica Digital – Latchs y Flip Flops
062
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R
D
Q
C
C D Qn-1
X
0X
X
10
X
11
Qn
Sin cambio
0
1
Q
S
Analizando los retrasos introducidos en el inversor, cada vez que cambia la entrada D, instantáneamente aparece 00 ó 11 en RS, pero al cabo de unos nanosegundos pasan a ser 10 ó 01 respectivamente. Entra en el estado ambiguo 00
pero asegurando que el siguiente estado es 10.
Este tipo de latch se dice “transparente” ya que la salida es el reflejo de la
entrada con el capacitador activado.
FLIP-FLOP (FF)
Estos dispositivos cambian por flanco, bien de subida o de bajada. En realidad
son por cambio de nivel por enable, lo que ocurre es que el tiempo de duración
del mismo es del orden de los nanosegundos. Visto de lejos parece representar
uno de los frentes de reloj (dependiendo del circuito será de subida o bajada).
Es necesario disponer de un reloj externo al circuito para que al introducirlo en
el FF se produzca la salida en el momento en el que el reloj pasa por el flanco
necesario. La salida dependerá, como en los latch, del valor de las entradas y
de la historia.
Para que los FF detecten frentes de reloj se añade un circuito que actúa sobre
los latch controlados:
Generación del frente de
subida del reloj A
Electrónica Digital – Latchs y Flip Flops
063
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R
Flip-flop SR
R
Q
Añadiendo el detector de frente al latch controlado SR se
obtiene el FF'SR.
Clock
C
Q
La tabla de verdad es la misS
S
ma que la del latch SR, de tal
forma que cuando llegue el frente de subida del reloj (ó bajada, según el
símbolo), se habilitarán los valores de entrada, no pudiéndose cambiar las
mismas en la transición del frente (antes, durante y después).
Q
S
SR
XX
00
01
10
11
Clock
Q
R
Qn-1
X
X
X
X
X
Qn
Sin cambio
Sin cambio
0 RESET
1 SET
Estado ambiguo
Tipos Flip-flop
Aparte del mencionado SR, existen otras disposiciones como son JK (J & K de
Hughes Aircraft Company), D (Delay) y T (Toggle).
El FF-JK elimina completamente el estado ambiguo mediante una modificación
en las entradas:
S
J
Q
Clock
K
R
Q
JK
00
01
10
11
Clk
Qn
Sin cambio
0 RESET
1 SET
Cambio
Con JK (00) a la llegada del frente de subida producirá salida sin cambio,
respecto de la salida del estado anterior. Con JK (11) la salida cambiará (basculará), es decir, si había un “0” se obtiene un “1” y viceversa.
Estos flip flops son los más utilizados ya que el resto pueden ser obtenidos a
partir de él:
Electrónica Digital – Latchs y Flip Flops
064
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Es un seudo SR ya que no presenta ambigüedad.
Las entradas SR, JK, D y T están sincronizadas con una señal externa, motivo
por el que se denominan “síncronas”. Cuando en un momento determinado se
quiere cambiar el estado de un FF sin tener en cuenta el reloj, es necesario disponer de “entradas asíncronas” para poner Q = 0 (Clear) ó Q = 1 (Preset).
Estas entradas normalmente no están activadas. Dependiendo de la actividad
de las mismas (en alto ó en bajo) así serán los valores lógicos que hay que proporcionar. En ningún caso podrán estar activadas las dos entradas asíncronas,
ya que son contradictorias.
Clear
Pr
R
K
Q
C
Clock
Q
J
Clock
Q
J
Q
K
S
Cl
Preset
En caso representado es un JK con tecnología NOR (la del latch) en el que las
entradas asíncronas son activas en alto.
J
K
Pr
Cl
CLK
Q
Electrónica Digital – Latchs y Flip Flops
065
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Como se puede observar, las entradas asíncronas tienen prioridad frente a las
síncronas. Basta comprobarlo en el circuito.
Lo que sigue son aplicaciones de estos elementos de memoria a circuitos lógicos de funciones más complejas: divisores de frecuencia, contadores asíncronos y síncronos, registros, reconocedores de secuencia, etc.
FIN
Electrónica Digital – Latchs y Flip Flops
066
A. Martín
A. Martín
05 DIGITAL
CIRCUITOS SECUENCIALES
(Febrero 2009)
CIRCUITOS SECUENCIALES
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Se denominan circuitos secuenciales los dispositivos electrónicos en los que la
salida depende tanto de los valores que toman las variables de entrada como
del estado en el que se encontraba el circuito con anterioridad. Son circuitos
que dependen de su historia; en otras palabras, tienen memoria.
DIVISORES DE FRECUENCIA (Contadores de rizo)
Proporcionan la división de frecuencia de una señal cuadrada por 2, 22, 23, 2n,
siendo “n” el número de flip-flops utilizados en la cadena.
Ji = Ki = 1
C.I. 0000
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
CLK
Q0
Q1
Q2
Q3
CONTADORES ASÍNCRONOS
El mismo circuito constituye un contador si se toman los estados de las salidas
de los flip-flops al mismo tiempo Q3Q2Q1Q0. El conteo en decimal es descendente, siendo en este caso 0, 15, 14, 13, …., 3, 2, 1, 0, 15, 14, …
Electrónica Digital – Circuitos Secuenciales
061
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Ji = Ki = 1
C.I. 0000
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Descendente Módulo 16
CLK
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Q0
Q1
Q2
Q3
Si los flip-flops fuesen activos con el frente de bajada, se obtendría un contador
asíncrono ascendente 0, 1, 2, …, 14, 15, 0, 1, ….
Ji = Ki = 1
C.I. 0000
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Ascendente Módulo 16
CLK
0
1
2
3
4
5
6
7
8
9
10 11
12
13 14
15
0
Q0
Q1
Q2
Q3
Al número de estados que cuentan se le denomina módulo. En los dos casos
que se acaban de describir se dice que son módulo 16.
Electrónica Digital – Circuitos Secuenciales
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Otras disposiciones pueden proporcionar contadores descendentes, por ejemplo, utilizando las salidas negadas de los flip-flops con los clock activos con el
frente de bajada.
Ji = K i = 1
C.I. 0000
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Descendente Módulo 16
CLK
0 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Q0
Q1
Q2
Q3
Si en esta disposición la actividad de los CLK es con el frente de subida se obtiene un contador ascendente.
Ji = Ki = 1
C.I. 0000
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Ascendente Módulo 16
CLK
0
1
2
3
4
5
6
7
8
9
10 11
12
13 14
15
0
Q0
Q1
Q2
Q3
Se pueden comprobar otros contadores asíncronos tomando las lecturas de
conteo en las salidas negadas (raramente se emplean, pues las salidas se
toman normalmente en “Q”).
Electrónica Digital – Circuitos Secuenciales
063
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La señal de reloj de cada flip-flop no se realiza en el mismo tiempo debido a los
retardos de propagación, por este motivo se denominan “asíncronos” a diferencia de otros contadores en los que los FF se disparan al unísono (síncroQ3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Descendente Módulo 16
CLK
Q0
Q1
Q2
Q3
Ventana de estado máxima
Retraso de FF0
Serie de estados erróneos (glitch)
nos). Ver problema CSCA-2.
Los retardos producidos por la propagación, originan estados erróneos (glitch)
que pueden ser causa de un funcionamiento defectuoso del conjunto electrónico del que forman parte. Por este motivo su utilización es muy limitada.
Estos contadores se inician en un estado que no tiene porque coincidir con
“0,0,0,…,00”, sino que al arrancar los FF cada uno de ellos tomará una salida y
al introducir el reloj en el FF menos significativo se procederá al conteo
ascendente ó descendente desde la posición de arranque según el tipo de
contador. Si se quiere empezar en “0 decimal” habrá que utilizar los PRESET y
CLEAR de los FF según la actividad de las entradas asíncronas. (Ver problema
CSCA-1 apdo 2º)
Se puede realizar un contador ascendente/descendente utilizando un multiplexor para encaminar la salida Q ó su negada hacia la siguiente entrada de reloj
tal y como se muestra:
Los relojes utilizados son activos con frente de bajada. La línea de selección
está configurada cono "0" ascendente y "1" descendente. Si la disposición es
de relojes activos con frente de subida, será "1" ascendente y "0" descendente.
Electrónica Digital – Circuitos Secuenciales
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Q1
Q2
Q0
Ji = Ki = 1
FF2
FF1
FF0
Ascendente / Descendente
Q1
Q2
Q0
Ji = Ki = 1
FF2
FF1
FF0
Ascendente / Descendente
En este tipo de contadores, si se cambia el modo de ascendente a descendente ó viceversa, puede producirse un salto en el conteo si el cambio coincide en
el momento en el que se producen los glitch. Para evitar esta anomalía, se para
la señal de reloj, a continuación se modifica el modo y se activan las configuraciones de los FF en la parada, pues puede haber variado el estado de algún FF
al modificar el modo (Ver problema CSCA-1 apdo 3º). Estos dispositivos se
realizan para funcionar en un sentido u otro con unas condiciones iniciales
determinadas.
Los contadores pueden contar un módulo inferior al máximo (dado por el número de FF’s) cortando la secuencia. Estos contadores se conocen como “contadores truncados”, pudiendo iniciarse en cualquier estado de la secuencia a
través de las entradas asíncronas necesariamente.
Un contador ampliamente utilizado es el contador de décadas ó módulo 10 que
pasa por los estados decimales 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10-0, 1, 2,… Para
realizar la secuencia truncada se fuerza al contador a que cuando se detecte el
10 decimal (1010) a la salida, se active el CLEAR del contador mediante el pulso indicador de década Pid. Los pulsos indicadores de décadas u otros módulos
pueden ser contados para obtener contadores integrados que permitan realizar
distintas cuentas de forma sencilla, rápida y económica. La anchura de los Pid
está determinada por el tiempo de retraso de los FFs.
Electrónica Digital – Circuitos Secuenciales
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CLK
Q0
Q1
Q2
Q3
Pid
9 10 0
Ji = Ki = 1
C.I. 0000
1
Q3
J3
Q3
K3
0
Q2
J2
Q2
K2
CL
1
Q1
J1
Q1
K1
CL
0
CL
Q0
J0
Q0
K0
CL
Pid
Comercialmente estos contadores están representados por el IC LS293 constituido por un FF aislado, tres FFs en cascada y una puerta NAND para los CLR.
10
11
12
9
5
4
8
13
Electrónica Digital – Circuitos Secuenciales
066
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Otras variantes son: LS290, LS90, LS92, LS93A, S93 con otras topologías para
implementar otros circuitos. La versatilidad del circuito es tal que se puede
utilizar con J=K=1, como divisor de frecuencia por 2, contador asíncrono mod.
8, mod. 16, mod. 10, mod. 12 entre otras opciones.
CP0
CP1
MR1
MR2
74LS293
Mod. 16
CP0
CP1
MR1
MR2
74LS293
Mod. 12
Q3Q2Q1Q0
CP0
CP1
MR1
MR2
Q3Q2Q1Q0
74LS293
Mod. 10
Q3Q2Q1Q0
Una aplicación típica es su utilización en la medida del tiempo solar medio partiendo de un periodo de oscilación de 1 segundo. Se cuentan 60 segundos
(10x6, 6x10, 12x5 ó 5x12), de igual forma 60 minutos, a continuación horas (12
a.m., 12 p.m. ó 24). Se puede realizar con módulo 12 de forma mas sencilla,
pero la presentación visual lo haría mas complejo. Una vez establecido el
conteo del día solar medio, mediante memorias se distribuyen los meses según
el calendario elegido (Gregoriano, Juliano, etc.) MC146818. El uso de contadores en los meses es muy complejo pues las inicializaciones mensuales varían
para contar 30, 31 ó 28; éste último con el agravante de las correciones a 29
días según los multiplos de 4, 100, 400 etc.,; por este motivo es mas sencillo el
empleo de memorias.
Cuando en el conteo de un número determinado de estados, se presenta algún
estado repetido, no se puede determinar cual es el estado que debe de marcar
el contador cuando pasa por ellos. Sea, por ejemplo la serie dada por los estados A, B, C, B, D, A, B, B y se repite A, B, C,… Al tratarse de cuatro estados
diferentes serán necesarios 2 FF para realizar el contador, pero no es posible
realizarlo por tener la serie estados repetidos, apareciendo a veces en sentido
ascendente y otras en descendente. La solución más sencilla consiste en realizar un contador módulo 8 (número de estados, estén ó no repetidos), independientemente que sea ascendente ó descendente y proceder al codificado de las
salidas del contador a los estados deseados (A, B, C, se proporcionarán en un
determinado código binario).
CONTADORES SÍNCRONOS
Los problemas de retraso en los contadores asíncronos se solucionan disparando al unísono las entradas CLK de los FFs.
Para la realización de estos contadores se genera la Tabla de Excitaciones,
para que después de simplificar se construya el circuito en cuestión.
El esquema general responde a “n” FFs que proporcionan un máximo de 2n
estados. El contador se encontrará en un momento dado en lo que se denomina “estado actual” y como consecuencia de los valores que se coloquen en
Electrónica Digital – Circuitos Secuenciales
067
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las entradas síncronas (excitación) del contador, con la llegada del frente activo
de reloj, pasará a un nuevo estado denominado “estado siguiente”.
CIRCUITO DE EXCITACIONES
Q1
J1
Q0
J0
Q1
K1
Q0
K0
CIRCUITO C.I.
Pr
Cl
Se pueden realizar con cualquier tipo de FF (D, T y JK).
Ejemplos de realización:
Contador síncrono ascendente módulo 8
La secuencia de conteo con condiciones iniciales será 0, 1, 2,…., 6, 7, 0, 1, de
forma periódica. Se construye la tabla de verdad a partir de la tabla inversa del
FF JK
CONTADOR SÍNCRONO ASCENDENTE M0DULO 8
Actual Siguiente
EXCITACIONES
Nº
y’2y’1y’0
y2y1y0
J2 K2 J1 K1 J0 K0
0
000
0 0 1
0
0
1
1
001
0 1 0
0
1
1
2
010
0 1 1
0
0
1
3
011
1 0 0
1
1
1
4
100
1 0 1
0
0
1
5
101
1 1 0
0
1
1
6
110
1 1 1
0
0
1
7
111
0 0 0
1
1
1
Qn
0
0
1
1
Qn+1
0
1
0
1
J
0
1
-
K
1
0
Antes de proceder a simplificar por Mapas K se mira alguna combinación fácil
de las variables de entrada en el estado actual. No se puede identificar la
columna de estado siguiente ya que se pretenden obtener los valores de las
excitaciones necesarias desde el estado actual.
Las funciones de excitación, sin necesidad de Mapas K y circuito son:
Electrónica Digital – Circuitos Secuenciales
068
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Ecuaciones de excitación
J2 = K2 = y1y0
J1 = K 1 = y0
J0 = K0 = 1
Q
"1"
Q1
2
CIRCUITO C.I.
Q0
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
Si hubiera sido descendente, se puede comprobar que las ecuaciones de excitación serían:
J2 = K2 = y1y0
J1 = K1 = y0
J0 = K0 = 1
__
__ __
__
Y el circuito sería similar, sin más que tomar y0 en Q0 e y1 en Q1. Fácilmente se
obtendría el contador síncrono ascendente/descendente con la inclusión de
multiplexores.
Contador síncrono de secuencia truncada
Se trata de contadores con un número de estados inferior al proporcionado por
el número de FFs (2n). Por ejemplo, contador ascendente módulo 5 cuya serie
de conteo sea 2, 3, 4, 5, 6, 2, 3, ….Al ser cinco estados se necesitan 3 FF que
proporcionan ocho estados, del 0 al 7 decimal. Como el conteo está dentro de
la serie 0-7 se realiza como en el caso anterior (sin codificador), teniendo en
cuenta que ahora aparecen indiferencias y además, en el estado seis pasará al
estado dos.
CONTADOR SÍNCRONO 2, 3, 4, 5, 6, 2, 3, …
Actual Siguiente EXCITACIONES
Nº
y2y1y0 y’2y’1y’0
J2 K2 J1 K1 J0 K0
0
000
- - 1
001
- - 010
0 1 1
0 - 0 1 2
011
1 0 0
1 - 1 - 1
3
100
1 0 1
- 0 0 - 1 4
101
1 1 0
- 0 1 - 1
5
- 1 - 0 0 6
110
0 1 0
7
111
- - -
Electrónica Digital – Circuitos Secuenciales
069
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Las funciones de excitación y circuito serán:
Ecuaciones de excitación
J2 = J1 = K1 = y0
K2 = y1
J0 = K0 = y2 + y1
CIRCUITO C.I.
Q2
Q1
Q0
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
Contador síncrono de secuencia truncada con convertidor y/o
estados repetidos
Cuando la serie de conteo decimal tiene algún estado definido por un número
fuera del módulo utilizado en razón a los FF utilizados o la serie de conteo tiene
números repetidos se procede a realizar un contador (tanto para síncronos como para asíncronos) del módulo que corresponda, de forma que las salidas
que produzca se conviertan a los valores expresados en el conteo.
Imaginemos el ejemplo anterior con la salvedad que la serie de conteo sea 15,
9, 15, 10, 8, y se repite. Hay múltiples soluciones, una de ellas puede ser
utilizar el contador 2, 3, 4, 5, 6 utilizado con anterioridad y convertir (codificar)
de forma que establezcamos la correspondencia (2-15), (3-9), (4-15), (5-10) y
(6-8). El número de bits del convertidor (codificador) será de cuatro (expresión
del 15 en binario)
CONTADOR SÍNCRONO (15,9,15,10,8),15,9
(2, 3, 4, 5, 6), 2, 3
Convertidor
Actual Siguiente
EXCITACIONES
Nº
y’2y’1y’0
a b c d y2y1y0
J2 K2 J1 K1 J0 K0
0 -- -- -- -- 0 0 0
- - 1 -- -- -- -- 0 0 1
- - 010
0 1 1
0
0
1
2 1 1 1 1
011
1 0 0
1
1
1
3 1 0 0 1
100
1 0 1
0
0
1
4 1 1 1 1
101
1 1 0
0
1
1
5 1 0 1 0
1
0
0
6 1 0 0 0
110
0 1 0
7 -- -- -- -- 1 1 1
- - Hay que hacer notar que el convertidor es independiente del reloj y presentará
codificado el valor que aparece en las salidas y2y1y0.
Electrónica Digital – Circuitos Secuenciales
070
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Una vez realizada las simplificaciones por Mapas K-3 se obtienen las ecuaciones del convertidor y de excitaciones:
y1
y0
"1"
a
b
c
d
y2
a=1
b = y1y0 + y2y0
c = y1 + y2y0
d = y2 + y1y0
Q2
J2 = J1 = K1 = y0
K 2 = y1
J0 = K0 = y2 + y1
CIRCUITO C.I.
Q1
Q0
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
REGISTROS DE DESPLAZAMIENTO
Un registro de desplazamiento almacena y desplaza información. Se considera
una memoria temporal, ya que mantiene datos durante un determinado tiempo.
Están formados normalmente por tantos FFs tipo D como bits contengan las
palabras a manejar. El desplazamiento dentro del registro estará en función de
su arquitectura, produciéndose con los frentes activos del reloj (CLK).
Hay varias aplicaciones como son:
Transferencia de datos intermodal.
Consumo de tiempo (ciclos de reloj).
Contadores.
Generadores de secuencias pseudoaleatorias.
TRANSFERENCIA DE DATOS INTERMODAL
Las entradas y salidas de los registros pueden ser en serie o paralelo. En serie
significa que los bits de cada palabra entran ó salen de uno en uno, mientras
que en paralelo lo hacen todos a la vez. Esto da lugar a los siguientes registros
de desplazamiento según se combinen:
Electrónica Digital – Circuitos Secuenciales
071
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a) entrada serie y salida serie
Como se recordará, el FF tipo D se hace transparente con la llegada del frente
activo del reloj, en este caso con el de subida. A cada golpe de reloj se irán
desplazando a derecha los bits que se presentan en la entrada.
BIT DE ENTRADA
1
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
0
BIT DE SALIDA
1
1
D
“1”
0
Q
D
0
Q
Q
D
Q
Q
Q
CLEAR
“0"
Antes de introducir los datos, se inicializan los registros con las entradas asíncronas (Preset y Clear).
BIT DE ENTRADA
BIT DE SALIDA
0
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
“0”
D
Q
Q
0
D
Q
Q
0
D
Q
Q
CLEAR
“1"
Estos registros tienen su principal aplicación en el consumo de tiempo. Cuando
una señal se quiere retrasar, se la hace pasar por un número determinado de
FF a fin de que se sumen los retrasos y la información llegue en el momento
deseado. Es de amplio uso en la correlación de señales (comparación de una
señal externa con una réplica de la misma generada por el usuario para la
determinación del tiempo de llegada TOA en el GPS)
b) entrada serie y salida paralelo
Electrónica Digital – Circuitos Secuenciales
072
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Los datos se introducen en serie, con tantos golpes de reloj como bits tenga la
palabra y se transfieren al unísono.
Cuando se transmiten datos entre dos puntos distantes, normalmente hay que
realizarlo en serie, ya que no se dispone de líneas de transmisión de tantos bits
como tienen las palabras a utilizar. Por este motivo a la recepción de datos en
serie se le aplica esta transformación para manejar la información por palabras
(paralelo).
CONTADOR
MÓDULO 3
0
1
1
0
1
1
BITS DE SALIDA
3-0
BIT DE ENTRADA
0
1
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
1
0
D
“1”
Q
D
Q
Q
D
0
Q
Q
Q
CLEAR
“0"
c) entrada paralelo y salida paralelo
1
BITS DE SALIDA
“1”
D
Q
1
D
Q
Q
0
D
Q
Q
Q
CLEAR
“0"
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
BITS DE ENTRADA
1
0
1
0
0
1
Se introducen simultáneamente los bits de datos y se transfieren a la salida con
la actividad del CLK.
d) entrada paralelo y salida serie
Electrónica Digital – Circuitos Secuenciales
073
A. Martín
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Necesitan un proceso de carga en paralelo y posteriormente realizar el desplazamiento serie. Son necesarios multiplexores o selectores.
Cuando se quiere enviar información, normalmente se requiere que estén en
serie para poder enviarlos.
El microprocesador maneja los datos en paralelo, por lo que la comunicación
con los periféricos requiere de del uso de registros paralelo/serie y serie/paralelo que están integrados dentro de la UART (Universal Asyncronous Receiver
Transmitter) transmisor receptor asíncrono universal.
X
1
“0"
Desplazamiento/Carga
D
0
0
Q
D
Q
BITs DE SALIDA
__
000111
buffer
Q
Q
CLEAR
“0"
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
BITS DE ENTRADA
1
“1"
Desplazamiento/Carga
D
1
0
1
0
1
Q
D
Q
BIT DE SALIDA
_
000111
buffer
Q
Q
CLEAR
“0"
FLUJO DE DATOS
SINCRONIZADOS
entregados en el
frente de bajada
BITS DE ENTRADA
1
0
Registros de desplazamiento consumidores de ciclos de reloj
Son circuitos que se utilizan para memorizar datos durante un determinado número de ciclos de reloj, para que la CPU esté realizando otras actividades antes de requerir los datos de este registro. Se trata de dispositivos paralelo/paralelo.
Electrónica Digital – Circuitos Secuenciales
074
A. Martín
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0
1
I2
Carga/Consumo
1
I1
I0
“1”
D
Q
D
2
Q
D
1
Q
Q
0
Q
Q
“1”
1
0
0
Q2
Q1
Q0
I2
Carga/Consumo
I1
I0
“0”
D
Q
D
2
Q
D
1
Q
Q
0
Q
Q
“1”
0
1
1
Q2
Q1
Q0
Registros de desplazamiento bidireccionales
Son registros de entrada y salida serie en los que el desplazamiento se realiza
a derechas o a izquierdas. Son también conocidos como circuladores.
Electrónica Digital – Circuitos Secuenciales
075
A. Martín
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D
Q
D
2
Q
D
1
Q
Q
0
Q
Q
“1”
Q2
D
Q1
Q
D
2
Q
Q0
D
1
Q
Q
0
Q
Q
“1”
Q2
Q1
Q0
Con un multiplexor, se puede construir un circulador bidireccional a derechas o
a izquierdas.
Entrada
D/I
“1”
D
Q
D
2
Q
D
1
Q
Q
0
Q
Q
“1”
Q2
Q1
Q0
CONTADORES BASADOS EN REGISTROS
Electrónica Digital – Circuitos Secuenciales
076
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Se trata de registros de desplazamiento serie/serie, en los que la salida realimenta la entrada, generando secuencias especiales que pueden ser consideradas como estados de un contador.
Los dos ejemplos más característicos son los contadores en anillo y los contadores trenzados o de Johnson.
Contadores en anillo
Están constituidos por tantos FF's como estados tenga el contador. La salida
serie del registro de desplazamiento se introduce en la entrada serie (realimentación)originandose un desplazamiento en sentido antihorario.
D
0
Q
D
2
0
Q
D
1
Q
1
Q
0
Q
Q
“1”
Q2
Q1
Q0
La disposición más común es que inicialmente se coloca un “1” en el bit menos
significativo y un cero en los demás.
Para sentido antihorario:
D
Q
0
2
D
0
Q
1
Q
D
1
Q
0
Q
Q
“1”
Q2
Q1
Q0
La salida puede atacar directamente a un codificador decimal si se necesita.
Por multiplexado, como en ejemplos anteriores, se obtiene la aplicación horario/antihorario.
Una aplicación típica de este contador es la exploración secuencial de los teclados (ordenador, instrumentos musicales, …) para detectar el pisado y/o suelta
de sus teclas.
Éstas se organizan en una matriz de filas-columnas mediante el “código de
identificación” (scan code) expresado en binario. Se entrega a la BIOS (Basic
Input Out-put System) ó al microcontrolador del teclado (ejecutan programas
propios grabados en su propia ROM) para codificar de nuevo en función de la
tecnología del teclado (AT Advanced Technology, XT eXtended Technology,
MF-II MultiFunction, …) y así hacerlas independientes de la apli-cación (idioma,
señales sintetizadas, etc …). A estos nuevos códigos se les asigna el “código
de caracteres” ASCII (American Standard Code for Infor-mation Interchange)
Electrónica Digital – Circuitos Secuenciales
077
A. Martín
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extendido de 8 bit (7 del US-ASCII y un bit extra para aportar 128 caracteres
propios de cada idioma) y que está siendo sustituido por UNICODE (estándar
industrial en el que cualquier texto, independientemente de su forma o idioma
se codifica para su utilización informática). El código de caracteres se codifica
nuevamente a UTF-8, 16, 32. (32-bit Unicode Trans-formation Format) de 1 a 4
bytes por carácter para poder ser transmitidos y alamacenados por redes de
datos (también conocido como UCS-1, 2, 3 y 4 Universal Character Set).
http://www.quadibloc.com/comp/scan.htm
http://es.wikipedia.org/wiki/Teclado_de_ordenador
http://es.wikipedia.org/wiki/Codificaci%C3%B3n_de_caracteres
http://es.wikipedia.org/wiki/Unicode
http://czyborra.com/utf/
Ejemplo de exploración de una Matriz de 16x16:
Los hilos que forman las filas de la matriz están conectados individualmente
mediante diodos a las salidas Q0-15 del contador de anillo de 16 estados, que se
inicializa en “0111….111”. Con los frentes de subida del reloj a 5 KHz (0.2 ms)
se desplaza el “0” de izquierda a derecha en lazo cerrado.
“1”
D0
CONTADOR EN ANILL0
16 ESTADOS
+ EB
Q15
1 1 0 ... .. .. …. 1 1 1
0 1 2 ………….. 13 14 15
0 1 2 ………….. 13 14 15
CODIFICADOR DE FILAS
CODIFICADOR DE COLUMNAS
8 4 2 1
8 4 2 1
0 0 1 0
0 0 1 0
REGISTRO DE
DESPLAZAMIENTO P/P
00100010
MICROCONTROLADOR
DEL TECLADO
00100010
Electrónica Digital – Circuitos Secuenciales
078
A. Martín
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“1”
D0
CONTADOR EN ANILL0
16 ESTADOS
+ EB
Q15
1 1 1 ... .. .. …. 1 0 1
0 1 2 ………….. 13 14 15
0 1 2 ………….. 13 14 15
CODIFICADOR DE FILAS
CODIFICADOR DE COLUMNAS
8 4 2 1
8 4 2 1
1 1 1 0
1 1 1 0
REGISTRO DE
DESPLAZAMIENTO P/P
11101110
MICROCONTROLADOR
DEL TECLADO
00100010
11101110
Las salidas del contador de anillo entran en un codificador (binario) de 4 bits
“activo en bajo” que identifica la fila en exploración.
Cuando una tecla se encuentra pisada, al pasar el “0” del contador de anillo sobre esa fila, produce un “0” sobre la columna de tecla como consecuencia del
diodo. Con el codificador de columnas (activo en bajo) se identifica la tecla pulsada.
Las salidas de los dos codificadores, en el orden mostrado, generan el código
de identificación y se transfieren con el frente de bajada por el registro de desplazamiento de entrada paralelo y salida paralelo, que se direccionan hacia la
memoria de solo lectura (ROM) de la BIOS ó del microprocesador del teclado
donde se encuentran grabados los códigos de asignación de caracteres (ASCII
extendido, UNICODE).
binario
00100001
CÓDIGO DE IDENTIFICACIÓN
Scan Code MF-II (Hex)
0 0 0 1
Detección de teclas
pulsadas ó liberadas
Electrónica Digital – Circuitos Secuenciales
BUFFER
DEL
TECLADO
ASCII
UNICODE
079
A. Martín
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La velocidad de exploración del teclado está relacionada con el tiempo que
permanece pulsada una tecla y la pulsación casi simultánea de dos ó más para
intentar reconocer lo que el usuario pretende. Por ejemplo, si en una ó dos
pasadas de exploración se generan por primera vez dos ó más scan codes
puede ser interpretado el conjunto como válido si son teclas de función
simultánea ó si por el contrario son de no simultaneidad producirá como tecla
pulsada la que corresponda con los criterios de asignación (la primera en ser
detectada, la de mayor peso, etc …).
Contadores Johnson
Es un caso particular de contador trenzado en el que la realimentación se toma
de la salida complementada. El número de estados que se obtiene es “2n” siendo n el número de FFs.
D
0
Q
D
2
0
Q
D
1
Q
1
Q
0
Q
Q
“1”
Q2
Q1
Q0
En general los contadores trenzados se realizan combinando las salidas de los
diferentes FF’s con la condición de realimentar, produciendo estados desordenados que para una aplicación determinada puede reducir componentes al eliminar el conversor de binario (Recordar contadores truncados de estados repetidos pag 70).
D
0
Q
D
2
0
Q
D
1
Q
1
Q
0
Q
Q
“1”
Q2
D
0
Q
2
Q1
D
Q0
0
Q
D
1
Q
1
Q
0
Q
Q
“1”
Q2
Q1
Q0
GENERADORES DE SERIES PSEUDOALEATORIAS BASADOS
EN REGISTROS Ó GENERADORES POLINÓMICOS
Electrónica Digital – Circuitos Secuenciales
080
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Cierto tipo de realimentaciones producen series en cada una de las salidas de
los FF’s, que por su duración pudieran parecer aleatorias aunque tienen una
periodicidad, de ahí su nombre de pseudoaleatorios. Si las salidas se tomaran
conjuntamente en un determinado número de FF’s, se obtendrían contadores
pseudoaleatorios.
El generador polinómico 1 + X3 + X10 es un registro de desplazamiento anillado
de una forma especial en el que inicialmente todos los registros están a “1”
lógico.
D
Q
0
D
Q
1
1
D
Q
1
2
D
Q
1
3
D
Q
1
4
D
Q
1
5
D
Q
1
6
D
Q
1
7
D
Q
1
8
D
Q
1
9
1
10
Una vez activado el reloj se obtiene la serie de la tabla. La realimentación modulo 2 está en la posición más a la izquierda
0
0
0
1
1
1
0
0
0
1
0
0
1
1
11
01
00
00
10
11
11
01
00
00
10
01
00
10
1
1
1
0
0
0
1
1
1
0
0
0
1
0
111111
111111
111111
111111
011111
001111
000111
100011
110001
111000
011100
001110
000111
100011
1 bbbbbblanco 1 11 0 010001 1
0 11 1 001000 1
1
1 01 1 100100 0
1
1 10 1 110010 0
1
0 11 0 111001 0
1
0 01 1 011100 1
1
1 00 1 101110 0
1
0 10 0 110111 0
1
1 01 0 011011 1
1
0 10 1 001101 1
1
1 01 0 100110 1
0
1 10 1 010011 0
0
1 11 0 101001 1
0
0 11 1 010100 1
1
La serie leída a la salida será, empezando por el primer bit que se generó:
1111111111000111000100111011…………
que no tiene lógica de secuenciamiento para quien no la conoce, pero que se
repite al cabo de un tiempo.
Electrónica Digital – Circuitos Secuenciales
081
A. Martín
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Se utilizan en la generación de los códigos PRN (Pseudo Ramdon Noise) que
permiten determinar la distancia entre una fuente que emite un determinado
PRN y un usuario que genera en el mismo momento el mismo código. Midiendo
el tiempo que tarda en llegar la señal (TOA Time Of Arrival) se obtiene la distancia. Es uno de los procedimientos que se utilizan en los GNSS (sistemas de
navegación por satélite) basados en las constelaciones de satélites como Navstar, Glonass, Galileo …, para calcular la posición, velocidad y tiempo del
usuario.
La generación real del código CA (civil) de un determinado satélite viene dada
por la suma módulo dos de los códigos G1 y G2
G1 = 1 + X3 + X10
y
con salida en FF 10
G2 = 1 + X2 + X3 + X6 + X8 + X9 + X10
cuya serie se genera sumando en módulo 2 las salidas de FF 3 y FF 8 para un
determinado satélite (PRN 31) de forma que G1 es común a todos los satélites
y G2 es diferente al tomar las salidas en distintos FF’s.
Se sincronizan a la vez colocándolos todos en “1” de forma que se repetirá
cada milisegundo (1 ms para 210 =1024 bits) para la frecuencia de 1.023 Mhz.
⊕
G1 Dígito básico
1
2
3
4
5
6
7
8
9
10
Contador Polinómico
⊕
⊕
⊕
⊕
⊕
8
9
⊕
SALIDA
PRN 31
Contador Polinómico
1
2
3
4
5
6
7
Condiciones
iniciales
conjuntas
todos “1” con
las épocas X1
10
⊕
G2i Dígito típico
RECONOCEDORES DE SECUENCIA
En las señales digitales aparecen normalmente secuencias prefijadas que sirven para indicar una referencia en el tiempo como los preámbulos de los proto-
Electrónica Digital – Circuitos Secuenciales
082
A. Martín
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colos de comunicaciones, códigos de distancia, etc. Estas secuencias pueden
tener ó no carácter periódico, ser pulsadas ó continuas y fijas o variables.
Secuencia variable y pulsada
Este tipo de cadenas puede ser variada en cualquier momento, pero conservando su longitud.
D
Q
D
Q
Q
Necesita ser
Seleccionada
D
Q
0 1
Secuencia 010
Q
Q
0 1
0 1
1
D
Q
D
Q
Q
No necesita ser
Seleccionada
D
Q
0
Secuencia 010
Q
Q
1
0
La realización de estos circuitos podría realizarse como se secuencia fija y mediante un multiplexor seleccionar la secuencia deseada. Normalmente se obtienen circuitos muy complejos y con poco ahorro de componentes y energía. Las
soluciones representadas son sencillas y fácilmente configurables.
Secuencia fija y pulsada
Normalmente son cadenas cortas de bits fijos que se repiten cada determinado
número de bits. Pueden tener por objeto indicar los inicios de extracción de datos de acuerdo con el protocolo de intercambio de información, en cuyo caso
Electrónica Digital – Circuitos Secuenciales
083
A. Martín
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son de tipo periódico. Se pueden realizar como las secuencias variables, pero
al ser fijas el número de FF’s puede reducirse apreciablemente a medida que
aumenta la longitud de la secuencia.
Imaginemos la detección de la secuencia 10Ö. El circuito detectará la llegada
de “0” y si a continuación detecta la llegada de “1” producirá una señal de
salida (normalmente un “1”). Con dos estados L y M y la lógica combinacional
que corresponda estará resuelto el problema.
0/0
1/0
0/0
10 Ö
L
M
1/1
La lógica es la siguiente: el circuito
está inicialmente puesto en estado L
y está esperando la llegada de un “0”.
Mientras no llegue permanece en el
estado L, pero si llega pasa al estado
M para poder completar la secuencia.
Gráficamente, estando en L si llega 1 se queda en L dando salida 0, pero si
estando en L llega 0 pasa al estado M dando salida 0.
Estando en M puede llegar un 1 ó un 0. Si llega un 1 completa secuencia y da
salida 1, pero si llega un 0 no completa secuencia, dando salida 0 y quedándose en M ya que este cero vale para completar secuencia si llega un 1 a
continuación. Al gráfico representado se le denomina “diagrama de flujos” a
partir del cual se obtiene la tabla de verdad. Las variables de entrada son los
estados actuales L (0) y M (1) y la entrada X (0,1); las variables de salida son Z
(0,1) y los estados siguientes de los que se obtendrán las excitaciones.
Actual
(L)
(L)
(M)
(M)
y
0
0
1
1
X
0
1
0
1
Siguiente
(M)
(L)
(M)
(L)
y'
1
0
1
0
Z
0
0
0
1
Excitaciones D
1
0
1
0
Utilizando un FF tipo D se obtienen las ecuaciones lógicas simplificadas a partir
de la tabla ó mapas K y el circuito:
X
D
D=X
Z
Q
Z=yX
Q
Funcionamiento: cuando llega un cero a la entrada X, se transfiere un 1 a la
puerta AND con el frente de subida del reloj, de forma que si a continuación
llega por X un “1”, durante el frente de bajada del reloj, la puerta AND está a 1,
detectando la secuencia 10Ö.
Electrónica Digital – Circuitos Secuenciales
084
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
1
0
D
Q
1
Z
1
1
0
X
D
Q
Q
X
Z
0
1
Q
A medida que la serie aumenta, las dificultades para obtener la lógica se incrementan. En estos casos es de gran utilidad el “diagrama de secuencias” para
realizar el diagrama de flujos.
El “Diagrama de secuencias” tiene por objeto facilitar la realización del
“Diagrama de flujos” pues se representa la serie completa a reconocer así
como los truncamientos que se producen en la misma cuando llega un bit
diferente al que corresponde a la serie que pretende reconocer. Permite
conocer de forma más sencilla a que estado debe de retornar cuando se rompe
la secuencia (direccionamiento).
Sea por ejemplo la serie 10100Ö
10100 Ö
L
M
N
O
P
L
X
0
0
1
0
1
1
1
0
1
0
Diagrama de secuencias
Estructura: como la secuencia es de 5 bits son necesarios 5 estados para definirla (L,M,N,O,P). Hay dos flujos, uno que denomino “sentido de la secuencia
directa” y otro llamado “direccionamiento de la secuencia truncada”.
El dispositivo está en espera en el estado L. En la secuencia directa se representa gráficamente el paso por los estados, de forma que si X es “0” avanza al
estado M (pues ha reconocido el primer bit de la secuencia), si a continuación
llega otro “0” pasa al estado N, de forma que si llega después un “1” avanza al
estado O. Si estando en O llega un “0” va a P y si llega a continuación un “1”
reconoce la serie proporcionando un “1” a través de la función de detección Z.
Queda por determinar finalmente que si estando en P llega un “1” se dirigirá
hacia un estado que le permita el reconocimiento de nuevo de la serie; en este
caso vuelve a L. Este estado no tiene porque ser el de espera “L” ya que la detección de series puede tener “solapamiento”. Por ejemplo, si la serie de reconocimiento es 101010Ö y el flujo de datos es:
…………..101010101010101010Ö
------------
Electrónica Digital – Circuitos Secuenciales
085
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
------------------el reconocimiento de la serie se produce cada dos bits como consecuencia del
solapamiento. En general, cuando se necesita reconocer una serie, ésta tiene
un número de bits mucho menor que la dimensión del paquete de datos. Para
extraer la información hay que tener una referencia que indique el inicio del
mensaje. Esta referencia es un número determinado de bits que se repite al cabo de un determinado tiempo y que se denomina “preámbulo”. Éste está
definido en el “protocolo” de intercambio de bits y es reconocido mediante los
“reconocedores de secuencia”
0/0
0/0
1/0
0/0
0/0
L
M
1/0
N
0/0
O
P
1/0
1/1
1/0
Obtenido el diagrama de secuencias, el diagrama de flujos es inmediato, a
partir del cual se obtiene la tabla de verdad una vez elegido el tipo de FF.
SEGUIDORES DE SECUENCIA (Secuencias Contínuas)
Se trata de cadenas largas, también conocidas, pero que su longitud es de tal
dimensión que hacen inviables los métodos anteriores. Un ejemplo caracterestico son los códigos PRN utilizados en el cálculo de distancias. En estos casos
el problema se agrava al tener que seleccionar distintos PRN, es decir, son
cadenas muy largas y variables con el seguimiento (36 códigos de 1023 bits el
caso más sencillo, C/A) y además los códigos pueden invertirse como consecuencia de la modulación de estos por el mensaje de navegación (MNAV).
El seguimiento sincronizado da solución a este problema. Se genera una réplica de la señal a seguir (registros polinómicos, pg 80) y se compara bit a bit con
la señal externa, hasta conseguir que ambas estén en “correlacion”.
La comparación bit a bit se realiza mediante puertas XOR, XNOR. La correlación se consigue retrasando la réplica hasta su coincidencia total en el tiempo.
La característica principal de estos códigos es la fuerte correlación consigo mismos cuando coinciden y nula cuando hay uno ó más bits de retardo. La “correlación cruzada” entre códigos es cero durante toda la longitud.
Electrónica Digital – Circuitos Secuenciales
086
A. Martín
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AUTO CORRELACIÓN C/A
0
1 μs
CORRELACIÓN CRUZADA C/A
0
El seguimiento bit a bit produce la función Z que denominaremos Zcd (correlación directa) cuando la secuencia réplica coincide perfectamente con la
secuencia a seguir, Zci (c. inversa) cuando es inversa a la anterior y Zsc (sin
correlación) cuando oscila aleatoriamente ente 0 y 1. Por continuidad e integración de Z se conoce si el código está enganchado y si se está produciendo un
0 ó un 1 en el mensaje de navegación.
Zcd
correlación directa
Zcd = máx
secuencia a seguir
correlación inversa
Zci = máx
Zci
secuencia replica
sin correlación
Zsc
Zsc = 0
La secuencia de 1023 bits y duración 1 ms, se considera enganchada cuando
la función Z permanece constanteen módulo, pudiendo variar en tramos de 20
ms para proporcionar el MNAV (ver estructura de la señal en los satélites de la
constelación Navstar, ICD 200).
Electrónica Digital – Circuitos Secuenciales
087
A. Martín
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Confirmador de seguimiento de secuencia
0
MNAV
7
Q
K
J
1
0
3
2
5
a seguir
Cont 100-0
Cont 100-0
A
z
6
B
CLR
CLR
4
réplica
Detector de cambio de nivel
C.I.
1
Para establecer la constancia de Z se dispone de un contador A (módulo 100
por ejemplo), que es inicializado cada vez que hay un cambio de nivel en Z.
Mientras no se produzca, significa un “0” ó “1” en el MNAV.
El contador B (mismo módulo) controla la existencia de conteo de A. Es inicializado con cada cuenta 100-0 de A.
El MNAV es habilitado en la puerta AND 7, mediante la salida Q del FF. Si la
secuencia está enganchada, Q estará en alto “1” y solo cuando el contador A
se esté inicializando de forma continua por cambios de Z se produce “0” . El
cero continuado indica que la secuencia réplica no se correlaciona con la
secuencia que se quiere seguir y hay que proceder a probar otro PRN ó a retrasar la réplica.
El funcionamiento, después de poner condiciones iniciales (“0” en MNAV) es el
siguiente:
Supongamos que Z es “0” ó “1”pero fijo (sin cambio). El detector de cambio de
nivel produce “0” sobre CLR de A. Cuando llega el estado 100-0 se escribe 1
en el FF habilitando la puerta AND 7. Se activa el CLR de B y la puerta AND 6
está a 0 ya que las salidas 100-0 de los dos contadores están en alto (los
retrasos en 5 y 4 están compensados para evitar los glitch sobre el MNAV, que
de producirse se eliminan fácilmente con un filtro de banda ancha, ver pag 64).
La salida en MNAV será la Z que corresponda, “0” ó “1”.
Electrónica Digital – Circuitos Secuenciales
088
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Confirmador de seguimiento de secuencia
1
MNAV
Q
7
K
J
0
1
3
2
5
6
a seguir
Cont 100-0
Cont 100-0
z
A
0
B
CLR
CLR
1
1
4
réplica
C.I.
Detector de cambio de nivel
0
La pérdida ó falta de enganche se produce cuando el contador A no es capaz
de contar 100 bits seguidos. Si en el estado 67 se produce un cambio en Z, el
detector de cambio de nivel genera instantáneamente un “1” que inicializa al
contador A pero no el B.
Cont 100-0
Cont 100-0
A
0→1
z
CLR
1→0
B
CLR
67
67
1
4
réplica
C.I.
Detector de cambio de nivel
0
Cuando el contador B pasa por 100-0 genera un pulso, pero no lo hace A que
se encuentra en el 33, produciendo AND 6 un 1 sobre K del FF, que pondrá Q
a 0 hasta el nuevo enganche de código con una réplica de PRN distinta de la
que se estaba utilizando (a no ser que sea un desajuste de retraso en la réplica, en cuyo caso se actúa sobre el dispositivo correspondiente, aunque si se
utiliza un banco de líneas de retardo, la actuación es cambio de PRN).
Confirmador de seguimiento de secuencia
0
MNAV
7
Q
K
J
1
0
3
2
5
a seguir
Cont 100-0
Cont 100-0
z
A
1
CLR
0
6
B
CLR
33
4
réplica
Detector de cambio de nivel
Electrónica Digital – Circuitos Secuenciales
C.I.
0
089
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
El cambio de PRN se hará cuando falte la detección de preámbulo ó mediante
otro tipo de orden propia del receptor GPS.
Para terminar el ejemplo de la determinación de pseudodistancia falta el circuito de retraso de la réplica para realizar la correlación, si el PRN que se está utilizando corresponde a alguno de los satélites que tiene el receptor a la vista.
Los procedimientos que se utilizan consisten en líneas de retardo calibradas
del orden de 0.1 μs (décima parte del ancho de un bit del PRN). http://www.ublox.com/technology/u-blox5/acquisition.html
MENSAJE DE NAVEGACIÓN
δ3
Σ
1:10
Generador
de códigos
ε
Retraso
Correlador
ε
Retraso
Correlador
ε
Retraso
Correlador
ε
Retraso
Correlador
ε
Retraso
Correlador
1
1234
i
10.23 MHz
Existen otras técnicas para la determinación de pseudodistancias a las que se
puede acceder en la asignatura de Radar y Ayudas a la Navegación Aérea.
FIN CIRCUITOS SECUENCIALES
Electrónica Digital – Circuitos Secuenciales
090
A. Martín
A. Martín
PROBLEMAS DE CIRCUITOS
SECUENCIALES
(Febrero 2008)
PROBLEMAS
DE
CONTADORES ASÍNCRONOS
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Problema CSCA -1
1º) Representar un contador asíncrono módulo 8, activo con frentes de bajada,
capacidad de conteo ascendente y descendente. (Utilizar FF tipo JK, situación
del bit menos significativo a la derecha del papel, lectura de salidas en Qi, modo ascendente "0").
2º) Colocar el contador en el estado "010" mediante el circuito de "condiciones
iniciales" y arrancarlo en modo ascendente con una señal de reloj de 1 KHz.
Representar todos los componentes necesarios (excluida la señal de reloj
únicamente). Las entradas asíncronas son activas en bajo.
3º) En un determinado momento se para la entrada de señal de reloj al contador. Las salidas están en el estado 011. Se activa el modo descendente. Se
pide determinar cual será el primer estado que marcará el contador cuando se
active la señal mediante la representación del cronograma de estados.
SOLUCIÓN:
1º)
Q1
Q2
Q0
J i = Ki = 1
FF2
FF1
FF0
Ascendente
Descendente
relojes activos con frente de bajada, línea de modo "0" ascendente y "1" descendente mediante multiplexor.
2º) Para introducir condiciones iniciales (010) se desactiva la señal de reloj en
la entrada CLK de los FF. A tal efecto basta un a sola acción como se indica en
la siguiente figura:
"1"
Q2
Pr
Q1
Parar “0“
Seguir “1”
Cl
Q0
1 KHz
Pr
Ji = Ki = 1
FF2
Ascendente
Descendente
"0"
Cl
FF1
FF0
Pr
Electrónica Digital – Problemas de Circuitos Secuenciales
Cl
"0" 010
"1" Arranque
01
A. Martín
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"1"
1 KHz
"1"
Q2
Q1
Pr
1
0
FF2
Ascendente
Descendente
"0"
Q0
Cl
Pr
0
FF1
J i = Ki = 1
FF0
Pr
Cl
1 KHz
Cl
Activación del modo
"0"
Condiciones Iniciales
La señal del oscilador no es necesaria para las condiciones iniciales. Se a
puesto a “1” para que cuando se arranque (“1” Arranque) el contador no sea
necesaria ninguna otra acción. La activación del modo ascendente “0” se realiza con los FF inactivos. A continuación se representa un estado del contador
en modo ascendente:
"1"
1 KHz
"1"
Q2
Q1
Pr
0
1
FF2
Ascendente
Descendente
"0"
Q0
Cl
Pr
0
FF1
FF0
Pr
Cl
Ji = Ki = 1
Cl
"1"
Los distintos estados se representan a través del cronograma:
CLK
2
3
4
5
6
7
0
1
2
3
4
5
6
7
Q0
Q1
Q2
3º) Se para el contador en el estado 011(3) para cambiar a modo descendente.
Esta acción se controla con la acción “0” parar y a continuación se activa “1”
Descendente
Electrónica Digital – Problemas de Circuitos Secuenciales
02
A. Martín
0
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Parar "0"
1 KHz
"1"
Q2
Q1
Pr
Q0
Cl
1
0
FF2
Ascendente
Descendente
"1"
Pr
1
FF1
Ji = Ki = 1
FF0
Pr
Cl
Cl
"1"
Aunque la línea “1” Arranque sigue activada, los FF están detenidos a la espera
de la instrucción seguir “1”.
“1"
1 KHz
"1"
Q2
Q1
Pr
1
0
FF2
Ascendente
Descendente
"1"
Q0
Cl
Pr
1
FF1
FF0
Pr
Cl
Ji = Ki = 1
Cl
"1"
CLK
2
3
4
5
6
7
0
1
2
3
5
4
3
2
Q0
Q1
Q2
Cambio a Descendente
Para determinar el estado siguiente a la parada en 011 y modo descendente
basta con tener en cuenta el enunciado al estar inactivos los FF. El estado que
sigue al 011 en modo descendente sería el 010 siempre que se trate del mismo
contador físicamente y no se varíe el estado de los FF’s al cambiar de modo.
En este caso, se produce una detección de frente de bajada en FF2 y FF1 que
pasan de 1 a 0 al cambiar el modo. De esta forma al parar en 011, cuando se
activa el modo descendente se cambia al estado 101 (5). Al volver a contar
pasará a 100 (4), 011 (3),… Para mayor aclaración en el funcionamiento se
representa el cronograma en esta situación.
Electrónica Digital – Problemas de Circuitos Secuenciales
03
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Los frentes de bajada de las salidas negadas son los frentes de subida de las
Qi. La solución es que habiendo parado en 011 (3) se ha modificado el estado
al activar el modo desdendente a 101 (5) pasando al estado 100 (4) cuando se
de la instrucción de seguir al reloj.
Un estado descendente:
"1"
1 KHz
"1"
Q2
Pr
Q1
1
1
FF2
Ascendente
Descendente
"1"
Cl
Q0
0
FF1
Ji = Ki = 1
FF0
Pr
Cl
Pr
Cl
"1"
Problema CSCA -2
1º) Definir el circuito electrónico representado, indicando tipo, sincronización,
módulo, actividad de los modos y estado del circuito en las salidas Qi al activar
las condiciones iniciales.
2º) Suponiendo que en cada uno de los FF’s hay un retraso salida/entrada de
200 ns, que el retraso en las puertas es despreciable (10 ns) y que la frecuencia del reloj es de 1 MHz, especificar los estados de salida en modo “1” al activar los FF’s a partir de las condiciones iniciales, tomando como intervalo de
tiempo 200 ns.
3º) Analizar los resultados obtenidos y diseñar un circuito de enventanado para
evitar los estados erróneos (glitch).
Parar “0“
Seguir “1”
1 MHz
"1"
Q2
Cl
Q1
Q0
Cl
Pr
J i = Ki = 1
FF2
Pr
FF1
FF0
Pr
Cl
Modo
Electrónica Digital – Problemas de Circuitos Secuenciales
"0" c.iniciales
"1" Arranque
04
A. Martín
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SOLUCIÓN:
1º) Se trata de un circuito secuencial, es un contador, asíncrono, de módulo 8,
modo ascendente con "0" y descendente con "1", que inicialmente se encuentra en el estado 110.
“1” 1 MHz
"1"
Q2
Q1
Cl
1
1
FF2
Pr
0
FF1
Ji = Ki = 1
FF0
Pr
Pr
“1”
Modo
Q0
Cl
Cl
"0"
2º) El periodo del reloj de 1 MHz es de 1 μs. En la pag. 64 de teoría se representan el tiempo de retraso FF0 ó guarda, el tiempo durante el que se pueden
presentar estados erróneos y la ventana de estados máxima que puede utilizarse en el contador. En este caso, la guarda es de 200 ns y la ventana de estados queda reducida a 400 ns.
Ventana de estados máxima
6
6
6 7 5 5 5 5 4 4 4 4 4 5 7 3 3 3 2 2 2 2 2 3 1 1 1 1 0 0 0 0
Q1
Condiciones
Iniciales
Guarda
Q0
110
Q2
Erróneos
CLKFF0
"1"
"1"
Q2
Cl
Q1
Cl
“1”
Q0
1 MHz
Pr
Ji = Ki = 1
FF2
Modo
“1”
Pr
FF1
FF0
Pr
Electrónica Digital – Problemas de Circuitos Secuenciales
Cl
"1"
05
A. Martín
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3º) La velocidad de reloj es muy elevada para la tecnología de los FF utilizados.
Los glitch ó estados erróneos son de tal duración que producirán errores inadmisibles en la aplicación donde se utilice este contador. Para poder usarlo es
necesario enventanar la salida de los FF durante los 400 ns en sincronía con el
frente de bajada del reloj y alojar las nuevas salidas en un registro (ver teoría
de registros).
Ventana de estados máxima
6
6
6 7 5 5 5 5 4 4 4 4 4 5 7 3 3 3 2 2 2 2 2 3 1 1 1 1 0 0 0 0
CLKFF0
Se
indiferente
Para generar la ventana se necesita una señal Se que habilitará las salidas de
los FF con puertas “and”
Retrasar
>100 ns (<500 ns)
CLKFF0
Se
indiferente
Registro Paralelo-Paralelo tipo D
“1”
"1"
Q2
Cl
Q1
Cl
>100 ns
Se
Q0
1 MHz
Pr
Ji = Ki = 1
FF2
Modo
“1”
Pr
FF1
FF0
Pr
Cl
"1"
ésta señal de referencia en el tiempo conocida se genera desde el propio reloj
con una línea de retardo específica de 100 ns (se siguen despreciando los
retrasos en las puertas).
Electrónica Digital – Problemas de Circuitos Secuenciales
06
A. Martín
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Problema CSCA-3
Mediante el empleo de contadores asíncronos, diseñar un cronómetro de 24
horas, con una resolución de una centésima de segundo, función de puesta a
cero, función de parada y función cronométrica.
La precisión y estabilidad dependerán del cristal de cuarzo. La frecuencia de
oscilación es de 102400 Hz.
SOLUCIÓN:
Para contar hasta 24 horas con una resolución de una centésima de segundo
se necesita disponer de una señal cuadrada de 100 Hz obtenida a partir de un
oscilador de cuarzo mediante divisores de frecuencia. El número de FF del
contador de rizo será:
100 Hz x 2n = 102400 Hz Ö n = 10
“1”
FF0-9
102400 Hz
En este mismo circuito se incluye la función de parar con “0” y cronometrar
acumulado “1”. Como el contador utilizará uno de los frentes de la señal, se
producirá un error en tiempo al realizar esta acción, igual al que existe entre la
acción y el frente correspondiente que será menor de una centésima de segúndo en el peor de los casos.
La función de puesta a cero exige el acceso externo a los CLEAR de los FF
exclusivamente en cualquier momento.
Por otro lado, por la estructura del conteo, son necesarios contadores asíncronos ascendentes de módulos 10 y 6:
Q3 Q2 Q1 Q0
Pi10
Q2 Q1 Q0
CLK
Pi6
CLK
Modulo 10
Modulo 6
CLEXT
CLEXT
Que han sido integrados de los circuitos específicos:
Electrónica Digital – Problemas de Circuitos Secuenciales
07
A. Martín
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1
Q3
J3
Q3
K3
0
Q2
J2
Q2
K2
CL
1
Q1
J1
Q1
K1
CL
0
Ji=Ki=1
Q0
J0
Q0
K0
CL
CL
Pi10
CLEXT
1
Q2
J2
Q2
K2
CL
1
Q1
J1
Q1
K1
Ji=Ki=1
0
Q0
J0
Q0
K0
CL
CL
Pi6
CLEXT
M6
M 10
Horas
"1" Puesta a cero
"0" Modo Crono
M6
M 10
Minutos
:
M6
:
:
M 10
Segundos
"1" Crono acumulado
"0" Parar
M 10
M 10
FF0-9
102400 Hz
Centésimas
FIN CONTADORES ASÍNCRONOS
Electrónica Digital – Problemas de Circuitos Secuenciales
08
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PROBLEMAS
DE
CONTADORES SÍNCRONOS
Electrónica Digital – Problemas de Circuitos Secuenciales
09
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Problema CSCS-1
1º) Contador síncrono ascendente módulo 5, serie …..1,2,3,4,5…..
2º) Contador síncrono descendente módulo 5, serie …5,4,3,2,1…..
3º) Contador síncrono ascendente/descendente módulo 5, series … 1,2,3,4,5../..
..5,4,3,2,1…
(Utilizar FF tipo JK, situación del bit menos significativo a la derecha del papel,
lectura de salidas en Qi, modo ascendente "0" y descendente “1” para el tercer
apartado).
SOLUCIÓN:
1º) Para módulo 5 son necesarios 3 FF’s. Se comienza realizando la tabla de
verdad para obtener las funciones de excitación de los FF’s que se habrán
simplificado mediante mapas K
PROBLEMAS
DE
RECONOCEDORES DE SECUENCIAS
Electrónica Digital – Problemas de Circuitos Secuenciales
010
A. Martín
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CSRS-1
Dado el diagrama de flujos del reconocedor de secuencia, obtener la secuencia
de reconocimiento ……..Ö, la tabla de verdad para FF's tipo JK, expresiones
simplificadas y circuito de excitación.
0/0
0/0
1/0
0/0
0/0
L
M
1/0
N
0/0
O
P
1/0
1/1
1/0
SOLUCIÓN:
La secuencia de reconocimiento se obtiene directamente de la lectura "sentido
de la secuencia directa" ya que expresa que si estando en el estado L llega
un …. pasa al estado siguiente, M, produciendo un … en la función Z de salida.
Así la secuencia es 10100 Ö donde el bit de la derecha es el primero en llegar
según la indicación de la flecha.
Electrónica Digital – Problemas de Circuitos Secuenciales
011
A. Martín
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Nº
Actual
X
y2y1y0
Siguiente
Z
y’2y’1y’0
EXCITACIONES
Para definir la Tabla
de Verdad hay que
conocer las variables de entrada.Vienen definidas por
los estados y por la
entrada X por la que
se introduce el flujo
de datos. Como hay
que detectar 5 estados, se codifican a
binario mediante 3
bits y2y1y0. Las variables de salida son
la función Z de detección de secuencia y las excitaciones JiKi obtenidas
del paso del estado
actual al siguiente.
J2 K2 J1 K1 J0 K0
0
0 0 0
0
0 0 1
0
0
-
0
-
1
-
1
0 0 0
1
0 0 0
0
0
-
0
-
0
-
2
0 0 1
0
0 1 0
0
0
-
1
-
-
1
3
0 0 1
1
0 0 0
0
0
-
0
-
-
1
4
0 1 0
0
0 1 0
0
0
-
-
0
0
-
5
0 1 0
1
0 1 1
0
0
-
-
0
1
-
6
0 1 1
0
1 0 0
0
1
-
-
1
-
1
7
0 1 1
1
0 0 0
0
0
-
-
1
-
1
8
1 0 0
0
0 1 0
0
-
1
1
-
0
-
9
1 0 0
1
0 0 0
1
-
1
0
-
0
-
10
1 0 1
0
11
1 0 1
1
12
1 1 0
0
13
1 1 0
1
14
1 1 1
0
15
1 1 1
1
INDIFERENCIAS
K2 = K0 = 1
K1 = y0
J2 = Σ(6) + d(8, 9,…, 15)
J1 = Σ(2, 8) + d(4, 5, 6, 7, 10,…, 15)
J0 = Σ(0, 5) + d(2, 3, 6, 7, 10,…, 15)
Z = Σ(9) + d(10,…, 15)
Donde las Ki se han desacoplado de las Ji a la vista de la tabla. Estas funciones
se simplifican mediante mapas K-4
J2 y X
0
y2y1
J1 y0X
00
01
11
10
y2y1
J0 y X
0
00
01
11
00
00
01
10
y2y1
1
00
1
01
-
-
-
-
01
-
-
-
11
-
-
10
11
-
-
-
-
11
-
10
-
-
-
-
10
1
00
01
11
10
-
-
1
-
-
-
-
-
-
-
1
-
Z = y2X
_
J2 = y1y0X
_
_
_
J1 = y0X + y2X = (y0 + y2)X
Electrónica Digital – Problemas de Circuitos Secuenciales
012
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
_ _ _
J0 = y1X + y2y1X
que permiten obtener el circuito de excitación:
CIRCUITO DE EXCITACIONES
X
10100Ö
"1"
Z
CIRCUITO C.I.
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
X
Z
CIRCUITO C.I.
"1"
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
Las condiciones iniciales son para poner los FF’s en el estado L, es decir 000,
luego, con los frentes de bajada del reloj se van introduciendo los datos y con
los de subida se genera el reconocimiento de la secuencia 10100 Ö.
CSRS-2
Electrónica Digital – Problemas de Circuitos Secuenciales
013
A. Martín
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Obtener los diagramas de secuencia y de flujos del reconocedor de secuencia
010010 Ö para la entrada 000011010001000100100001. Definir la Tabla de
Verdad para FF’s JK, expresión de las funciones de excitación, simplificación
K-4 y representar el circuito completo.
SOLUCIÓN:
X 000011010001000100100001
Z
1
Diagrama de secuencias:
L
X
M
N
O
P
U
O
0
1
0
0
1
0
1
0
1
1
0
1
Diagrama de flujos:
1/0
1/0
1/0
0/0
L
M
0/0
0/0
N
1/0
0/0
O
P
U
0/1
1/0
0/0
1/0
Sentido de la secuencia directa
Direccionamiento de la secuencia truncada
Como el número de estados es 6, se codifican con 3 bits. La tabla de verdad es:
Electrónica Digital – Problemas de Circuitos Secuenciales
014
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Asignación
de estados
Actual
Nº
L
000
M
001
N
010
O
011
P
100
U
101
Siguiente
X
y2y1y0
Z
y’2y’1y’0
EXCITACIONES
J2
K2
J1
K1
J0
K0
0
0 0 0
0
0 0 1
0
0
-
0
-
1
-
1
0 0 0
1
0 0 0
0
0
-
0
-
0
-
2
0 0 1
0
0 0 1
0
0
-
0
-
-
0
3
0 0 1
1
0 1 0
0
0
-
1
-
-
1
4
0 1 0
0
0 1 1
0
0
-
-
0
1
-
5
0 1 0
1
0 0 0
0
0
-
-
1
0
-
6
0 1 1
0
1 0 0
0
1
-
-
1
-
1
7
0 1 1
1
0 1 0
0
0
-
-
0
-
1
8
1 0 0
0
0 0 1
0
-
1
0
-
1
-
9
1 0 0
1
1 0 1
0
-
0
0
-
1
-
10
1 0 1
0
0 1 1
1
-
1
1
-
-
0
11
1 0 1
1
0 0 0
0
-
1
0
-
-
1
12
1 1 0
0
13
1 1 0
1
14
1 1 1
0
15
1 1 1
1
INDIFERENCIAS
Funciones de excitación:
Z = Σ(10) + d(12-15)
J2 = K2 = Σ(6, 8, 10, 11) + d(12-15)
J1 = K1 = Σ(3, 5, 6, 10) + d(12-15)
J0 = K0 = Σ(0, 3, 4, 6, 7, 8, 9, 11) + d(12-15)
simplificando mediante K-4:
J2 y X
0
y2y1
J1 y0X
00
01
11
10
y2y1
J0 y X
0
00
01
1
01
-
-
11
1
1
10
01
11
-
10
1
-
10
1
00
00
11
1
-
-
-
y2y1
00
00
01
11
1
1
1
1
-
1
01
1
-
11
-
-
-
1
10
1
1
1
Electrónica Digital – Problemas de Circuitos Secuenciales
10
015
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Z = y2y0X
J2 = y2(X + y0) + y1y0X
J1 = y1(y0 + X) + y2y0X + y2y1y0X
J0 = (y0 + X) + y2X + y1X
Ji = Ki
Z
CIRCUITO DE EXCITACIONES
X
010010Ö
CIRCUITO C.I.
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Bus
Electrónica Digital – Problemas de Circuitos Secuenciales
Pr
Cl
016
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
X
Z
CIRCUITO C.I.
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
CSRS-3
Diagramas de secuencia y flujo para 111010
Ö
L
X
M
N
O
P
U
L
0
1
0
1
1
1
1
0
1
0
0
0
1/0
1/0
1/0
0/0
L
M
0/0
0/0
N
1/0
1/0
O
0/0
P
0/0
U
0/0
1/1
Electrónica Digital – Problemas de Circuitos Secuenciales
017
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
CSRS-4
Diagramas de secuencia y flujo para 101011 Ö
L
X
M
N
O
P
U
M
1
1
0
1
0
1
0
0
1
0
1
0
0/0
0/0
1/0
1/0
L
M
0/0
0/0
N
0/0
1/0
O
P
1/0
1/0
U
1/1
0/0
PROBLEMA CSRS DE APLICACIÓN
El Mensaje de Navegación (MNav) de los satélites de la constelación Navstar
(GPS) está formado por 1250 palabras de 30 bits cada una. Cada 10 palabras
forman una subtrama. La primera palabra de cada subtrama contiene el
preámbulo, identificado por 11010001Ö tal y como se representa y se transmite a una velocidad de 50 bits/seg.
Preámbulo
1 0 0 0 1 0 1 1
Código Hamming
MSB
Datos de telemetría
LSB
reserv
Paridad
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
Cada subtrama (300 bits) se emite en 6 segundos (tiempo de repetición de la
secuencia del preámbulo). Al estar formado por 8 bits, esta secuencia puede
aparecer en alguno de los 299 tramos sucesivos que se pueden formar con los
Electrónica Digital – Problemas de Circuitos Secuenciales
018
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
300 bits. (Observando la estructura 10001011, los tramos son 293, ya que la
segunda secuencia posible no puede comenzar antes del 8º bit al no existir el
posible solapamiento). Por otro lado, con ocho bits se pueden obtener 256
secuencias diferentes, por lo que estadísticamente en cada subtrama se detectará la secuencia de sincronía (preámbulo) más de una vez. Solo una de las
detecciones se repetirá cada seis segundos y el resto aparecerá aleatoriamente en el tiempo, lo que permitirá su discriminación por la falta de repetitividad
continuada.
Para obtener la señal de sincronización necesaria para descodificar el mensaje
de navegación es necesario un “detector de preámbulo” formado por un reconocedor de secuencia de 8 bits (11010001Ö) y un circuito discriminador de
secuencia aleatoria en tiempo para eliminar los falsos preámbulos que existen
en el flujo de datos.
El reconocedor de secuencia 11010001Ö, se realiza a partir del diagrama de
secuencias y de flujo:
L
X
M
N
O
P
V
U
W
M
1
0
0
0
1
0
1
1
0
1
1
1
0
1
0
0
1/0
M
0/0
N
0/0
O
1/0
1/0
1/0
0/0
0/0
0/0
L
1/1
1/0
1/0
U
W
0/0
P
1/0
V
0/0
0/0
Electrónica Digital – Problemas de Circuitos Secuenciales
019
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Para realizar el circuito se utilizan 3 FF's con el módulo de excitaciones obténdo de las funciones simplificadas de la tabla de verdad.
Asignación
de estados
L
000
M
001
N
010
O
011
P
100
U
101
V
110
W
111
Actual
Nº
y2y1y0
Siguiente
X
y’2y’1y’0
Z
EXCITACIONES
J2
K2
J1
K1
J0
K0
0
0 0 0
0
0 0 0
0
0
-
0
-
0
-
1
0 0 0
1
0 0 1
0
0
-
0
-
1
-
2
0 0 1
0
0 1 0
0
0
-
1
-
-
1
3
0 0 1
1
0 0 1
0
0
-
0
-
-
0
4
0 1 0
0
0 1 1
0
0
-
-
0
1
-
5
0 1 0
1
0 0 1
0
0
-
-
1
1
-
6
0 1 1
0
1 0 0
0
1
-
-
1
-
1
7
0 1 1
1
0 0 1
0
0
-
-
1
-
0
8
1 0 0
0
0 0 0
0
-
1
0
-
0
-
9
1 0 0
1
1 0 1
0
-
0
0
-
1
-
10
1 0 1
0
1 1 0
0
-
0
1
-
-
1
11
1 0 1
1
0 0 1
0
-
1
0
-
-
0
12
1 1 0
0
0 1 1
0
-
1
-
0
1
-
13
1 1 0
1
1 1 1
0
-
0
-
0
1
-
14
1 1 1
0
0 1 0
0
-
1
-
0
-
1
15
1 1 1
1
0 0 1
1
-
1
-
1
-
0
Funciones:
Z = Σ(15)
J2 = K2 = Σ(6, 8, 11, 12, 14, 15)
J1 = K1 = Σ(2, 5, 6, 7, 10, 15)
J0 = K0 = Σ(1, 2, 4, 5, 6, 9, 10, 12, 13, 14)
que simplificando mediante mapas K-4:
J2 y X
0
y2y1
J1 y0X
00
01
11
10
y2y1
J0 y X
0
00
01
11
1
00
00
01
11
1
1
10
1
1
1
01
1
11
10
Z = y2y1y0X
J1 = K1 = y2y1(X + y0) + y0(y1 + X)
10
1
1
1
1
1
y2y1
00
00
01
11
10
1
1
01
1
1
1
11
1
1
1
1
1
10
J2 = K2 = y2 (y0 + X) + y1y0X
J0 = K0 = (y0 + X) + y1y0
Electrónica Digital – Problemas de Circuitos Secuenciales
020
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Z
CIRCUITO DE EXCITACIONES
X
11010001Ö
CIRCUITO C.I.
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Pr
Bus
Cl
X
Z
CIRCUITO C.I.
Q2
J2
Q1
J1
Q0
J0
Q2
K2
Q1
K1
Q0
K0
Bus
Pr
Cl
El discriminador de secuencia aleatoria en tiempo elimina la actividad Z de los
pseudopreámbulos que aparecen en el flujo de datos. Como la característica es
su falta de repetitividad, se eliminan mediante una línea de retardo de 6 segundos (tiempo de repetición del preámbulo):
Electrónica Digital – Problemas de Circuitos Secuenciales
021
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Z
ZPREÁMBULO
Línea de Retardo
6 segundos
Precisión <20 ms
Z'
pulsos de preámbulo
Z
pseudopulsos
Z'
ZPREÁMBULO
Las líneas de retardo basadas en retrasos calibrados de puertas, cristales de
cuarzo de tallado multicara ó tanques de mercurio funcionan hasta el orden de
los milisegundos (tamaño, coste, robustez,…). Como el retardo es de 6 segúndos estas técnicas son inviables.
La solución óptima es generar una ventana de tiempo (AND 5) del ancho de un
bit del mensaje de navegación, periodo de repetición 6 segundos y sincronizada con el reconocimiento del preámbulo (el reconocimiento del preámbulo se
produce cada 300 bits).
5
18
12
6
0 = t (s)
1
1
1
"1"
inicial
Contador hasta 599
300
000
CLR
299
CLK
50 Hz
0
4
0
Q0
K0
Q0
J0
0
1
2
0
1
3
1
Electrónica Digital – Problemas de Circuitos Secuenciales
022
A. Martín
0
0
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
La periodicidad de 6 segundos se realiza con un contador de 300 estados de
20 ms (50 Hz es un submúltiplo de la frecuencia del reloj utilizada en los receptores GPS-Navstar, 10.23 MHz).
El proceso es contar 300 estados cuando se produce Z = 1, inicializandose el
contador con este impulso (verde).
5
18
12
6
0 = t (s)
1
CLK
50 Hz
1
1
cambia a "0" con
el frente de subida
1
"0"
4
1
Q0
K0
Q0
J0
0
Contador hasta 599
300
000
CLR
299
0
0
1
2
1
0
3
Para evitar que el siguiente impulso (pseudopreámbulo) inicialice de nuevo el
contador se desactiva el CLR mediante un FF tipo “JK” ó “SR” (ver cambia a “0”
con el frente de subida del circuito anterior).
5
18
12
6
CLK
50 Hz
1
1
0
0
"0"
4
0
Q0
K0
Q0
J0
0
Contador hasta 599
300
016
CLR
299
0
2
0
0
3
Electrónica Digital – Problemas de Circuitos Secuenciales
023
A. Martín
0
0
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
habilitándose la puerta AND 4 una vez pasados 299 estados en espera de la
posible repetición de Z.
18
12
6
0 = t (s)
1
12
6
12
6
0
0 = t (s)
-6
0
0
"0"
4
0
Q0
K0
Q0
J0
5
0
Contador hasta 599
300
299
CLR
299
CLK
50 Hz
0
cambia a "1" con
el frente de subida
18
0
1
0
22
0
1
0
3
Llegada a 300 la cuenta, el contador produce una ventana de 20 ms (duración
de un estado) de tal forma que si en la puerta AND 5 en ese momento llega un
pulso lo valida como correspondiente al preámbulo y se repite el proceso al originarse un “1” en AND 1 que pone a cero el contador y bloquea en el frente de
subida la puerta AND 4 para la llegada de los pseudopulsos (rojos).
18
12
6
0 = t (s)
1
cambia a "0" con
el frente de subida
"0"
18
12
6
12
6
0
1
1
4
1
Q0
K0
Q0
J0
-6
5
18
12
6
0
1
Contador hasta 599
300
300
CLR
299
CLK
50 Hz
1
0 = t (s)
1
0
1
2
1
0
3
0
Si la validación a la segunda repetición es errónea porque se trataba de un
pseudopulso (probabilidad muy pequeña), será detectado por los códigos de
error (Hamming ó CRC) en el proceso de extracción del mensaje de navegación y se inicializa el proceso de sincronía nuevamente con “condiciones iniciales 1”.
Electrónica Digital – Problemas de Circuitos Secuenciales
024
A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Si en el inicio del proceso de “enganche de preámbulo” se hubiera cogido un
pseudopulso, este realizaría los mismos pasos expuestos hasta el 300, pero la
ventana no confirmaría la repetición. Como la puerta AND 4 está habilitada en
el paso 299 llegará un nuevo pulso ó pseudopulso pasados los 300 que iniciarían el proceso hasta conseguir preámbulo, a partir del cual queda enganchado
por estar ajustado a la ventana.
El contador es de hasta 599 estados para poder realizar el enganche Automát.camente. Es la máxima distancia que puede haber desde un pseudopulso y un
pulso de preámbulo como consecuencia del bloqueo de la puerta AND 4
longitud del contador
Z
tiempo de bloqueo AND 4
FIN
Electrónica Digital – Problemas de Circuitos Secuenciales
025
A. Martín
EXÁMENES DE DIGITAL
(Febrero 2009)
A. Martín
EXÁMENES DE DIGITAL
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
18.09.04 (25 Minutos) Unidad Aritmético Lógica de 4 Bits y 8 Operaciones
según la siguiente tabla funcional:
Código de Selección
S2 S1 S0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Función ALU
Descripción
AB
A ⊕ B
A + B
B
A+1
A–1
A–B
A+B
A no B
A XOR B no
A no mas B no
B no
Incremento unitario
Decremento unitario
Resta aritmética
Suma aritmética
Se pide:
1º) Diagrama general de bloques (como cascada de cuatro bits), especificando
nominalmente todas las entradas y salidas de cada bloque.
2º) Diagrama particular de bloques para el segundo BIT menos significativo,
especificando nominalmente todas las entradas y salidas
3º) Circuitos lógicos del apartado 2, representando las tablas de verdad.
Téngase en cuenta que se utilizará un FA (sumador completo) que se da por
conocido y que se representará por un Bloque denominado FA.
4ª) Circuitos particulares para el BIT menos significativo
Nota: Se recuerda que se denomina bloque al símbolo rectangular, con flechas
de entrada y salida, especificándole un nombre. No se representan circuitos en
su interior.
18.09.04 (25 Minutos) Comparador de magnitudes para 8 BIT (Mayor, Menor e
igual):
1º) Indicar brevemente la técnica a seguir (No se puede partir de ningún circuito
integrado de comparación)
2º) Diagrama general de bloques (cascada) especificando nominalmente todas
las entradas y salidas de cada bloque.
3º) Tablas de verdad de partida y circuitos lógicos, para una sección de la
cascada intermedia.
4º) Especificar claramente las particularidades del bloque que representa la
comparación del BIT(s) menos significativo.
Exámenes de Digital Básico y Aplicado
1
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
24.06.05
40 Minutos Hoja 2 (Test y Problema)
1º) (2 Puntos) Obtener la mejor simplificación, mediante Mapas K, de las siguientes
funciones (con 1 fallo 1 punto, con dos ó más 0 puntos):
Nota: No se tendrán en cuenta los riesgos lógicos en las simplificaciones.
FIzquierda = Σ (0,2,6,8,9,12) + d (1,4)
FCentro = Σ (2,4,5,10,14,15) + d (0,6,7,8)
FDerecha = Σ (3,5,7,12,13,14) + d (4,8,10)
2º) (2 Puntos) El siguiente circuito realiza una determinada operación aritmética.
Determinar la expresión matemática que determina la salida en función de la
entrada en binario.
FS(¿?) = FE (BINARIO))
Se realiza la tabla de verdad y aparece la siguiente solución
FS (BCD) = 2 + 5 x FE (BINARIO)
Exámenes de Digital Básico y Aplicado
2
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
24.06.05
40 Minutos Hoja 3 (3 Problemas)
Exámenes de Digital Básico y Aplicado
3
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
1º) (5 Puntos) Utilizando una señal de reloj de 164 Mhz, circuitos integrados IC
74LS93A (cuyo esquema se representa) y puertas lógicas tipo AND, se pide
realizar las conexiones necesarias para obtener un contador módulo 50 y
frecuencia de conteo de 41 Mhz. Se indicarán los nudos, bit menos significativo
(LSB) y los valores de excitación de los flip-flops. Para el circuito integrado se
utilizará la representación indicada.
Solución:
El conteo se produce a una frecuencia de 41 Mhz que es el resultado de dividir
por 4 la frecuencia del reloj de 164 Mhz. Hay que montar un contador de rizo o
divisor de frecuencia. Está representado por la línea roja. Se necesitan dos flipflop montados como contador de rizo.
El contador (asíncrono) módulo 50 necesita seis flip-flop, con dos del divisor son
ocho, luego son necesarios dos IC’s. La ponderación de las salidas viene dada
por:
32, 16, 8, 4, 2, 1
(50)
Para módulo 50, hay que contar 50 estados, es decir del 0 al 49 y cuando se
detecte el 50 activar la puesta a cero. Así cuando Q3, Q2 del IC más significativo
Exámenes de Digital Básico y Aplicado
4
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
y Q2 del menos significativo sean “1” se activa la puerta de condiciones iniciales.
Es necesaria una puerta AND adicional para producir el estado 000000 ya que
los IC solo admiten dos “1s”.
Es obvio que las entradas síncronas Ji, Ki están en alto para que se produzca el
bascula-miento. No hay que hacer conexiones porque las lleva realizadas
internamente.
Hay mas soluciones, como colocar en cascada los 8 FF de los dos IC's y de
forma similar a la expuesta, tomar los 2 FF LSB para el contador de rizo y los 6
restante para el contador M-50.
2º) (2,5 Puntos) Representar mediante cualquier tipo de
puertas lógicas los datos y direccionamiento de una
memoria ROM (estructura de Descodifi-cador +
Codificador, no simplificar). Bit menos sig-nificativo a la
derecha ó abajo. Nota: No se podrán simplificar cables,
ni tampoco incluir más direccio-namientos de los
indicados. El no atenerse a lo indicado y la falta de
legibilidad NO producirá puntuación en el ejercicio.
Dirección
A3A2A1A0
0 0 1 1
0 1 0 1
1 0 0 0
1 1 1 0
Dato
D4D3D2D1D0
0 1 0 1 1
1 1 0 0 1
1 0 1 1 0
0 0 0 1 1
3º) (2,5 Puntos) En una determinada dirección de una memoria FLASH está
grabado el dato MSB 0 1 1 0 1 0 0 1 LSB. Representar a nivel de transistor, con
indicación cualitativa (signo, denominación) de tensiones en todos sus puntos
para los procesos de grabado, borrado y lectura. Solo dibujos indicativos, no se
pide teoría.
Exámenes de Digital Básico y Aplicado
5
A.Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
07.06.06 30 Minutos Hoja 2 (4 Problemas)
1º) Expresar los números que se indican (negrilla) en los siguientes sistemas
numéricos: [Sin fallo 2 puntos, un fallo 1 punto, dos ó más fallos 0]
DECIMAL
BINARIO
OCTAL
HEXADEC.
1 1
3 3 4 8
1 1 0 1 0 0 0 1 0 1 0 0
0 1 0 0 1 0 1 0 0 0
6 4 2 4
2 2
4
D 1 4
_
__
2º) Expresar en forma de minitérminos la función BD + AC + ABC
[Sin fallo 1 punto, un fallo 0.5 puntos, dos ó más fallos 0]
Solución:
F = Σ (0, 1, 3, 4, 5, 9, 11, 14, 15)
3º) Obtener la expresión más simplificada mediante Mapas K
[Sin fallo 3 puntos, un fallo 2 puntos, dos fallos 1 punto y más fallos 0]
F1 = Σ (0, 1, 2, 4, 6, 8, 9, 10, 15)
F2 = Σ (2, 3, 4, 5, 6, 8, 10, 11) + d (0, 12, 15)
Exámenes de Digital Básico y Aplicado
6
A.Martín
8
0
4
A
5
1
1
1
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
4º) Representar un contador en anillo de 5 estados (no trenzado), sentido horario (CW clock wise) indicando claramente el tipo de FF utilizado y colocando el FF menos significativo en el margen derecho de
la hoja.
Determinar la secuencia (expresada en el sistema numérico decimal)
si los FF se inicializan en el número decimal "20". El símbolo del FF a
utilizar de forma obligatoria es (CLK derecha; Q izquierda):
[Sin fallo 4 puntos. Representación del contador 1 punto. Para puntuar la serie
tiene que estar perfectamente representado el circuito].
Al ser de 5 estados estará constituido por 5 FF tipo D (Delay) realimentando la
salida Q de FF4 a la entrada D de FF0. Los estados del contador se leen en las
salidas Q4Q3Q2Q1Q0 uno de los cuales es el número decimal "20" que expresado en binario es "10100" (LSB a la derecha). Al realizar el desplazamiento CW,
con los frentes de subida del reloj se producirán los estados
10100 (20), 01001 (9), 10010 (18), 00101 (5) y 01010 (10), repitiéndose la serie
20, 9, 18, 5, 10, 20, 9, 18, 5, 10, 20, ……..
07.06.06 30 Minutos Hoja 3 (2 Problemas)
1º) Obtener la tabla de verdad del siguiente diagrama de flujos utilizando FF-JK
[Sin fallo 4 puntos]
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2º) Obtener Z, diagrama de secuencia y de flujos del reconocedor de secuencia
01100 Ö para la entrada ……..0000110000011001100100001….Ö (la Ö indica
el primero en llegar), (L,M,N,P,U). [Sin fallo 6 puntos]
……..0000110000011001100100001….Ö
Z
0001000000100010000000000
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13.09.06 30 Minutos Hoja 2 (2 Problemas)
1º) (5 Puntos) Diseñar un contador asíncrono descendente cuyos estados
binarios en Q, expresados en decimal sean 13, 12, 11, ..., 4, 3, 13, 12, 11, …, 4,
3, 13, …inicializándose en el estado más sencillo.
En el circuito completo debe de quedar perfectamente definido el tipo de circuitos utilizados y todas las conexiones necesarias para su funcionamiento. Se
describirá la puesta en marcha del contador indicando los "0" y/o "1" necesarios
en la inicialización y posterior conteo. Todas las actividades serán en bajo (↓Clk,
Pr, etc). Todas las lecturas necesarias se harán en las salidas Q. El bit menos
significativo ocupará el margen derecho de la hoja obligatoriamente.
SOLUCIÓN:
Será de 11 estados (desde el 13 hasta el 3 inclusive), para lo que se necesitan 4
FF en basculamiento (FF-T "1" ó FF-JK con J=K=1). El circuito combinacional
(puerta 3) para el bucle de estados detectará el número binario 0010 (2 decimal),
en cuyo instante colocará los FFs en el número binario 1101 (13 decimal) mediante la activación de los Preset-Clear correspondientes (puerta 1). Al arrancar
el contador, se pone en condiciones iniciales ("0" C.I. 13). Como el contador
inicia los conteos en el 13, este estado es el más sencillo para inicializar en el
arranque, ya que cualquier otro estado introduciría mayor complejidad en los
circuitos que han de manejar los preset y clear. Acto seguido se desactivan las
condiciones iniciales ("1" Clock) y se introduce la señal de reloj (puerta 2).
“1”
2º) (5 Puntos) Utilizando exclusivamente FF-D (flip flop tipo delay) construir un
contador síncrono binario, cuyos estados secuenciales, expresados en el sistema numérico decimal, son 55, 155, 205, 230, 115, 185, 220, 110. La actividad
Preset/Clear será activa en alto. Se pide representar el circuito, especificando
claramente el tipo de contador y su inicialización.
Nota: exclusivamente quiere decir que no se pueden utilizar puertas lógicas. Solo se pueden usar FFs tipo D. Analice las soluciones que no valen; tómese
unos instantes antes de escribir.
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SOLUCIÓN:
Se trata de un contador de 8 estados que no puede ser realizado con puertas
lógicas por imposición del enunciado. De no haber sido así, la solución sería un
contador síncrono de 3 FF-D (ascendente ó descendente) codificando las salidas a los números 55, 155, …
Para determinar el contador, lo primero que analizamos es la estructura binaria
de los estados:
55
155
205
230
115
185
220
110
55
00110111
10011011
11001101
11100110
01110011
10111001
11011100
01101110
00110111
los estados binarios se representan mediante 8 bits, teniendo todos ellos cinco
unos. La secuencia se forma con un desplazamiento en anillo de sentido antihorario (CCW). Así pues, se construye un contador en anillo de sentido CCW de
ocho estados mediante 8 FF-D inicializado mediante Pr/Cl en 00110111
(Q7Q6Q5Q4Q3Q2Q1Q0)
se desactiva la condición inicial y se habilita "1" el reloj, comenzando a sequenciarse los estados del enunciado.
13.09.06 30 Minutos Hoja 3 (1 Problema)
La siguiente Tabla de Verdad corresponde a un reconocedor de secuencia. Se
pide:
a) (5 Puntos) Representar el diagrama de flujos.
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b) (a+1 Puntos) Determinar la secuencia ………….….Ö (la Ö indica el primero
en llegar).
c) (a+b+1 Puntos) Función Z para X = 0110100111111010011010011….Ö
d) (1 Punto) Simplificación multifuncional de las ecuaciones de excitación.
e) (d+2 Puntos) Esquema general del circuito completo. Representar el circuito
de excitación.
a) Mediante la Tabla de Verdad Inversa JK se obtienen las columnas y'i correspondientes a los estados siguientes. Con la tabla completa se obtiene el diagrama de flujos,
b) del que se extrae la secuencia directa que determina la secuencia que reconoce la tabla dada. En este caso es la:
10100 Ö
c) La función Z para X =….. 0110100111111010011010011….Ö será:
Z = …..0010000000001000001000000….Ö
d) Ecuaciones de excitación. Para analizar la multifuncionalidad, primero se eliminan las ecuaciones que no admiten simplificación, que en este caso son:
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K2 = K0 =1
K1 = y0
el resto de las entradas síncronas queda como sigue:
J2 = Σ(6) + d(8, 9, 10,…, 15)
J1 = Σ(2, 8) + d(4, 5, 6, 7, 10,…, 15)
J0 = Σ(0, 5) + d(2, 3, 6, 7, 10,…, 15)
Z = Σ(9) + d(10,…, 15)
cuya simplificación multifuncional se realiza a la vista de los Mapas K4. Como no
hay posibilidad de compartir adyacencias, las ecuaciones de excitación simplificadas quedan como sigue:
e) El esquema general del circuito reconocedor de secuencias es:
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siendo el circuito de excitaciones
12.06.07 25 Minutos Hoja 2 (4 Ejercicios)
_
_
_
1º) La ecuación lógica F = BD + ABC + ACD tiene riesgo estático al "1".
Determinar su eliminación.
Solución: Mediante los Mapas K se pueden obtener los riesgos lógicos al "1" y
determinar su eliminación mediante anillado.
Añadiendo a la ecuación la adyacencia violeta desaparece el riego lógico,
CD
AB
00
00
01
1
11
1
10
01
0
1
4
5
12
8
11
3
1
7
10
2
_
ABC
6
1
1
13
15
1
14
19
11
10
2º) Obtener la expresión SOP (suma de productos lógicos) más simplificada posible de la función:
__ _
_
F = YZT + XZT + YT +XYZ
Solución: Mediante los Mapas K se obtiene la función más simplificada posible.
No es necesario obtener la tabla de verdad de la función. Se colocan los minitérminos directamente sobre el mapa para proceder a su simplificación.
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ZT
XY
00
01
0
00
01
1
11
1
4
12
1
1
13
1
8
10
5
9
11
10
3
2
7
6
15
14
1
1
1
11
_
_
F = YZ + ZT +XYZ
10
1
1
_
_
3º) Representar la ecuación lógica F= BC + AD mediante la utilización exclusiva
de puertas NOR.
Solución: Mediante las Leyes de Morgan se transforman los productos lógicos
en sumas lógicas:
AND*
____
_ _
X+Y = XY
X
Y
INV*
____
_ _
X+Y = XY
X
_
X
X
Y
quedando la ecuación lógica cableada de la siguiente forma:
____
_
_
BC = B+C
B
_______
_
_
BC + AD
C
_
_
BC + AD
A
_
_ ____
AD = A+D
D
4º) El siguiente circuito representa un contador: Suponiendo que en un determinado instante las salidas Q representan el número decimal "9" expresado en
binario, expresar cronológicamente los estados que le suceden así como el módulo.
Pr
Pr
Cl
Pr
“1”
Q3
J3
Q2
J2
Q1
J1
Q0
J0
Q3
K3
Q2
K2
Q1
K1
Q0
K0
Cl
Cl
Cl
Pr
“1”
Tipo
Módulo
Asin. Descen 10
J i = Ki = 1
Serie Cronológica Decimal
9, 8, 7, 6, 5, 4-14, 13, 12, 11, 10, repite 9,……..
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12.06.07 25 Minutos Hoja 3 (2 Ejercicios)
EL BIT MENOS SIGNIFICATIVO SIEMPRE A LA DERECHA DEL PAPEL
1º) (4 Puntos encadenados) A un circuito electrónico llegan cuatro líneas
(D3D2D1D0) con señales digitales sincronizadas. La respuesta del circuito será el
subíndice de la línea de menor peso decimal que en ese instante esté a “1” (1
lógico). Si todas las líneas están a “0” (cero lógico), el subíndice será el “tres”.
Se pide:
1a. (1 punto) Tabla de verdad
1b. (1 punto si 1a es correcta) Ecuaciones lógicas en forma de minitérminos
1c. (1 punto si 1a y 1b son correctas) Ecuaciones funcionales simplificadas al
máximo
1d. (1 punto si 1a, 1b y 1c son correctas) Esquema del circuito con todas las
conexiones. (no realizar simplificaciones gráficas de las conexiones)
Solución: El circuito se conoce como “Codificador con prioridad”
Las variables de salida, representan el subíndice. Al variar de 0 a 3, se utilizan 2
bits, A1A0.
A1 = Σ(0,4,8,12)
A0 = Σ(0,2,6,8,10,14)
D3
D2
D1
D0
A1
A0
0
0
0
0
0
1
1
1
0
0
0
1
0
0
2
0
0
1
0
0
1
3
0
0
1
1
0
0
4
0
1
0
0
1
0
5
0
1
0
1
0
0
6
0
1
1
0
0
1
7
0
1
1
1
0
0
8
1
0
0
0
1
1
9
1
0
0
1
0
0
10
1
0
1
0
0
1
11
1
0
1
1
0
0
12
1
1
0
0
1
0
13
1
1
0
1
0
0
14
1
1
1
0
0
1
15
1
1
1
1
0
0
A1 D D
1 0
00
D3D2
A0
01
11
10
D1D0
00
D3D2
01
11
1
1
00
1
00
01
1
01
1
11
1
11
1
10
1
10
_ _
A1 = D1 D0
1
1
_ _
_
A0 = D1D0 + D2D0
D3D2D1
A1
A0
2º) (6 Puntos encadenados) Utilizando un contador Johnson se pretende realizar un contador ascendente octal codificado en binario (BCO) de un solo dígito.
Las condiciones iniciales serán tales que cuando el contador Johnson muestre
el número 6 (en binario), la salida octal representará al número 3 (en binario). Se
pide:
2a. (1 punto si c es correcta) Representar el diagrama de bloques.
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2b. (1 punto si a y c son correctas) Dibujar el contador Johnson en el estado inicial.
2c. (1 punto) Obtener la secuencia Johnson.
2d. (3 puntos si a, b y c son correctas) Tabla de verdad (ordenada) para el bloque que permite obtener las funciones BCO.
Una vez obtenida la tabla de verdad no es necesario realizar las simplificaciones
multifuncionales ni representar los circuitos. (No puntúa).
Solución: El conteo octal ascendente expresado en decimal es:
0,1,2,3,4,5,6,7,10,11,12,13,14,15,16,17,20,…,etc.
Para un solo dígito será 0,1,2,3,4,5,6,7.
El contador ascendente BCO de un solo dígito tiene 8 estados. Como hay que
partir de un contador Johnson son necesarios 4 FF ya que los estados que genera son el doble del número de FF utilizados. Los estados del C.Johnson
expresados en binario (4 bits) mediante un circuito combinacional (convertidor
de códigos) se codificarán a BCO según el diagrama de bloques que se indica:
Contador Johnson
0
1
1
0
Q3
Q2
Q1
Q0
Conversor
BCO
O2
O1
O0
0
1
1
3
Condiciones iniciales
6 (0110)
El contador Johnson se inicializa en el estado 0110 (6) mediante las entradas
asíncronas que no han sido representadas para su simplificación.
1
D
0
Q
3
D
1
Q
2
Q
1
Q
1
Q
Q3
D
D
0
Q
0
Q
Q2
Q
Q1
Q0
los estados sucesivos por los que pasa son:
[0110, 1011, 0101, 0010, 1001, 0100, 1010, 1101], 0110, 1011,…….
6
11
5
2
9
4
10
13
estos estados han de ser recodificados mediante el convertidor de código al octal ascendente que comienza en 011 (3) cuando el C.Johnson está en 0110 (6).
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n
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Q3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
O2
1
0
1
0
1
0
1
0
-
O1
1
0
0
1
1
0
0
1
-
O0
0
0
1
1
1
1
0
0
-
El conteo ascendente octal será:
3
4
5
6
7
0
1
2
[011, 100, 101, 110, 111, 000, 001, 010], 011, 100,……
obtenidas las correspondencias, se puede obtener el conversor BCO generando
la tabla de verdad, funciones, simplificaciones y circuitos.
13.09.07 30 Minutos Hoja 2 (1 Ejercicio)
El circuito representa la grabación del plano AND y OR de un Dispositivo Lógico
Programable (PLD) para cuatro variables de entrada A, B, C y D.
F
_
A A
_
B B
_
C C
_
D D
Se pide obtener el circuito más simplificado posible de la función “F” mediante la
utilización exclusiva de puertas lógicas de tecnología NAND. (No pueden
utilizarse variables complementadas ni cualquier otro tipo de puertas, ni se ten-
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drán en cuenta retrasos en las puertas). Describir pormenorizadamente los pasos seguidos para llegar a obtener el circuito final.
Solución:
Se determina la función “F” leyendo la PLD, se obtienen los minitérminos (desde
la tabla de verdad o mediante el mapa K), se simplifica al máximo sin considerar
retrasos (riegos lógicos), se obtiene la nueva función simplificada y se cablea el
circuito mediante tecnología NAND.
1º) (1 Puntos) La función “F” viene determinada por la suma lógica (Plano OR)
de los productos lógicos (Plano AND):
_
_ __ _
__
__
F = ACD + ACD + BCD + ABD + ACD + ABC
2º) (2 Puntos) Para obtener los minitérminos se monta por ejemplo la tabla de
verdad, deduciéndose:
F = Σ (0, 1, 2, 3, 5, 7, 8, 9, 11, 13, 15)
3º) (2 Puntos) Se simplifica mediante Mapas K-4
CD
AB
00
01
11
10
00
1
1
1
1
01
1
1
1
11
1
1
1
10
1
1
1
4º) (1 Puntos) Se obtiene la función simplificada:
__ _ _
F = D + AB + BC
_ __
(Nota: Mediante el T. de Morgan se puede simplificar más F = D + B AC, pero
esto no se pide)
5º) (4 Puntos) Se pasa a tecnología NAND mediante los Teoremas de Morgan
X
_
X
X
___
__
XY = X+Y
Y
siendo X e Y en cada caso lo que corresponda. El resultado es el circuito
representado:
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AB
A
A
B
C
AB BC
AB BC
B
C
AB BC D
BC
D
D
AB+ BC+D
13.09.07 30 Minutos Hoja 3 (1 Ejercicio)
Aplicación de un contador en anillo: Obtener mediante técnicas exclusivamente
digitales la señal moduladora representada (No es de conmutación. Mire atentamente la escala de tiempos). El periodo de repetición es de 220 µs (1048576
microsegundos) y la duración de la señal es de 6 µs.
220 = 1048576 µs
1
2
3
Sentido del Tiempo en µs (microsegundos)
5
6
t=0
Se dispone como datos de partida, de un único reloj de 1 MHz (Megahercio) y
de varias líneas de retardo calibradas de 1, 2 Y 3 µs (microsegundos). Se despreciarán los retardos generados excepto en las líneas calibradas. EL BIT MENOS SIGNIFICATIVO SIEMPRE A LA DERECHA DEL PAPEL.
1º) (1 Punto) Obtener la serie de Bits que representa a la señal en forma digital.
Utilizando lógica positiva, se expresa en forma de “1” y “0”, de tal forma que el
flujo de bits será:
………..000000000000000000000100101000000000…….000100101000…B
donde la flecha indica el orden de generación de bits.
2º) (1 Punto) Describa brevemente como realizará la generación de la señal, teniendo en cuenta que hay que optimizar el número de componentes. (No utilice
un millón de flip flops).
La señal está formada por 220 bits. Utilizar un circulador con tantos FF’s como
bits es bastante costoso, por lo que hay que idear un algoritmo que disminuya
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apreciablemente el número de circuitos necesarios a cambio de mayor complejidad.
La mayor parte del tiempo, la señal está a “0”, excepto durante 6 µs. Una solución consiste en utilizar un circulador en anillo para la serie 100101B y que solo
circule en el intervalo entre “unos”.
La velocidad de circulación en el anillo será de 1 bit/µs, necesitándose 7 FF
para introducir y circular en sentido contrario a las agujas del reloj la serie
1001010B. Es necesario añadir el 0B ya que es el valor de la salida cuando no
hay circulación.
Para conseguir parar la circulación, se utiliza una ventana de tiempo de 7 µs
(6+1) que se obtiene como si fuese un detector de frente de subida, donde el retardo se obtiene mediante líneas calibradas.
3º) (2 Puntos) Representar el diagrama de bloques completo, indicando formas
de onda ó características principales, según proceda.
La señal está formada por siete bits que en el sentido creciente del tiempo es
“1001010”B repitiendose cada 220 µs.
Un “Circulador en Anillo” de sentido antihorario es un contador en anillo (de sentido antihorario) en el que la señal de salida se obtiene del FF menos significativo. La frecuencia de reloj es de 1 MHz y las condiciones iniciales serán
1001010B.
La señal de reloj se verá interrumpida y activada para que la circulación se inicie
cada 220 µs y se interrumpa a los 7 µs mediante una ventana de tiempo generada por el “Controlador de reloj”.
La ventana de tiempo deja pasar la señal de reloj al circulador en anillo mediante un “Habilitador de reloj”.
1 0 0 1 0 1 0
Reloj
1 MHz
Controlador
de Reloj
Habilitador
de Reloj
Circulador
en Anillo
0010010100…0010010100..
t
7 µs
220 µs
4º) (4 Puntos) Representar esquemáticamente el circuito completo (utilizar los
símbolos tradicionales utilizados en apuntes y clases para puertas lógicas y flip
flops).
Los bloques anteriormente representados están configurados como se indica:
Exámenes de Digital Básico y Aplicado
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7 pulsos de 1 MHz
cada 220 µs
1
Q
1 MHz
2
0
Q
0
1
Q
FFD6
FFD5
FFD4
Pr
Cl
Cl
Q
FFD3
Pr
0
Q
1
Q
0
Q
FFD2
FFD1
FFD0
Cl
Pr
Cl
4
100101000..0010010100..
Señal de salida
LÍNEA DE
ACCIONAMIENTO
Q
FF0-19
J=K=1
3
1
7 µs / 220 µs
Línea Retardo
3 + 3 + 1 µs
CL
El “Circulador en Anillo” está formado por 7 FF tipo D que inicialmente está en
los estados representados en la figura sin más que colocar “0” en la “línea de
accionamiento”. Observar la singularidad de colocación de las condiciones
iniciales, ya que con el primer frente de subida de reloj se iniciará la serie
100101B y con el último se colocará a “0” la salida hasta nueva repetición.
Para generar una ventana de 7 µs cada 220 µs se utiliza un circuito detector de
frente de subida formado por el inversor (1), tres líneas de retardo calibradas a 7
µs y una puerta lógica and (3). El contador de rizo realizado con 20 FF tipo JK
(J=K=1), utiliza la señal de 1 MHz para obtener la señal de 1.048576 Hz (1/220).
Así se configura el denominado “Controlador de Reloj”.
La salida del controlador de reloj habilita durante 7 µs la señal de reloj de 1 MHz
a través de la puerta lógica and (4). El proceso de repite cada segundo
aproximadamente (1.048576 s).
Para asegurar el perfecto funcionamiento, la señal de 1 MHz está gestionada
por la puerta lógica and (2) mediante la línea de accionamiento.
5º) (2 Puntos) Condiciones iniciales y descripción del funcionamiento. (Observe
que la señal moduladora es cero en la mayor parte del intervalo de repetición).
El hecho de utilizar un circulador en anillo controlado por una ventana de tiempo
hace que haya que extremar las precauciones al introducir las condiciones iniciales.
Exámenes de Digital Básico y Aplicado
21
A.Martín
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Las condiciones iniciales en el circulador son 1001010 en los FF’s 6, 5, 4, 3, 2, 1
y 0 respectivamente para que la salida en FF0 con el primer frente de reloj sea
“1”, a continuación “0”, luego “1”, “0”, “0”, “1” y finalmente “0”. El contador de rizo
también tiene puesta a cero para asegurar las sincronizaciones de los frentes en
las puertas (3) y (4), de lo contrario la salida FF19 no estaría controlada
(arranque de los FF al conectar la alimentación. Volatilidad).
Para la puesta en marcha del circuito se dispone de una “Línea de Accionamiento” que inicialmente está colocada en “0” lógico. Se colocan así las
condiciones iniciales y se tiene inhibida la señal del reloj mediante la puerta (2).
Al colocar “1” lógico en esta línea, se desactivan las entradas asíncronas de todos los FF, habilitándose la señal de reloj de 1 MHz en la puerta (2). El reloj estaba previamente en funcionamiento para estabilizarlo térmicamente. Así pues,
en el momento de su activación puede encontrarse en estado alto ó bajo.
Si se encuentra en nivel alto ha de pasar previamente por el frente de bajada. Al
llegar el frente de subida, se produce un frente de subida en la salida FF19 y en
consecuencia, en el frente de subida de la ventana de 7 µs, simultáneamente a
los frentes de subida que actúan sobre el circulador.
Si se encontrase en nivel bajo, al llegar el primer frente de subida se repetiría el
proceso anterior sin producirse ninguna anomalía. Recuerde que no se tienen
en cuenta los retrasos en las puertas.
Esto es así por dos motivos. Uno por la utilización de un único reloj que asegura
la frecuencia de sincronización y otro por la utilización de la línea de accionamiento que asegura la sincronización de retrasos.
09.06.08 25 Minutos Hoja 2 (4 Ejercicios)
a) (2 Puntos) Un sensor resistivo de desplazamiento produce una tensión
comprendida entre -5 v y +5 v en el margen de frecuencias de 0 a 20 Hz. Para
digitalizar la señal con una precisión de al menos una décima de voltio, ¿cuántos
bits son necesarios?. Si se utilizan 12 bits ¿qué precisión tendrá la medida?.
Número de bits: 7 (mejor que 10 V /128 ~ 78 mV)
Precisión para 12 bits: mejor que 10 V / 212 = 10/4096 ~ 2.5 mV
b) (2 Puntos) Completar las casillas en blanco (Un fallo 1 punto, dos ó más 0
puntos) (El dato es 5D)
Decimal
Número
93
Binario
Octal
1011101
135
Exámenes de Digital Básico y Aplicado
22
Hexadecimal
5D
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c) (3 Puntos) Obtener la expresión SOP (suma de productos lógicos) más
simplificada posible de las funciones F1 y F2, eliminando los riesgos lógicos
estáticos al “1”. Cada fallo quita 1 punto.
F1 = Σ (2,3,6,7,9,11,12,14,15)
F2 = Σ (0,2,3,5,9,10,12,14) + d(11,13,15)
HK
HK
FG
FG
1
1
1
1
1
1
1
1
1
1
1
X
X
1
1
X
1
1
1
1
_
_
_
F1 = HK + GH + FH + FGK + FGK
_
___
_
F2 = FG + FK + GH + FGK + GHK
d) (3 Puntos) Expresar mediante minitérminos la función x = 2p – q + 10 para
valores enteros tales que p = 0, 2 y 3 ; 0 < q < 4. Los minitérminos se numeran
según p1p0q1q0 (con q0 como menos significativo). Cada fallo quita 1 punto.
p
p1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
p0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
q
q1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
q0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
p=0ó2ó3 0<q<4
x= 2p-q+10
x
x3 x2 x1 x0
Indiferencias
9
1 0 0 1
8
1 0 0 0
7
0 1 1 1
Indiferencias
13
1 1 0 1
12
1 1 0 0
11
1 0 1 1
Indiferencias
15
1 1 1 1
14
1 1 1 0
13
1 1 0 1
x3 = Σ (1, 2, 9, 10, 11, 13, 14, 15) + d (0, 4-8, 12)
x2 = Σ (3, 9, 10, 13, 14, 15) + d (0, 4-8, 12)
x1 = Σ (3, 11, 13, 14) + d (0, 4-8, 12)
x0 = Σ (1, 3, 9, 11, 13, 15) + d (0, 4-8, 12)
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09.06.08 25 Minutos Hoja 3 (2 Ejercicios)
a) (5 Puntos con la señal dibujada completamente) Dibujar la señal de salida,
indicando perfectamente los tiempos característicos (anchuras de pulsos,
periodos de repetición) a partir del momento en el que se da un “1” en la línea de
accionamiento que se encontraba a “0”.
6 pulsos de 2.5 MHz
cada 0.4 x 212 µs
0
1
Q
2.5 MHz
0
1
Q
FFD5
FFD4
Pr
Cl
0
Q
FFD3
1
0
Q
Q
Q
FFD2
FFD1
FFD0
Cl
Pr
Cl
Pr
Señal de salida
LÍNEA DE
ACCIONAMIENTO
Contador de rizo
Q
FF0-11
Línea Retardo
2.4 µs
J=K=1
2.4 µs / 0.4 x 212 µs
CL
0
1
0
0.4
0.4
t=0
1
0
0.4
1
0
0…….………0
1
1
0
0
0
1
0.4
0
t :s
0.4
t<0.4:s
TR = 0.4 x 4096 :s = 1638.4 :s
Se trata de un contador en anillo de seis estados que inicialmente (línea de
accionamiento en "0") Q5 a Q0 están a 101010. La circulación en sentido
antihorario está regulada por el reloj de 2.5 MHz cuya distancia entre frentes es
de 0.4 :s (1/2.5 MHz) durante 2.4 :s cada 0.4 x 212 :s del contador de rizo. Así,
cada 1638.4 :s, el contador en anillo circula 6 veces (2.4/0.4), quedándose de
nuevo en la posición de las condiciones iniciales. La marcación de t<0.4:s es
consecuencia de como se encuentra el reloj al pasar la línea de accionamiento
de "0" a "1".
b) (5 Puntos) El protocolo X.25 se utiliza para la transmisión de datos en redes
públicas. Su misión es intercambiar información de forma fiable entre dos
estaciones. La información se transmite en paquetes denominados tramas.
Todas las tramas comienzan con el Byte 7E. Obtener el diagrama de flujos para
Exámenes de Digital Básico y Aplicado
24
A.Martín
0…..
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detectar esta secuencia. (Nota – Byte son 8 bits. Está expresado en
hexadecimal)
Explicación:
El Byte 7E utilizado como preámbulo de sincronía ó flag (bandera) es el binario
01111110 (transformación hexadecimal a binario). La secuencia a reconocer
será 01111110 B (la flecha indica el primer bit a detectar). Para obtener el
diagrama de flujos representamos (no se pide) el diagrama de secuencias:
L
M
X
N
O
P
V
U
W
M
0
1
1
1
1
1
1
0
1
0
0
0
0
0
0
1
Solución:
01111110 Ö
0/0
N
1/0
M
0/0
1/0
0/0
0/0
1/0
O
1/0
0/0
L
P
0/1
0/0
1/0
1/0
0/0
U
W
1/0
Exámenes de Digital Básico y Aplicado
V
1/0
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18.09.08 30 Minutos Hoja 2 (1 Ejercicios)
Para la realización de un contador síncrono reversible de módulo 6 se utilizan
flip flops tipo “T”.
1º) (7 puntos) Tabla de verdad que proporciona las funciones de excitación.
Utilizar A = 0 para sentido ascendente y A = 1 para el descendente. Las
variables para los estados del contador estarán definidas por B, C,…. Las
funciones de excitación de designarán por TB, TC,…
2º) (máx. 0.9 puntos) Escribir las funciones de excitación en forma de
minitérminos Σ (…). Solo se corrigen las funciones correctas de la tabla de
verdad.
3º) (máx. 2.1 punto) Escribir las funciones de excitación en forma de SOP (suma
de productos lógicos) una vez simplificadas mediante Mapas K. Solo se corrigen
las Σ (…) correctas del apartado anterior.
Solución:
1º)
A
B
C
D
B’
C’
D’
TB
TC
TD
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
0
1
1
1
0
1
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
1
0
1
0
1
1
0
—
—
—
—
—
—
0
1
1
1
—
—
—
—
—
—
1
0
0
0
1
0
1
1
0
1
1
0
0
1
0
0
0
0
0
1
1
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
0
1
1
1
0
0
0
1
1
1
1
1
1
1
0
1
1
0
0
0
0
1
1
1
1
0
—
—
—
—
—
—
1
1
1
1
—
—
—
—
—
—
Exámenes de Digital Básico y Aplicado
B
26
A.Martín
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2º)
TB = Σ (3, 5, 8, 12) + d (6, 7, 14, 15)
TC = Σ (1, 3, 10, 12) + d (6, 7, 14, 15)
TD = Σ (0-5, 8-13) + d (6, 7, 14, 15)
3º) Se montan los Mapas K y se obtienen los SOP’s
TC = Σ (1,3,10,12) + d(6,7,14,15)
TB = Σ (3,5,8,12) + d (6,7,14,15)
CD
CD
AB
AB
1
1
1
1
—
1—
—
—
1
1
—
—
—
—
1
1
__
_
_
TB = ACD + ABD + ACD
__
_
_
TC = ABD + ABD + ACD
TD = 1
18.09.08 30 Minutos Hoja 3 (1 Ejercicios)
En el circuito reconocedor de la secuencia 1101110011B, determinar:
1º) (1 Punto) Completar la secuencia directa del diagrama de secuencias:
A
X
B
1
C
1
D
0
E
0
Exámenes de Digital Básico y Aplicado
G
1
H
1
L
1
27
M
0
¿?
N
1
C
1
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2º) (5 Puntos) Indicarlos estados A, B, C, … a los que se dirige en la secuencia
truncada del diagrama de secuencias. Rellene la secuencia truncada 0…….. y
en los cuadrados indique el estado al que se dirige cuando trunca. (Cada fallo en
los cuadros quita un punto).
A
B
C
D
E
G
H
L
M
N
X
1
1
0
0
1
1
1
0
1
1
Trun
0
0
1
1
0
0
0
1
0
0
A
A
C
B
A
A
D
C
E
A
3º) (2 puntos) Solo si en el apartado 1º y 2º se han obtenido los 6 puntos.
Representar el diagrama de flujos completo (flechas, 0/1…). (Cada fallo quita un
punto).
1/0
C
1/0
0/0
D
B
1/0
0/0
1/0
0/0
A
0/0
0/0
E
1/0
0/0
1/1
0/0
N
0/0
0/0
1/0
M
1/0
0/0
G
1/0
H
L
1/0
4º) (2 Puntos) Solo si en el apartado 3º se han obtenido los dos puntos. Obtener
las ecuaciones de excitación como suma de minitérminos (sin simplificar)
utilizando flip flops tipo T. (0.5 puntos cada función).
Exámenes de Digital Básico y Aplicado
28
A.Martín
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A
B
C
D
E
G
H
L
M
N
TABLA DE VERDAD
Actual
Siguiente
Excitaciones
y3 y2 y1 y0 X y'3 y'2 y'1 y'0 T3 T2 T1 TO
0 0 0 0 0
0 0 0 0 1
1
1
0 0 0 1 0
1
0 0 0 1 1
1
1 1
0 0 1 0 0
1 1
1
0 0 1 0 1
1
0 0 1 1 0
1
1 1 1
0 0 1 1 1
1
1
0 1 0 0 0
1
0 1 0 0 1
1
1
1
0 1 0 1 0
1
1
0 1 0 1 1
1 1
1 1
0 1 1 0 0
1 1
1
1
0 1 1 0 1
1 1 1
1
0 1 1 1 0 1
1 1 1 1
0 1 1 1 1
1
1
1
1 0 0 0 0
1
1 1
1 0 0 0 1 1
1
1
1 0 0 1 0
1
1
1 0 0 1 1
1
1
1 1
1 0 1 0 0
1 0 1 0 1
1 0 1 1 0
1 0 1 1 1
1 1 0 0 0
1 1 0 0 1
INDIFERENCIAS (-)
1 1 0 1 0
1 1 0 1 1
1 1 1 0 0
1 1 1 0 1
1 1 1 1 0
1 1 1 1 1
Las celdas en blanco son “0”. Se han mostrado así para simplificar y evitar
errores.
T3 = Σ (14,16,18,19) + d (20-31)
T2 = Σ (6,8,10,12,14,15,16) + d (20-31)
T1 = Σ (3,6,7,11,14,19) + d (20-31)
T0 = Σ (1-4,6,9-15,17-19) + d (20-31)
FIN
Exámenes de Digital Básico y Aplicado
29
A.Martín
E2
PROBLEMA
COMBINACIONAL-SECUENCIAL
SEMÁFORO
MAESTRO-ESCLAVO
A. Martín
E1
M2
50
M1
PROBLEMA DE APLICACIÓN CON CIRCUITOS COMBINACIONALES Y SECUENCIALES: CRUCE REGULADO POR SEMÁFOROS.
Un cruce urbano de dos vías de sentido único está regulado por dos semáforos, 1 y 2. La cadencia es de 24 pasos de 4 segundos, dada por:
Semáforo 1
Cadencia desde 0 a 23 (anchura 4 segundos)
Coche
0 1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Peatón
Semáforo 2
Cadencia desde 0 a 23 (anchura 4 segundos)
Coche
0 1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Peatón
Las señales de tiempo se obtienen de un oscilador de cuarzo de 32768 Hz. Los
indicadores luminosos serán del tipo LED. Los semáforos podrán ser intervenidos externamente para congelar un paso de la cadencia así como su reseteado
al paso inicial (0) e intermitencia.
Se pide:
1º) Circuito electro-óptico (generación de las señales luminosas).
2º) Diagrama de bloques (sin alimentaciones).
3º) Descripción de los bloques.
4º) Bloque combinacional: funciones, simplificaciones K y circuitos.
5º) Bloques secuenciales: circuitos.
6º) Organización cruce maestro-esclavos: Ejemplo.
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SOLUCIÓN:
1º) El circuito electro-óptico estará constituido por LEDs (diodos electroluminiscentes, 12 mA) y transistores en conmutación. Las señales intermitentes se
obtienen del reloj, por ejemplo 1 Hz (oscilador de 32768 Hz) pasando por un divisor de rizo de 15 FF.
+
+
F1v
+
F4p
F2v
F5p
+
F6p
0
+
0
1
1 Hz
F3v
2º) Diagrama de bloques:
C.I.
Reset
5
CONTADOR
DE
24 ESTADOS
0
1
0
1
0
0
DIVISOR DE
FRECUENCIA
Stop
paso
Ext
1
2 seg
4
8
1
SEMÁFORO 1
F11V
F12V
F13V
D
E
S
R
E
G
U
L
A
D
O
R
F14P
F15P
F16P
SEMÁFORO 2
F21V
F22V
F23V
2, 4, 8,
OSCILADOR
DE CUARZO
32768 Hz
Ajuste del sintetizador
F24P
F25P
F26P
Clock 1 Hz
0
DES
Intermitencia
Problema de Aplicación - Cruce Regulado por Semáforos 30/05/2008 01 A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
Cada paso de 4 segundos da lugar a un estado de contador y unos valores lógicos de las funciones luminosas. El diagrama de cadencias produce 24 estados (algunos repetidos), con lo que se organiza un contador asíncrono (menos
componentes que un síncrono) ascendente (ó descendente, es igual) módulo
24. El contador configura las variables de entrada de un circuito combinacional
que se genera a partir de la tabla de verdad para las funciones luminosas. El
tiempo de los estados puede ser variado para todos los relojes modificando la
frecuencia del sintetizador (oscilador) ó la salida del contador de rizo.
El contador puede ser iniciado en cualquier estado mediante un circuito ESPEcial de condiciones iniciales (el cruce del problema interfiere sobre los cruces
de influencia, motivo por el que está fijada la pareja de semáforos y vale para
cualquier cruce sin más que modificar las C.I.). Puede ser intervenido mediante
una señal externa para congelar un estado sin más que detener la señal de
reloj y puede ser reseteado (estado de condiciones iniciales a todos los conjuntos de semáforos mediante una señal sincronizada vía radio, red eléctrica ó
manualmente en el módulo de comunicaciones que no es objeto de esta materia). Finalmente se organiza una función desreguladora del tráfico cuando la
densidad circulatoria lo aconseje (semáforos intermitentes).
3º) Descripción de bloques
Al utilizar LEDs, los circuitos de encendido son transistores en conmutación,
por lo que es fácil determinar los componentes. Recuerden que la intensidad
nominal de los leds es de 12 mA. Resistencias de 1K en colector y 10K en
base.
El bloque “stop paso está descrito en los apuntes:
X
X
X
ENABLE
“1”
STOP
“0”
“1”
La señal de reloj del stop paso es alta con la activación externa de “1”, como el
contador funciona con los frentes de subida (porque así se ha elegido), se
detiene al haber congelado el paso. La salida del contador está en el último estado conocido y los semáforos están en una determinada posición (la que había al proporcionar la señal externa) invariable en el tiempo. Esta situación
desaparece cuando se proporciona un “0” en Ext. continuando con la secuencia
paralizada ó reiniciando el control de tráfico en otro estado.
En cuanto al reseteado es una acción sobre el contador para colocarlo en la secuencia de inicialización (no tiene por que ser la 00000 del ejemplo si la pareja
de semáforos no es la principal). Esta secuencia depende de los criterios de
circulación para fijar una velocidad media en vías principales (apartado 6º).
Problema de Aplicación - Cruce Regulado por Semáforos 30/05/2008 02 A. Martín
Escuela Técnica Superior de Ingenieros Aeronáuticos-Universidad Politécnica de Madrid
4º) Bloque combinacional
Las variables de entrada para el circuito combinacional están generadas por el
contador de 5 bits (24 estados). Los estados del 24 al 30 son indiferencias ya
que, a no ser por mal funcionamiento, no pasará por ellos (cuando detecte el
24 pasará a 0).
Tabla de verdad:
N Contador
Semáforo 1
Semáforo 2
º ABCDE F11v F12v F13v F11p F12p F13p F21v F22v F23v F21p F22p F23p
0 00000
1
0
0
1
0
0
1
1
1 00001
1
0
0
1
0
0
1
1
2 00010
1
0
0
1
0
0
1
1
3 00011
1
0
0
0
1
0
1
1
4 00100
1
0
0
0
1
0
1
1
5 00101
1
0
0
0
1
0
1
1
6 00110
1
0
0
0
1
0
1
1
7 00111
1
0
0
0
1
0
1
1
8 01000
1
0
0
0
0
1
1
1
9 01001
1
0
0
0
0
1
1
1
10 01010
1
0
0
0
0
1
1
1
11 01011
1
0
0
1
0
0
1
1
12 01100
1
0
0
1
0
0
1
1
13 01101
0
0
1
1
0
0
1
1
14 01110
0
0
1
1
0
0
1
1
15 01111
0
0
1
1
0
0
1
1
16 10000
0
0
1
1
0
0
1
1
17 10001
0
0
1
1
0
0
1
1
18 10010
0
0
1
1
0
0
1
1
19 10011
0
0
1
1
0
0
1
1
20 10100
0
0
1
1
0
0
1
1
21 10101
0
0
1
1
0
0
1
1
22 10110
0
0
1
1
0
0
1
1
23 10111
0
1
0
1
0
0
1
1
24 11000
25 11001
26 11010
27 11011
Indiferencias
28 11100
29 11101
30 11110
31 11111
Las funciones sin simplificar, están dadas por
F11v = Σ (0,1,…,12) + d(24,25,…,31)
F12v = Σ (23) + d(24,25,…,31)
F13v = Σ (13,14,…,22) + d(24,25,…,31)
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F14p = Σ (0,1,2,11,12,…,23) + d(24,25,…,31)
F15p = Σ (3,4,…,7) + d(24,25,…,31)
F16p = Σ (8,9,10) + d(24,25,…,31)
F21v = Σ (0,12,13,…,23) + d(24,25,…,31)
F22v = Σ (11) + d(24,25,…,31)
F23v = Σ (1,2,…,10) + d(24,25,…,31)
F24p = Σ (0,1,2,…,14,23) + d(24,25,…,31)
F25p = Σ (15,16,…,19) + d(24,25,…,31)
F26p = Σ (20,21,22) + d(24,25,…,31)
A continuación se simplifican por Mapas K-5:
Para el semáforo 1
(La adyacencia en azul es más aconsejable desde el punto de vista de riegos lógicos)
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(No se ha tenido en cuenta la simplificación multifuncional). No se observa
SOPs alguna repetida en las distintas funciones. Habría que comprobar con los
del semáforo 2, que son distintos Mapas K-5, y si fuese así bastaría con no duplicar. Se deja al alumno la labor de realizar el resto de los mapas y circuitos
del semáforo 2.
Los circuitos electrónicos, para el semáforo 1 exclusivamente son:
__
_
__
___
F11v = Σ (0,1,…,12) + d(24,25,…,31) = AB + BC + BDE
(ADE)
F12v = Σ (23) + d(24,25,…,31) = ACDE
_
_
_
F13v = Σ (13,14,…,22) + d(24,25,…,31) = AC + AD +ADE + BCD + BCE
___
__ _
F14p = Σ (0,1,2,11,12,…,23) + d(24,25,…,31) = A + BC + BCD + BDE + BCDE
__
__
F15p = Σ (3,4,…,7) + d(24,25,…,31) = ABC + ABDE
__
_ _
F16p = Σ (8,9,10) + d(24,25,…,31) = BCD + BCDE
Los circuitos se realizan mediante grabación de PLD's (dispositivos lógicos programables).http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/
040101.htm. Es conveniente leer el Cap.5 Análisis y Diseño de Circuitos
Lógicos Digita-les, Nelson, Victor P. 621.38 ANA NEL ó el Cap.7 Fundamentos
de Sistemas Digitales 6ª ED. Floyd, Thomas L. 621.38 FLO FUN(7).
Para familiarizarse con los empaquetamientos comerciales:
http://www.amigastuff.com/hardware/pinnumbe-ring.html#dil.
Para aspectos económicos y características de diferentes PLD's:
http://www.jameco.com/webapp/wcs/stores/servlet/CategoryDisplay?storeId=10
001&catalogId=10001&langId=-1&categoryId=12200
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5º) Bloques secuenciales:
5.1 Contador de rizo:
4 seg
Multiplexor
Código de selección
16, 8, 4, 2
DIVISOR DE
FRECUENCIA
1 Hz
FF15-18
FF0-14
32768 Hz
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La señal de 32768 Hz pasa por una cascada de 15 FF para proporcionar la señal de 1 Hz (pulsos de 1 segundo), se continúa dividiendo en otra serie de 4FF
para proporcionar pulsos de reloj de 2, 4, 8 y 16 segundos. El tiempo de paso
de cada estado se selecciona mediante un multiplexor (2 bits). El oscilador puede ser regulado a otras frecuencias si se utiliza un sintetizador (oscilador controlado por tensión VCO con realimentación).
5.2 Contador de 24 estados:
Ji=Ki=1
1
Q4
J4
Q4
K4
1
Q3
J3
Q3
K3
0
Q2
J2
Q2
K2
0
Q1
J1
Q1
K1
0
Q0
J0
Q0
K0
CL
CL
CL
CL
CL
CL*
CL*
CL*
CL*
CL*
Como la frecuencia del contador es muy baja comparada con la velocidad de
propagación en los FF se utiliza un contador asíncrono, ascendente, módulo
24, de estados 0, 1, 2, 3, …, 22, 23, 24-0, 1, …. ya que es el más sencillo de
implementar (los glitch no afectan, caso de presentarse, debido a su corta duración, pag 64 teoría) . Con la detección del (24) 11000, se activa la señal de los
clear para pasar al estado (0) 00000 cíclicamente.
5.3 Condiciones iniciales:
El conjunto de los dos semáforos puede ser inicializado en cualquiera de los 24
estados para los que ha sido diseñado y en general (cruces de tráfico esclavos)
no coincide con 00000 (cruce de tráfico maestro). Es necesario que los Clear y
Preset de cada FF puedan ser seleccionados individualmente, para lo que se
interrumpe la línea Clear a fin de intercalar un circuito que permita introducir las
condiciones iniciales y resetearlas ó entrar en el ciclo de conteo. Las funciónes
CL y PR dependerán de las acciones RESET, C.I. y CL*. Con Reset “1” y reloj
parado, se habilitan las condiciones iniciales específicas de cada FF y con
Reset “0” y reloj activo se habilita el contador (15,16,…,23,24-0,1,2,…). La
tabla de verdad para los diferentes FF es:
PR2
Q2
J2
Q2
K2
CL2
C.I.2
RESET
Re C.I. CL*
0 X 0
0 X 1
1 0 X
1 1 X
PR
0
0
0
1
CL
0
1
1
0
PR = Re C.I.
__
__
CL = Re CL* + Re C.I.
CL*
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Los C.I.i de cada FF se introducen mediante microointerruptores, contador ascendente-descendente de 24 estados activado manualmente paso a paso,
regitros manejados por software, etc.
CI4 CI3 CI2 CI1 CI0
1
0
3
4
2
3
0
2
4
1
0
1
0
1
1
0
“1”
“0”
1
Estas condiciones iniciales se visualizan en decimal (BCD) mediante un descodificador binario-BCD y su correspondiente pantalla de siete segmentos para el
momento en que se sincronizen los cruces por el personal encargado.
13
BINARIO-BCD
0
4
1
1
3
2
0
1
0
1
La función RESET (poner el contador en un estado en un momento determinado) es posterior a la introducción de las condiciones iniciales del cruce de que
se trate y tiene que ser activada para todos los cruces simultáneamente para
garantizar la sincronización.
La sincronización se logra por varios procedimientos:
•
•
•
Enviando el pulso 24-0 del cruce maestro a todos los cruces esclavos.
Utilizando el servicio horario UTC (tiempo universal coordinado).
Mediante GPST (tiempo del sistema de posicionamiento global).
La información será facilitada mediante enlace por la línea de tensión (normalmente) ó de RF (radio frecuencia) de que se disponga. La función externa EXT,
de condiciones iniciales C.I. y de desregulación DES se realizan manualmente
(normal) o desde el servicio de control de tráfico SCT (si está implementado el
cruce con el equipo de telemetría TLM).
Cuando las condiciones iniciales corresponden a un estado diferente al 00000
un circuito tendrá desactivadas las señales luminosas (ó en función DES) hasta
obtener la señal de sincronía.
La función desregulación tiene la misión de desactivar el control de tráfico indicándolo a los usuarios. Se desconectan las señales luminosas de control y se
introduce por ejemplo una señal intermitente en F2V (ámbar intermitente en
vehículos), conservando F6P (intermitente peatón verde).
Problema de Aplicación - Cruce Regulado por Semáforos 30/05/2008 09 A. Martín
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F11V
F12V
F13V
F11V
F12V
F13V
F1V
F2V
F3V
F14P
F15P
F16P
F4P
F5P
F6P
D
E
S
R
E
G
U
L
A
D
O
R
F14P
F15P
F16P
F21V
F22V
F23V
1
F24P
F25P
F26P
Clock 1Hz
1
DES
Intermitencia
6º) Organización cruce maestro-esclavos:
50
M1
E2
E1
M2
500 m
9 estados
36 seg
M1 a E1
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La organización de la circulación puede realizarse con distintos criterios, que no
son objeto de esta asignatura. Suponiendo que se pretende controlar la velocidad media se elije una pareja maestra a partir de la cual hay que sincronizar las
esclavas.
Se toma M1 como referencia (M2 está dado a partir de M1), se le asigna el
estado de condiciones iniciales “00000” Cuando los vehículos lleguen a E1 se
encontrará abierto o cerrado dependiendo de la velocidad que hayan tenido.
Para un límite de 50 Km/h y una distancia M1-E1 de 500 m, deben de transcurrir más de 36 seg (tmin = e/vmáx). En consecuencia la cadencia de E1 debe de
haber comenzado (36 seg/4 seg/paso) 9 pasos antes del “00000” de E1 como
puede verse en el cronograma (violeta) de tal forma que cuando M1 esté en
00000, E1 deberá de estar en ese momento en 01110 (catorce). De esta
manera que van sincronizando los cruces posteriores. E2 puede ser el que se
representa o puede ser modificado.
M1
Cadencia desde 0 a 23 (anchura 4 segundos)
Coche
0 1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
0 1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Peatón
M2
Coche
Peatón
E1
Coche
14 15 16 17 18 19 20 21 22 23 0
1
2
3
4
5
6
7
8
9 10 11 12 13
14 15 16 17 18 19 20 21 22 23 0
1
2
3
4
5
6
7
8
9 10 11 12 13
Peatón
E2
Coche
Peatón
FIN
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