Lab 1 electrónica 3

Universidad del Valle – Facultad de ingeniería – Escuela de ingeniería eléctrica y electrónica – Programa de ingeniería
eléctrica
Software Quartus II y funciones lógicas
Hernandez F. Miguel 1,Puentes S. Daniel 2
Abstract – Digital circuits are those that are directed by
binary logic, this means, there are only two possibilities "0"
or "1", these can be built based on the three main logic gates
"AND, OR, NOT", however, to know how to combine these
three operations to obtain a certain output, you must use a
set of techniques offered by the theory of this type of
circuits.
Palabras clave: Circuito digital, tabla de verdad, mapa de Karnaugh,
Quartus.
I. INTRODUCCIÓN
L
os circuitos digitales tienen diversas maneras en las que
se pueden implementar, sin embargo, todas estas se resumen en
el uso de las tres compuertas básicas “AND, OR, NOT”,
dependiendo de la configuración de estas compuertas, se
pueden obtener respuestas diferentes. Gracias a las diferentes
técnicas que existen para el análisis de este tipo de circuitos, se
puede saber como conectar las compuertas para obtener la
respuesta que se desea; entre estas técnicas se encuentran
algunas como la tabla de verdad y los mapas de Karnaugh.
En este informe se mostrará la utilización de estas técnicas
para la implementación de circuitos digitales, y haciendo uso
del software de simulación Quartus, se podrá realizar una
simulación de estos para verificar su correcto funcionamiento.
II. DISEÑO DE CIRCUITOS COMBINATORIOS
2.1. Funciones lógicas combinatorias
A continuación, se muestran las funciones que se trabajaron
en el apartado de funciones lógicas combinatorias y sus tablas
de verdad.
Minitérminos:
F (a, b, c, d) = Σm (2, 4, 9, 12, 13, 14, 15)
Decimal
a
b
c
d
F
0
0
0
0
0
0
1
0
0
0
1
0
2
0
0
1
0
1
3
0
0
1
1
0
4
0
1
0
0
1
5
0
1
0
1
0
6
0
1
1
0
0
7
0
1
1
1
0
8
1
0
0
0
0
9
1
0
0
1
1
10
1
0
1
0
0
11
1
0
1
1
0
12
1
1
0
0
1
13
1
1
0
1
1
14
1
1
1
0
1
15
1
1
1
1
1
Tabla 1. Tabla de verdad punto 2.1 (Suma de minitérminos)
F (a, b, c, d) = 𝑎𝑎�𝑏𝑏�𝑐𝑐𝑑𝑑̅ + 𝑎𝑎�𝑏𝑏𝑐𝑐̅𝑑𝑑̅ + 𝑎𝑎𝑏𝑏�𝑐𝑐̅𝑑𝑑 + 𝑎𝑎𝑎𝑎𝑐𝑐̅𝑑𝑑̅ + 𝑎𝑎𝑎𝑎𝑐𝑐̅𝑑𝑑
+ 𝑎𝑎𝑎𝑎𝑎𝑎𝑑𝑑̅ + 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
Maxitérminos:
G (a, b, c, d) = ΠM (2, 9, 10, 13, 14, 15).
Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
a
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
c
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
d
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
G
1
1
0
1
1
1
1
1
1
0
0
1
1
0
0
0
Tabla 2. Tabla de verdad punto 2.1 (Producto de maxitérminos)
1
2
Estudiante de Ingeniería Eléctrica en la Universidad del Valle.
Estudiante de Ingeniería Eléctrica en la Universidad del Valle.
1
Universidad del Valle – Facultad de ingeniería – Escuela de ingeniería eléctrica y electrónica – Programa de ingeniería
eléctrica
������������������
������������������
𝐺𝐺(𝑎𝑎, 𝑏𝑏, 𝑐𝑐, 𝑑𝑑) = (𝑎𝑎
+ 𝑏𝑏 + 𝑐𝑐̅ + 𝑑𝑑 + 𝑎𝑎
� + 𝑏𝑏 + 𝑐𝑐 + 𝑑𝑑̅
������������������
������������������
+ 𝑎𝑎
� + 𝑏𝑏 + 𝑐𝑐̅ + 𝑑𝑑 + 𝑎𝑎
� + 𝑏𝑏� + 𝑐𝑐 + 𝑑𝑑̅
������������������
������������������
�
+ 𝑎𝑎� + 𝑏𝑏 + 𝑐𝑐̅ + 𝑑𝑑 + 𝑎𝑎� + 𝑏𝑏� + 𝑐𝑐̅ + 𝑑𝑑̅)′
2.2. Circuito comparador 1
Comparador de dos números A y B, donde cada número tiene
2 bits. La salida del circuito es 1 cuando A ≥ B, de lo contrario
la salida es 0.
Para la función que se presenta en seguida se utiliza producto
de maxitérminos y se implementa con una red OR-AND.
����) ∙ (𝐴𝐴1 + 𝐴𝐴2 +
C(A1,A2,B1,B2) = (𝐴𝐴1 + 𝐴𝐴2 + 𝐵𝐵1 + 𝐵𝐵2
����
����
����
���� + 𝐵𝐵1
���� + 𝐵𝐵2) ∙
𝐵𝐵1 + 𝐵𝐵2) ∙ (𝐴𝐴1 + 𝐴𝐴2 + 𝐵𝐵1 + 𝐵𝐵2) ∙ (𝐴𝐴1 + 𝐴𝐴2
����
����
����
����
����
����)
(𝐴𝐴1 + 𝐴𝐴2 + 𝐵𝐵1 + 𝐵𝐵2) ∙ (𝐴𝐴1 + 𝐴𝐴2 + 𝐵𝐵1 + 𝐵𝐵2
Donde A1 es el bit más significativo del número A y A2 el
menos significativo, sucede de la misma con el número B.
Decimal
0
A1
0
A2
B1
B2
F
0
0
0
1
1
0
0
0
1
0
2
0
0
1
0
0
3
0
0
1
1
0
4
0
1
0
0
1
5
0
1
0
1
1
6
0
1
1
0
0
7
0
1
1
1
0
8
1
0
0
0
1
9
1
0
0
1
1
10
1
0
1
0
1
11
1
0
1
1
0
12
1
1
0
0
1
13
1
1
0
1
1
14
1
1
1
0
1
15
1
1
1
1
1
Tabla 3. Tabla de verdad circuito comparador 1.
Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
a=0
de
2.3. Circuito comparador 2
A continuación, se presenta la tabla de verdad y el mapa de
Karnaugh de un circuito digital de cinco entradas cuya salida es
“1” cuando el número decimal es impar.
a
b
c
d
e
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
1
0
0
1
1
0
0
0
1
1
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
1
1
0
1
1
0
0
0
1
1
0
1
0
1
1
1
0
0
1
1
1
1
1
0
0
0
0
1
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
0
0
0
1
1
0
0
1
1
1
0
1
0
1
1
0
1
1
1
1
1
0
0
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
Tabla 4. Tabla de verdad circuito comparador 2.
00
01
11
10
00
0
1
1
0
01
0
1
1
0
bc
11
0
1
1
0
2
F
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
10
0
1
1
0
Tabla 5. Mapa de Karnaugh de la función de circuito comparador 2
(a=0).
a=1
F (a, b, c, d, e) = Σm (0,2,4,6,8,10,12,14,16,18,20,22,24,26,28,30).
de
00
01
11
10
00
0
1
1
0
01
0
1
1
0
bc
11
0
1
1
0
10
0
1
1
0
Tabla 6. Mapa de Karnaugh de la función de circuito comparador 2
(a=1)
Observando el mapa de Karnaugh, se obtiene:
F (a, b, c, d, e) = 𝑒𝑒
Universidad del Valle – Facultad de ingeniería – Escuela de ingeniería eléctrica y electrónica – Programa de ingeniería
eléctrica
2.4. Circuito comparador 3
A continuación, se presenta la tabla de verdad y el mapa de
Karnaugh de un circuito digital de cinco entradas cuya salida es
“1” cuando el número decimal es par.
F (a, b, c, d, e) = ΠM (1,3,5,7,9,11,13,15,17,19,21,23,25,27,29,31).
Decimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
a
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
b
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
c
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
d
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
e
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Tabla 7. Tabla de verdad circuito comparador 3.
a=0
de
00
01
11
10
00
1
0
0
1
01
1
0
0
1
bc
11
1
0
0
1
10
1
0
0
1
Tabla 8. Mapa de Karnaugh de la función de circuito comparador 3
(a=0).
a=1
de
00
01
11
10
00
1
0
0
1
01
1
0
0
1
bc
11
1
0
0
1
3
10
1
0
0
1
Tabla 9. Mapa de Karnaugh de la función de circuito comparador 3
(a=1).
Observando el mapa de Karnaugh, se obtiene:
F (a, b, c, d, e) = 𝑒𝑒̅
III. RESULTADOS DE SIMULACIÓN
3.1. Funciones lógicas combinatorias
Minitérminos:
Las siguientes dos figuras muestran, el diseño del circuito de
la función lógica combinatoria de minitérminos, el cual es una
red AND-OR, y también se muestra su respectiva simulación;
todo hecho en el programa Quartus.
Figura 1. Circuito digital del punto 2.1 (Suma de minitérminos).
Figura 2. Simulación del circuito de la figura 1.
Maxitérminos:
A continuación, se muestran las imágenes que se obtuvieron
del diseño utilizando una red NOR y la simulación de la función
de maxitérminos.
Figura 3. Circuito digital del punto 2.1 (Producto de maxitérminos).
Universidad del Valle – Facultad de ingeniería – Escuela de ingeniería eléctrica y electrónica – Programa de ingeniería
eléctrica
Figura 10. Simulación del circuito de la figura 9.
Figura 4. Simulación del circuito de la figura 3.
3.2. Circuito comparador 1
La figura 5 muestra el circuito que se necesita para que la
salida sea “1” cuando A ≥ B, y la siguiente figura a esta muestra
en una simulación, que este postulado se cumple.
Figura 5. Circuito digital para el comparador 1.
Figura 6. Simulación del circuito de la figura 5.
3.3. Circuito comparador 2
Las siguientes imágenes muestran, la configuración de la red
NAND que se utiliza para este problema, y el resultado de la
simulación, el cual se observa que coincide con la tabla 4.
Figura 7. Circuito digital para el comparador 2.
Figura 8. Simulación del circuito de la figura 7.
3.4. Circuito comparador 3
La primera imagen muestra la red NOR que se utiliza para
que la salida sea la entrada negada, y la segunda imagen es la
simulación correspondiente a este diseño.
Figura 9. Circuito digital para el comparador 3.
4