Flip Flops Ing - Escuela de Ingeniería Electrónica

1 of 47
Instituto Tecnológico de Costa Rica
Escuela de Ingeniería Electrónica
EL 3307 Diseño Lógico
Ejercicios
Tema: Flip Flops
Recopilación realizada por:
Ing. José Alberto Díaz García
Diciembre 2008
Problemas
211
Al
FIGURA 5-31
Diagrama lógico del contador de tres bits
tador secomplementaen cadaconteo.Una función booleanaque incluye a todos los minitérminos define un valor constantede l. Las ecuacionesde entradaque sedan abajo de cadamapa especifican la parte combinacional del contador. Al incluir estasfunciones con los tres
flip-flops, obtenemosel diagramalógico del contador de la figura 5-31.
PROBLEMAS
5-1
2 of 47 Considere
. Ellatch D de la figura 5-6 se construyócon cuatro compuertasNAND y un inversor.
estasotrastres formasde obtenerun latch D. En cadacaso,dibuje el diagramalógico y verifique
el funcionamientodel circuito.
a) UsecompuertasNOR parala pane de latch SRy compuertasAND paralas otrasdos.SeIX>dría necesitarun inversor.
b) Use compuertasNOR para las cuatrocompuertas.Se podríanrequerir inversores.
c) Use únicamentecuatrocompuertasNANO (sin inversor).Esto se logra conectandola salida
de la compuertasuperiorde la figura 5-6 (que va allatch SR) con la entradade la compuerta inferior (en vez de la salidadel inversor).
5-2
Construyaun flip-flop JK con un flip-flop D, un multiplexor de 2 líneasa 1 y un inversor.
s-3
Demuestreque la ecuacióncaracterísticaparala
de complementode un flip-flop JKes
Q'(t + 1) K J'a' + KQ
5-4
5-5
Un flip-flop PN tiene cuatro operaciones: despeje a O, ningún cambio, complemento y establecimiento al, cuando las entradas P y N son 00, 01, 10 y 11, respectivamente.
a)
Tabule la tabla de características.
b)
Deduzca la ecuación característica.
c)
Tabule la tabla de excitación.
d)
Muestre cómo el flip-flop PN se puede
convertir en un flip-flop D.
Explique la diferencia entre tabla de verdad, tabla de estados, tabla característica y tabla de excitación. Explique también la diferencia entre una ecuación booleana. una ecuación de estado.una
ecuación característica y una ecuación de entrada de flip-flop.
3 of 47
212
tulo 5
Capítulo
$-6
Lógica secuencial sincrónica
Un circuito secuencialcon dos flip-flops D, A Y B; dos
tica con las ecuacionesde estado y salida siguientes
siguientes
x y y; y una salida,z. seespeci-
A(t + 1) = x'y + xA
B(t + 1) - x'B + xA
z=B
a) Dibuje el diagramalógico del circuito.
b) Prepare la tabla de estados del circuito
secuencial.
c) Dibuje el diagramade estadoscorrespondiente.
5-7
Un circuito secuencialtiene un flip-flop Q, dos entradasx y y, y una salidaS. Constade un circuito sumadorcompletoconectadoa un flip-flop D, como se indica en la figura P5-7. Deduzca
la tabla de estadosy el diagramade estadosdel circuito secuencial.
yr
-- Sumador
. S
..., completo C
Q
D
..,.A,
".,j -CK
'"-
FIGURA Ps- 7
5-8
Deduzcala tabla de estadosy el diagramade estadosdel circuito secuencialque se muestraen
la figura P5-8. Explique la función del circuito.
A'
C
A
T
B'.
C
T
CLK
FIGURA P5-8
Problemas
$-9
213
4 ofse
47describecon
Un circuito secuencia!tiene dos flip-flops JK, A y B, y unaentrada,x. El circuito
estasecuacionesde entradade flip-flop:
JA = X
KA
JB = X
KB = A
= B'
a) Deduzcalas ecuacionesde estadoA(t + 1) y B(t + 1) sustituyendolas ecuacionesde entrada por las variablesJ y K.
b) Dibuje el diagramade estadosdel circuito.
5-10 Un circuito secuencia!tienedosflip-flops JK, A Y B. dosentradas.x y y. y unasalida.z. Las ecuacionesde entradade los flip-flops y la ecuaciónde salida del circuito son
lA
= Bx + B'y'
JB = A'x
KA = B'xy'
KB = A + xy'
z = Ax'y' + Bx'y'
a) Dibuje el diagramalógico del circuito.
b) Preparela tabla de estados.
c) Deduzcalas ecuacionesde estadoparaA y B.
5-11
Partiendodel estado00 en el diagramade estadosde la figura 5-16. determinelas transicionesde
estados y sucesión de salida que se generarán cuando se aplique la sucesión de entrada
010110111011110.
5-12 Reduzcael númerode estadosde la siguiente tabla de estadosy tabule la tabla de estadosreducida.
Estado
actual
a
Siguiente estado
x=O
Salid.
x=O x=1
b
o
b
f
d
c
o
c
f
~
d
a
e
g
d
f
f
b
&
h
g
h
g
a
o
1
O
1
O
1
c
o
o
o
o
o
I
I
o
5.13 Partiendodel estadoa y la sucesiónde entrada01110010011,detenninela sucesiónde salidade '
a) la tabla de estadosdel problemaanterior y
b) la tabla de estadosreducidadel problemaanterior.Demuestreque seobtienela mismasucesión de salidacon ambas.
214
Capítulo 5
Lógica secuencial sincrónica
5 of 47
5-14
Sustituyala asignaciónbinaria 2 de la tabla 5-9 en los estadosde la tabla 5-8 y obtengala tabla
de estadosbinaria.
5- 15 Prepareunatabladeestadosparael flip-flop JK utilizando Q como estadoactual y siguiente.y
Diseñeel circuito secuencia!especificadopor la tabla de estadosy demuesIy K comoentradas.
tre que es equivalentea la fIgura '-IZa).
5-16
Diseñeun circuito secuencialcon dos flip-flops D. A y B. Y una entrada.x. Cuandox = O,el estado del circuito no cambia. Cuando x = 1, el circuito pasapor las transicionesde estadode 00
a 01 a 11 a 10 y de vuelta a 00, y repite.
5-17 Diseñeun complementadora dosen seriecon unaentraday unasalida.El circuito aceptaunaca-
denade bits de la entraday generael complementoa dos en la salida.El circuito sepuederestablecerasinCTÓnicamente
para iniciar y tenninar la operación.
5-18 Diseñe un circuito secuencialcon dos flip-flops JK. A Y B. Y dos entradas.E y x. Si E =
O. el
circuito permaneceen el mismo estadoseacual seael valor de x. Si E = l Y x = l. el circuito
pasapor las transicionesde estadode 00 a 01 a 10 a 11 y de vuelta a OO.y repite.CuandoE = l
Y x = O.el circuito pasapor las transicionesde estadode 00 a 11 a lOa O1 Y de vuelta a 00, y
repite.
$-19 Un circuito secuencialtiene tres flip-flops, A, B. C; una entrada.x; y una salida.y. El diagrama
de estadosapareceen la figura P5-19. El circuito se diseñarátratandolos estadosno utilizados
comocondicionesde indiferencia.Analice el circuito obtenidodel diseñoparadeterminarel efecto de los estadosno utilizados.
a) Use flip-flops D en el diseño.
b) Use flip-flops JKen el diseño.
()OO
/~ "
/
~
"
1/1
/"
/
~
'\
00
KJ
'\,
100
011
~
00
1/1
00 /00
1/1\"
,,
,
'\\
,
010
"
,
,1
"
1/1//
"
\
,/
8
FIGURA P5-19
5-20 Diseñeel circuito secuencialespecificadopor el diagramade estadosde la figura 5.19 empleando flip-flops T.
5-21
Explique la principal diferencia entre un enunciadoinitial y un enunciadoal'Waysen Verilog
HDL.
Problemas
5-22 Dibuje la fonna de ondageneradapor el enunciadoinitial
initial
begiu
w
=
O;
#20 w
=
1;
# 50
w
=
O;
# 30 w
215
6 of 47
=
1;
110 w
o;
end
5-23 Considereestosenunciadossuponiendoque RegA contieneinicialmenteel valor 30.
a) RegA = 125
RegB = RegA
b) RegA <= 125
RegB <= RegA
¿QuévalorestienenRegA y RegB despuésde la ejecución?
5-24
Escriba una descripciónHDL del comportamientode un flip-flop D con preestablecimientoy
restablecimientoasincrónicos.(Estetipo de tlip-tlop se reproduceen la figura 11-13.)
5-25
Un tlip-tlop especialdisparadopor bordepositivo tiene dos entradas,DI y D2, y una entradade
control que escoge una de las dos. Escriba una descrii:K:iónHDL del comportamiento de este flip-
flop.
5 26 EscribaunadescripciónHDL del comportamientode un flip-flop JK utilizando un enunciadoirelsebasadoen el valor del estadoactual.(Sugerencia:Considerela ecuacióncaracterísticacuan.
doQ= 000 - 1.)
5-27 Reescribala descripcióndel ejemplo HDL 5-5 combinandolas transicionesde estadoy la salida
en un bloquealways.
5-28 Simuleel circuito secuencialde la figura 5-17.
a) Escribala descripciónHDL del diagramade estados.
b) Escribala descripciónHDL del diagramade circuito.
c)
Escribaun estímuloHDL con una sucesiónde entradas:00,01, 11, 10.Verifique que la respuestaseala mismacon ambasdescripciones.
5-29 Escribala descripciónHDL del contadorbinario de dos bits que se ilustra en la figura 5-20. Utilice el módulo de estímulo del ejemplo HDL 5-7 Y verifique que su respuestade salida seala
mismaque las formasde ondade la figura 5-21.
tir.
~
",..
r,
~
,
r.:
5-30 Dibuje el diagramalógico del circuito secuencialdescritopor el módulo HDL siguiente:
module Seqcrt
(A,B,C,O,CLK);
input A,B,C,CLK;
output
O;
reg O,E;
al_aya @ (posedge
f..
CLK)
begin
E <= A & B;
O <= E
t~...
I
c;
eD4
.n~le
¿Qué cambios, si acaso, deben hacerse al circuito si los dos últimos enunciados usan asignación bloqueadora en vez de no bloqueadora?
650
Capítulo 7 Principiosde diseño lógico secuencial
Sintetice un circuito para el diagrama de estado de la figura 7-64 utilizando seisVariab '
1.21
para codificar el estado,donde las salidas LA-LC y RA-RC igualan las variablesdee~
mismas. Escriba una lista de transición, una ecuación de transición para cada Variable.
estado como ~na ,sumade p términ,osy ecuacio~es~impli~cadas de tra~sici6n/excitacióa
para una reallzacl6n empleando ftlp-ftOPSD. DIbuJe un diagrama de cIrcuito utiliZaJldo
'componentesSSI y MSI.
7.22 Comenzando con la lista de transición en la tabla 7-18, encuentre una expresi6nde SUQ)I
de productos mínima para 02*, suponiendo que los estadossiguientes para los estados.
utilizar sean verdaderossin importancia.
7.23 Modifique el diagrama de estado de la figura 7-64 de modo que la máquina vayaal1I1odo
de riesgo inmediatamente si LEFT y RIGHT son afirmados simultáneamenteduranteuna
vuelta. Escriba la lista de transición correspondiente.
Ejercicios
7.24
Explique cómo se presenta la metaestabilidad en un latch D cuando
7 oflos
47 tiemposde establecimiento y de retención no coinciden. analizando el comportamiento del ciclo deretroalimentación dentro del latch.
7.25
7.25
¿Cuál es el tiempo de establecimiento mínimo de un tlip-tlop disparado por flancotal
como un flip-tlop S-A o J-K maestro/esclavo?(Sugerencia: Depende de ciertascaracterísticas del reloj.)
7.26
flip-flop D disparadopor flanco 74x74 puedenser del tipo no complementarias
durante
un tiempo arbitrariamente largo.
7.27 Compare el circuito en la figura X7.27 con el latch D en la figura 7-12. Pruebequelos
circuitos funcionan idénticamente. ¿En qué forma la figura X7.27, utilizada en al~
latchs D comerciales, es mejor?
Figura
X7.27
D
C
Q
a.
7.28
7.28 Supongamosque una máquina de estado sincrónica temporizada con la estructurade 11
figura 7-35 se diseña empleando latchs D con entradas C de estado activo alto comoelementos de almacenamiento. Para un funcionamiento de estado siguiente apropiado¿qué
relaciones deben ser satisfechasentre los siguientes parárnetrosde temporización?
'Fmino
'Fmax Retardo de propagación mínimo y máximo de la lógica de estadosiguima
'CQmino'CQmax Retardo de reloj hasta la salida mínimo y máximo para un latch D.
'DQmino'DQmax Retardo de datos hasta la salida mínimo y máximo para un latch D.
tlestablecimientoo
ttretención Tiempos de establecimiento y retención para un latch
D.
'HolL Tiemposdereloj ALTOy BAJO.
7.29
Vuelva a diseñar la máquina de estado en el problema 7.9 utilizando solamentetrescompuertas de inversión (NANO o NOR) y no inversores.
Ejercicios
Dibuje un diagrama de estadopara una máquina de estadosincrónica temporizada con dos
entradas, INIT y X, y una salida Z tipo Moore. Mientras que INIT es afirmada, Z es continuamenteo. Una vez que INIT es negada,Z deberíapermanecercomo O hastaque X haya
sido O durante dos tics sucesivosy 1 durantedos tics sucesivos,sin tener en cuenta el orden
de la incidencia.EntoncesZ deberíair a 1 y permaneceren 1 hastaque INIT seaafinnada de
nueva cuenta. Su diagrama de estado debería ser cuidadosamentedibujado y planar (sin
líneas cruzadas). (Sugerencia: No se requieren más de diez estados.)
Repita el ejercicio 7.30, pero escriba el diagrama de estado en ABEL.
Diseñe una máquina de estadosincrónica temporizada que verifique la paridad par de una
línea de datos serial. El circuito debería tener dos entradas, SYNC y DATA, ademásde
CLOCK, y una salida tipo Moore, ERROR. Invente una tabla de estado/salida que haga
el trabajo y utilice solamente cuatro estadose incluya una descripción del significado de
cada estado en la tabla. Elija una asignación de estado de 2 bits, escriba las ecuaciones
de transición y de excitación y dibuje el diagrama lógico. Su circuito puede utilizar flipflops D, flip-flops J-K, o uno de cada uno.
Repita el ejercicio 7.32, pero haga el diseño empleandoABEL y un PLD GAL 16V8.
Diseñe una máquina de estadosíncronatemporizada con la tabla de estado/salidamostrada
en la tabla X7.34, utilice flip-flops D. Haga uso de dos variables de estado, 01 02, con la
asignación de estadoA = 00, B = 01, C = 11, D = 10.
Tabla X7.34
x
s
0.1
Z
A
B
D O
B
C
B O
C
B
A 1
D
B
C O
S*
Repita el ejercicio 7.34 empleando flip-flops J-K.
Escriba una nueva tabla de transición y derive ecuaciones de salida y excitación de costo
mínimo para la tabla de estado en la tabla 7-6 empleando la asignación de estado "más
simple" en la tabla 7-7 Y ftip-flops D. Compare el costo de su lógica de salida y excitación (cuando se realiza con un circuito AND-OR de dos niveles) con el circuito en la
figura 7-54.
Repita el ejercicio 7.36 utilizando la asignación de estado"casi activo uno" en la tabla 7-7.
Supongamosque la máquinade estadoen la figura 7-54 va a construirseutilizando ftip-flops
D 74LS74. ¿Qué señalesdeberían aplicarse a las entradasde prestablecimiento y borrado
del ftip-ftop?
Escriba nuevastablas de transición y excitación y derive las ecuacionesde salida y excitación de costo mínimo para la tabla de estado en la tabla 7-6 empleando la asignación de
estado "más simple" en la tabla 7-7 y ftip-ftops J-K. Compare el costo de su lógica de salida y excitación (cuando se realiza con un circuito AND-ORde dos niveles) con el circuito
en la figura 7-56.
Repita el ejercicio 7.39 aplicando la asignación de estado"casi activo uno" en la tabla 7-7.
8 of 47
651
652
Capítulo 7
Principiosde diseño lógico secuencial
9 of 47
7.41 Construya una tabla de aplicación similar a la tabla 7-10 para cada uno de los
tipos de ftip-ftop: a) S-A; b) T con habilitación; c) D con habilitación. Discuta el
único que usted encuentra cuando intenta hacer el uso más eficiente de elementos
im¡K>rtanciacon uno de estos ftip-ftops.
7..2
Construya una nueva tabla de excitación y derive las ecuacionesde salida y excitación
costo mínimo para la máquina de estadode la tabla 7-8 que utiliza ftip-ftops T con
de habilitación (figura 7-33). Compare el costo de su lógica de salida y excitación (cuando
se realiza con un circuito AND-OA de dos niveles) con el circuito en la figura 7-54.
7.43 Determine la tabla completa de 8 estadosdel circuito en la figura 7-54. Utilice los
Ul, U2 y U3 para los estadossin utilizar (001, 010 y 011). Dibuje un diagrama de esta&
y explique el com¡K>rtamientode los estadossin utilizar.
.
Repita el ejercicio 7.43 para el circuito de la figura 7-56.
7.~
7.45 Escriba una tabla de transición para la tabla de estado no mínima en la figura 7-51(a)que
resultade asignarlos estadosen ordende conteobinario, INIT-OKA1 =000-] 10. Escriba
las ecuacionesde excitación correspondientespara ftip-ftops D, suponiendo una disPOSición de costo mínimo del estado sin utilizar 111. Compare el costo de sus ecuacionescon
las ecuacionesde costo mínimo para la tabla de estado mínima presentadaen el texto.
7.46 Escriba la tabla de aplicación para un ftip-ftop T con habilitación.
En muchas aplicaciones, las salidas producidas por una máquina de estadoduranteo ~
después del restablecimiento son irrelevantes, mientras que la máquina comienzaa
comportarSecorrectamente un breve tiempo despuésque la señal de restablecimientoes
eliminada. Si se aplica estaidea a la tabla 7-6, el estado INIT puedeeliminarse y solamente
se necesitan dos variables de estado para codificar los cuatro estados restantes.Vuelva
a diseñar la máquina de estado aplicando esta idea. Escriba una tabla de estado,tabla
de transición, tabla de excitación para ftip-ftops D, ecuaciones de salida y excitaciónde
costo mínimo y diagrama lógico nuevos. Compare el costo del nuevo circuito con el de la
7.48
7.49
figura 7-54.
Repita el ejercicio 7-47 utilizando ftip-ftops J-K y emplee la figura 7-56 para comparar
costo.
Vuelva a diseñar la máquina de conteo de unos de la tabla 7-12, asignando los estadosen
orden de conteo binario (SO-53 = 00, 01, 10, 11). Compare el costo de las ecuacionesde
excitación de suma de productos resultante con las derivadasen el texto.
7.50 Repita el ejercicio 7-49 utilizando ftip-ftops J-K.
7.51 Repita el ejercicio 7-49 utilizando ftip-ftops T con habilitación.
7.52 Vuelva a diseñar la máquina de conteo de unos de la tabla 7-12, como un diagramadeestOOo
ABEL. Intente hallar una asignación de estado que minimice el número total de términos
de producto, suponiendo que se pueda emplear cualquier polaridad de las ecuacionesde
salida. ¿Cuántasasignacionesde estado diferentes deben examinarse?
Vuelva a diseñar la máquinade cerradurade combinación de la tabla 7-14, asignandoestados
codificadosenordendecódigodeGray(A-H =000, 001.01 1,010,110. 111,101, lOO).Compare el costo de las ecuaciones de excitación de suma de productos resultante con las
7.54
derivadas en el texto.
Encuentre una asignación de estadode 3 bits para la máquina de cerradurade combinación
de la tabla 7-14 que resulte en ecuacionesde excitación menos costosasque las derivadas
en el texto. (Sugerencia: Utilice el hecho de que las entradas 1-3 son las mismas que las
entradas4-6 en la secuenciade entrada requerida.)
Ejercicios
653
10 of 47
n flip-flops
...
IN
SALIDA
Figura X7.56
n flip-flops
¿Quécambios seríanhechosa las ecuacionesde saliday excitación para la máquina de cen-adura de combinación en la sección 7.4.6 como resultado de efectuar un procedimiento de
minimización formal de salida múltiple (sección 4.3.8) de las cinco funciones? No necesita construir 31 mapasde producto y pasara través de todo el procedimient<?;usted debería
ser capaz de "echar un vistazo" a los mapasde excitación y salida en la sección 7.4.6 para
ver qué ahon-osson posibles.
La salida de una máquina de memoriafinita estácompletamente determinada por su entrada actual y susentradasy salidas durante los anterioresn tics de reloj, donde n es un entero
finito y acotado.Cualquier máquina que puede ser realizada como se muestra en la figura
X7.56 es una máquina de memoria finita. Note que una máquina de estado finito no necesita ser una máquinade memoria finita; por ejemplo, un contadormódulo n con una entradade
habilitación y una salida "MAX" tiene solamenten estados,pero su salida puede depender
del valor de la entradade habilitación para cada tic de reloj desdela inicialización. Muestre
cómo realizar la máquina de cen-adurade combinación de la tabla 7-14 como una máquina
de memoria finita.
Sintetice un circuito para el diagramade estadoambiguo en la figura 7-62. Utilice la asignación de estadoen la tabla 7-16. Escriba una lista de transición, una ecuación de transición
para cada variable de estadocomo una sumade p términos y ecuacionesde transición/exci-
tación simplificadaspara una realizaciónempleandoftip-ftops O.Determineel estado
siguiente real del circuito, comenzandodesdeel estado IOLE, para cada una de las siguientes combinaciones de entrada en (LEFT, RIGHT HAZ): (1,0,1), (0,1,1), (1,1,0), (1,1,1).
Haga comentarios sobre el comportamiento de la máquina en estoscasos.
Supongaque para un estado SA y una combinación de entrada 1,un ambiguo diagrama de
estado indica que hay dos estadossiguientes, S8 y SC. El estado siguiente verdadero SO
para esta transición dependede la realización de la máquina de estado. Si la máquina de
estado se sintetiza utilizando el método (V*
=1:.P términos
donde V*
= 1) para obtener
las
ecuacionesde transición/excitación para ftip-ftops O, ¿cuál es la relación entre los estados
codificados para S8, SC y SO? Explique por qué.
máquina de memoria finita
654
Capítulo 7 Principios de diseño lógico secuencial
7.59
of 47
Repita el ejercicio 7.58, suponiendo que la máquina se sintetiza11aplicando
el
(V*' = I. p términos donde V* = O).
7.60
Supongamosque para un estadoSA y una combinación de entrada1,un diagramade
ambiguo no define un estado siguiente. El estado siguiente verdadero SO para esta
sición dependede la realización de la máquina de estado. Supongamosque la máquina
estadoes sintetizada empleando el método (V* = 1:p-términos donde V* = 1) para
las ecuacionesde transición/excitación para flip-flops O. ¿Qué estado codificado es
Explique por qué.
7.61 Repita el ejercicio 7.60, suponiendo que la máquina se sintetiza aplicando el
(V*'
=I. p ténninos donde V* =O).
7.62 Dadas las ecuaciones de transición para una máquina de estado sincrónica temporiZad¡
que va a construirse empleando flip-flops S-A maestro/esclavo,¿cómo se puedenobtener
las ecuacionesde excitación para las entradas S y A? (Sugerencia: Demuestreque CUal.
quier ecuación de transición, Oi* = expresión, puede ser escrita en la fonna Oi* = Oi . expresión 1 + Oi' . expresión 2, y vea adónde conduce esto.)
7.63 Repitael ejercicio 7.62 paraflip-flops J-K. ¿Cómose puedenespecificarlos elementos
7.64
7.65
7.66
7.67
flip-flop BUr
compuertaNBUr
"sin importancia" en un diseño J-K?
Dibuje un diagramalógico para la lógica de salida de la máquina del juego de las adivinanzas
en la tabla 7-18 empleandoun solo decodificador 74x 139 dual de 2 a 4. (Sugerencia:Utilice
las salidas de estado activo bajo.)
¿Qué representala placa personalizada de automóvil en la figura 7-60? (Sugerencia: Es
la antigua placa del autor, una versión de ingeniero en computación de arrFFSS.)
Analice el circuito secuencial de retroalimentación en la figura 7-19, suponiendoquelas
entradas PA_L y CLR_L sean siempre l. Derive las ecuacionesde excitación, construya
una tabla de transición y analice la tabla de transición para carreras críticas y no críticas.
Nombre los estados,y escriba una tabla de estado/saliday una tabla de flujo/salida. Muestre que la tabla de flujo efectúa la misma función que la figura 7-85.
Dibuje el diagrama lógico para un circuito que tiene un lazo de retroalimentación perono
es un circuito secuencial.Es decir, la salida del circuito debería ser una función de suentrada actual solamente. Con el fin de probar su caso, divida el lazo y analice el circuito
como si fuera un circuito secuencialde retroalimentación, y demuestreque las salidaspara cada combinación de entrada no dependen del "estado".
7.68 Unflip-flop BUT puede ser construido a partir de una compuerta NBUT como se ilustra
7.69
en la figura X7.68. (Una compuerta NBUT es sencillamente una compuerta BUT con
salidas invertidas; véaseel ejercicio 5.31 para la definición de una compuerta BUT.) Ana.
lice el flop BUT como un circuito secuencial de retroalimentación y obtenga ecuaciones de excitación, tabla de transición y tabla de flujo. ¿Estecircuito es bueno para algo,o
es un flop?
Repita el ejercicio 7.68 para el flop BUT en la figura X7.69.
Figura X7.68
Ejercicios
12 of 47
Figura X7.70
A1
81
Un astuto estudiantediseñó el circuito en la figura X7 .70 para crear una compuerta BUT.
Pero el circuito no siempre trabaj8;correctamente.Analice el circuito y explique por qué.
Analice el circuito secuencialde retroalimentación de la figura X7 .71. Divida los lazos de
retroalimentación, escriba las ecuacionesde excitación y construya una tabla de transición
y salida mostrandolos estadostotales estables.¿Quéaplicación puede tener este circuito?
Figura X7.71
Y1
Y2
Y3
655
656
Capítulo 7
Principiosde diseño lógico secuencial
7.72 "" Demuestre que un sumador de
7.73
13 of 47
cíclico es un
a 4 bit con acarreo
secuencialde retroalimentación.
Complete el análisis del flip-flop D disparadopor flanco positivo en la figura 7-86,
do tablasde transición/salida,estado/saliday flujo/salida. Demuestreque su
es equivalente al del flip-flop D en la figura 7-78.
7.74 Afmnamos en la sección 7.10.1 que todos los circuitos secuencialesde
de lazo simple tienen una ecuación de excitación de la forma
Q*
7.75
7.76
=(término de forzamiento) + (término de retención) . Q
¿Porqué no hay ningún circuito práctico
de Q arriba?
Simule el circuito de cerrojo de la figura 7-88(b) bajo las condiciones descritasen el texto
en la página 616, ya sea utilizando un simulador en modo de retardo unitario o biena
mano suponiendo que cada compuerta tiene un retardo de 1 ns. ¿Se comporta el circuito
como seaseguraen el texto? Reemplaceel inversor en el circuito con tres inversores,repita
la simulación y explique los resultados. ¿Qué esperaríausted que ocurriera en el circuito
real?
Diseñe un latch con dos entradas de control, C1 y C2, y tres entradas de datos, 01, D2
y D3. Ellatch estará "abierto" solamente si ambas entradas de control son 1, y almacenará un 1 si cualquiera de las entradas de datos es l. Haga uso de circuitos de sumade
productos de dos niveles libres de riesgos para las funciones de excitación.
7.77 Repita el ejercicio 7.76, pero minimice el número de compuertas requeridas; los circuitos
7.78
7.79
de excitación pueden tener múltiples niveles de lógica.
Vuelva a dibujar el diagrama de temporización en la figura 7-90, mostrando las variables
de estado internas del circuito de captura de pulsos de la figura 7-100, suponiendoque
comience en el estado OO.
La solución general para obtener una asignación de estado libre de carrera de 2n estados
utilizando 211-1
variables de estadoproduce el diagrama de adyacenciamostradoen la figura X7. 79 para el caso n = 2. Compare este diagrama con la figura 7-97. ¿Cuál es mejor,y
por qué?
7.80 Diseñe una tabla de flujo en modo fundamental para un circuito de capturade pulsossimilar
al descrito en la sección 7.10.2, excepto que el circuito debería detectar tanto transiciones
de O a 1 como de 1 a O en P.
Figura
X7. 79
..
Ejercicios
14 of 47
Tabla X7.85
s
0
A
B
c
B
@
E
@
c
F
@
E
D
F
B
E
@
@
F
0
A
S'
Diseñe una tabla de flujo en modo fundamental para un flip-flop D disparado por flanco
positivo. uno que haceun muestreode susenttadasy cambia sus salidasen ambos flancosde
la señal del reloj.
Diseñe una tabla de flujo en modo fundamental para un circuito con dos entradas. EN y
CLKIN. y una sola salida. CLKOUT. con el siguiente comportamiento. Un periodo de reloj
se define como el intervalo entre flancos ascendentessucesivosde CLKIN. Si EN es afirmada durante un periodo completo de reloj dado. entoncesCLKOUT debería estar "encendido" durante el siguiente periodo de reloj; es decir. debería ser idéntico a CLKIN. Si EN
esnegadaduranteun periodocompletode reloj determinado.entoncesCLKOUT deberíaestar
"apagado" (1 constante) durante el siguiente periodo de reloj. Si EN se afinna y se niega
durante un periodo de reloj dado. entoncesCLKOUT deberíaestar encendido en el periodo
siguientesi habíaestadoapagado.y deberíaestarapagadosi habíaestadoencendido.Después
de escribir la tabla de flujo en modo fundamental. redúzcala mediante la combinación de
estados"compatibles" si es posible.
Diseñe un circuito que satisfagalas especificacionesdel ejercicio 7-82 utilizando flip-flops
D disparados por flanco (74x74) o flip-flops J-K (74xl09) y compuertas NAND y NOR
sin lazos de retroalimentación.Proporcione un diagrama de circuito completo y descripción
en palabras de cómo su circuito consigue el comportamiento deseado.
¿Cuál de los circuitos de los dos ejercicios anteriores está(n) sujeto(s) a metaestabilidad. y
bajo qué condiciones?
Para la tabla de flujo en la tabla X7.85. encuentre una asignación de variables de estado
que eviten todas las carrerascríticas. Se puedenagregarestadosadicionales como seanecesario. pero utilice tan pocas variables de estadoscomo seaposible. Asigne la combinación
de "todos O" al estadoA. Dibuje un diagrama de adyacenciapara la tabla de flujo original
y escriba la tabla de flujo modificada y otro diagrama de adyacenciapara apoyar su asignación final de estado-variable.
Demuestre qu~ la tabla de flujo en modo fundamental de cualquier flip-flop que muestrea
enttada(s) y salidas de cambio(s) sólo en el flanco ascendentede una señal de reloj CLK
contiene un riesgo esencial.
657
658
Capítulo 7
Principiosde diseño lógico secuencial
15 of 47
7.87 LocaJiceel (los) riesgo(s) esencial(es)en la tabla de flujo para un flip-flop D
7.88
7.89
7.~
7.91
7.92
flanco positivo, figura 7-85.
Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.81.
Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.82.
Construya un flip-flop verbal, un acertijo de palabraslógjco que puedeserconl
tamenteen cualquiera de dos manerasdependiendodel estado.¿Cómo podri:
un dispositivo de esta clase a la escenapolítica?
Modifique el programaABEL en la tabla 7-27 par utilizar una asignaciónde e!
codificada, reduciendo por ello el número total de salidas PLD requeridas p
Finalice escribiendo los vectoresde prueba, comenzadosen la tabla 7-35. pé
de estadode celTadurade combinación de la tabla 7-31. El conjunto comple
deberíaprobar t<xlaslas transicionesde estadoy tO<k>S
los valoresde salida pa
Y combinación de entrada.
248
(:apílulo 5 / Fllp-nopsy dispositivosrelacionados
6. La mayoría de los FFs sincronizados por
reloj también tienen entradas asíncrQ.
nas que pueden establecer o CLEAR el FF, independientemente de la entra~
de reloj.
7. El latch D es un latch de compuerta NAND que opera como un flip-flop D, ex.
cepto que no se dispara por el borde.
8. Algunos de los usos principales de los FFs incluyen el almacenamiento y l.
transferencia de datos, desplazamiento de datos, conteo y división de frecuen.
cia. Se usan en circuitos secuenciales que siguen estados predeterminados.
9. Un multivibrador monoe..,tablees un circuito lógico que se puede disparar des
de su estado normal de reposo (Q = O) a su estado disparado (Q = 1), dondc
permanece durante un intervalo propordonal a una constante de tiempo RC.
10. Los circuitos que tienen entrada de disparo tipo Schmin responderán COMa
blemente
definidos. a señalesde cambio lento y produdrán salidascon bordes limpios '.
11. Se puede
usar una variedad de drcuitos para generar señales de reloj a un:
frecuencia deseada, incluyendo los osciladores de disparo tipo Schmitt, UI
temporizador 555 y un oscilador controlado por reloj.
12. En la última página se incluye un resumen completo de los diversos tipos de FF
13. Los dispositivos lógicos programables se pueden programar para operar com,
circuitos de enclavamiento y secuenciales.
TÉRMINOS CLAVE
bloque común de control
campo
circuito conductor de
pulsos
circuito de disparo Schmitt
circuito detector de bordes
circuitos secuenciales
comandos del
preprocesador
conjunto
contador binario
desplazamiento de reloj
diagrama de transición de
estados
disparado por el borde
disparo
división de frecuencia
entradas asíncronas
entradas de sobrecontrol
entradas síncronas de
control
estadocasiestable
flip-flop
flip-flop D sincronizado
por reloj
flip-flop J-K sincronizado
por reloj
flip-flop maestro-esclavo
flip-flop S-C sincronizado
por reloj
flip-flop sincronizado por
reloj
latch D
latch con compuerta NANO
latch con compuerta NOR
modo de cambio de
estados
multivibrador astable
multivibrador monoestable
MV monoestable no
redisparable
MV monoestable
redisparable
número MOD
rebote de contactos
registro de desplazamiento
(atascamiento)
transferencia de datos
transferencia de datos en
serie
tf'.insferencia de datos
paralela
transferencia síncrona
transición con pendiente
negativa (TPN)
transición con pendiente
positiva (TPP)
PROBLEMAS
16 of 47
SECCIONES5-1 A 5-3
B 5-1. Suponiendo que inicialmente Q = O,aplique las formas de onda x y y de
figura 5-61 a las entradas SET y BORRARde un latch NAND, y determine 1
formas de onda Q y Q.
8 5-2. Invierta las forma de onda x y y de la figura 5-61, aplíquelas a las enJ::!ad
SET y BORRARde un latch NOR, y detennine las formas de onda Q y Q. S
ponga que inicialmente Q = O.
249
17 of 47
x
z
y
FIGURA 5-62
Problema5-3.
de onda de la figura 5-61 están conectadas al circuito de la figura
19aque inicialmente Q = O Y determine la forma de onda de Q.
~l circuito de la figura 5-9 para usar un latch de compuerta NOR.
el circuito de la figura 5-12 para usar un latch de compuerta
circuito de la figura 5-13. Un técnico comprueba la operación del
servando las salidas con un osciloscopio de memoria, mientras
:>rse mueve de A a B. Cuandoel interruptorse muevede A a B, el
I
en la pantalladel osciloscopioaparececomo se muestraen la fi-
~Quéfalla del circuito podría producir este resultado? (Reflexione:
Funcióndel latch NAND?)
y 5-5
;'f sincronizadopor reloj tiene tiempos mínimos fs = 20 ns y ti,¡ =
mte cuánto tiempo deben ser estableslas entradasde control anansiciónactivade reloj?
s formas de onda S, C y CLKde la figura 5-17 al FF de la figura
~rminela forma de onda Q.
; formas de onda de la figura 5-64 al FF de la figura 5-17y deterrrna de onda en Q. Repita para el FF de la figura 5-18. Suponga
menteQ = O.
lrl__J
-
J l
~
L.J-.-l S--L___f--l_-
250
1
(:apílulo 5 I FlIp-nopsy dispositivosrelacionados
18 of 47
SECCiÓN5-6
B 5-10. Aplique las formas de onda], Ky CLKde la figura 5-21 al FF de la figura 5-22.
Suponga que inicialmente Q = 1 Y determine la forma de onda de Q.
5-11. (a) Muestre la forma en que un flip-flop)-K puede operar como un FF basculador (cambia estados en cada pulso de reloj). Luego aplique una señal
de reloj de 10kHz a su entrada CLK y determine la forma de onda en Q.
(b) Conecte la salida Q de este FF a la entrada CLK de un segundo FF )-(
=
que también tiene]
K
=
l. Determine la frecuencia de la señal en es-
ta salida del FF.
8 5-12. Las formas de onda que se muestran en la figura 5-65 se aplicarán a dos FFs
diferentes:
(a) Un )-K disparado por el borde positivo.
(b) Un )-K disparado por el borde negativo.
Dibuje la forma de onda Q en respuesta a cada uno de estos FF,suponiendo
que inicialmente Q = O.Supongaque cadaFF tiene tH = O.
2
Reloj
f-l
I
I
f
4
3
I
I
Salida J I
I
I
IMI
1I I
I
I
I
I
I
SalidaK
5
1
6
8
~~-f--~--~ 1---~ 1.-~n
I
I
1
nn
I
L...J L...J I
I
I
I
I
I
I
I
1
I
~-~1-~-J1-J-~..-~-J-1
~-._1
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
r'1
1I1
I
I
!
I
Mn
1
I
!
!
J~L.J'
I
I
I
I
I
I
I
I
1
I
I
I
I
I
I
I
I
I
I
m
I
I
I
I
I
I
FIGURA 5-65 Problema 5-12.
SECCiÓN5-7
N 5-13. Algunas veces se emplea un FF D para retrasar una forma de onda binaria,
de modo que la información binaria aparezca en la salida cierto tiempo después de que aparece en la entrada D.
(a) Determine la forma de onda en Q en la figura 5-66 y compárela con la
forma de onda de entrada. Note que se retrasa de la entrada por un período de reloj.
(b) ¿Cómose puede obtener un retardo de dos periodos?
Datos de
entrada
a
Reloj
Datos
de salida
ClK
.Se suponequetH(mfn)= O
FIGURA 5-66
Problema 5-13.
8 5-14. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
I CLK de un FF D que dispara en los TPNs. Luego determine la forma de
onda en Q.
(b) Repita usando la forma de onda C de la figura 5-64 para la entrada D.
5-15. Se puede hacer que un flip-flop D disparado por el borde opere en el modo
de cambio de estados conectándolo como se muestra en la figura 5-67. Suponga que inicialmente Q = O Y determine la forma de onda de Q.
251
I.roblt~mas
19 of 47
D
o
f: l_J-1J-r---l
o
a
I
I
I
I
"Ci:"KiEN
CLK
o
-1--1_Jl_J-1__rL
a
FIGURA 5-68 Problema S-18.
5-67 Flip-flop o conectadopara cambiar
(problemas5-15y 5-16).
5-16. Cambie el circuito de la figura 5-67 de manera que Q esté conectada nuevamente a D. Luego determine la forma de onda en Q.
SECCiÓN5-8
8 5-17. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
EN de un latch D, respectivamente, y determine la forma de onda en Q.
(b) Repita usando la forma de onda C aplicada a D.
5-18. Compare la operación dellatch D con un flip-flop D disparado por el borde
negativo, aplicando las formas de onda de la figura 5-68 a cada uno, y determine las formas de onda en Q.
5-19. En el problema 5-15 se vio cómo un flip-flop D disparado por el borde se
puede operar en el modo de cambio de estados. Explique por qué esta mis-
ma idea no funcionañapara un latch D.
SECCiÓN5-9
B 5-20. Determine la forma de onda Q para el FF de la figura 5-69. Suponga que inicialmente Q = O y recuerde que las entradas asíncronas sobrecontrolan todas las otras entradas.
B 5-21. Aplique las formas de onda CLK, ?RE y CiR de la figura 5-30 a un flip-flop
D disparado por el borde positivo, con entradas asíncronas activas en BAJO.
Suponga que D se mantiene en ALTO y Q inidalmente está en BAJO. Determine la forma de onda de Q.
B 5-22. Aplique las formas de onda de la figura 5-69 a un flip-flop que dispara en
TPN y tiene entradas asíncronas activas en BAJO. Suponga que D se mantiene en BAJO y que Qinicialmente está en ALTO. Dibuje la forma de onda resultante.
-
CLK
CI:A
PRE
1
O
_J-1J-1Il__J--.l-
.,
O
,
o
I
I
I
;I LJI
I
I
;u
I
I
:
:
:
:
:
:
:
I
I
:r-?r~-
FIGURA 5-69 Problema 5-20.
~
I
;
I
I~
u:
252
1
(;apílulo 5 / Flip-nops y dispositivosrelacionados
20 of 47
SECCiÓN5-11
5-23. Use la tabla 5-2 de la sección 5-11 para determinar lo siguiente.
(a) ¿Cuántotiempo puede tardar la salida Q de un 74C74 para cambiar de
a 1 en respuesta a una transición activa CLK!
(b) ¿Cu~lFF de la tabla 5-2 requiere que sus entradas de control
can estables por más tiempo despuésde la transición activa en CLK! ¿
tesde la transición?
(c) ¿Cuáles el pulso más breve que se puede aplicar a la entrada PRF.de
FF 7474?
!
5-24. Consulte el circuito de la figura 5-70, donde se muestra un CI 74HCl12 caO
sus dos flip-flops J-K conectados de derta forma. Suponga que inicial
~ = ~ = 1, y, empleando la tabla 5-2, determine el retraso total de la propagación entre la TPN del pulso de reloj y la TPN de ~.
74HC112
FIGURA 5-70 Diagramade conexionesparael problema5-24.
D
D
D
SECCIONES
5-15Y 5-16
5-25. Modifique el circuito de la figura 5-38para emplearun flip-flop J-K.
5-26. En el circuito de la figura 5-71, las entradasA, By C inidalmente están en
BAJO.Sesuponeq':Jela salida Ypasaa ALTO s610cuando A, B, Y Cpasana
ALTOen una derta secuencia.
(a) Determinela secuenciaque hará que Ypase a ALTO.
(b) Explique por qué se necesitael pulso COMIENZO.
(c) Modifique estecircuito para usar flip-flop D.
SECCIONES5-17 Y 5-18
5-27. (a) Dibuje un diagrama de circuito para la transferencia paralela síncrona de
datos desde un registro de tres bits a otro usando flip-flop J-K.
(b) Repita para la transferencia paralela asíncrona.
1 253
21 of 47
FIGURA So71
Problema5-26.
5-28. Un registro de desplazamiento recirculante es aquel que mantiene la información binaria circulando a través del registro, a medida que se aplican pulsos de reloj. El registro de desplazamiento de la figura 5-43 se puede
transformar en uno circulante conectando Xo a la línea ENTRADA DE DATOS.
No se usan entradas externas. Suponga que este registro circulante inicia con
1011almacenadoen él (es decir, X3 = 1, X2 = O,Xl = 1, Y Xo = O. Liste la
secuencia de estados por la que los flip-flops del registro pasan cuando se
aplican ocho pulsos de desplazamiento.
D 5-29. Consulte la figura 5-44, donde un número de tres bitS almacenado en el registro X se transfiere en serie al registro Y ¿Cómo se podría modificar el circuito, de manera que al final de la operación de transferencia el número
original almacenado en X esté presente en ambos registros?(Sugerencia: remítase al problema 5-28.)
SECCIÓN5-19
B 5-30. Consulte el circuito contador de la figura 5-45 y responda lo siguiente:
(a) Si el contador inicia en 000, ¿cuál será el conteo después de 13 pulsos
de reloj?
(b) Si el contador inicia en 100, ¿cuál será el conteo después de 13 pulsos?
¿Despuésde 99 pulsos?¿Despuésde 256?
(c) Conecte un cuarto FF J-K (X~ a este contador y dibuje el diagrama de
transición de estados para este contador de 4 bits. Si la frecuencia de entrada de reloj es 80 MHz, ¿cuál será la forma de onda en X3?
5-31. Consulte el contador binario de la figura 5-45. Modifiquelo conectándole Xo
a la entrada CLK del flip-flop Xl y Xl a la entrada CLK del flip-flop X2. Inicie
con todos los flip-flops en el estado 1 y dibuje las diversas formas de onda de
salida del FF (Xo, Xl, X~ para 16 pulsos de entrada. Luego liste la secuencia
de estados del FF, como se hizo en la figura 5-46. Este contador se denomina contador descendente.¿Porqué?
5-32. Dibuje el diagrama de transición de estados para este contador descendente
y compárelo con el diagrama de la figura 5-47. ¿Enqué difieren?
5-33. (a) Determine cuántos flip-flops se requieren para construir un contador binario que cuente de O a 1023.
(b) Determine la frecuencia en la salida del último FF de este contador para
una frecuencia de entrada de reloj de 2 MHz.
(c) ¿Cuáles el número MOD del contador?
(d) Si el contador inicialmente está en cero, ¿qué conteo tendrá después de
2060 pulsos?
5-34. Un contador binario se pulsa por una señal de reloj de 256 kHz. La frecuencia de salida del último FF es 2 kHz.
(a) Determine el número MOD.
(b) Determine el intervalo de conteo.
(:apílulo 5 / Flip-nopsy dispositivosrelacionados
234
22 of 47
5-35. Hay un circuito fotodetector que se emplea para generar un pulso cada
que un cliente entra a cierto establecimiento. Los pul~ se alimentan a un (
tador de ocho bits. El contador se usa para contar estos pulsos como un
dio para determinar cuántos clientes entraron. Después de cerra
establecimiento, el propietario observa el contador y se da cuenta que n
tra un conteo de 000010012= 910' Él sabe que es incorrecto, porque el
ron más de nueve personas. Suponiendo que el circuito contador funa
adecuadamente, ¿cuálpodría ser la razón de esta discrepancia?
SECCiÓN5-20
D 5-36. Modifique el circuito de la figura 5-48 de manera que la presencia del c
go de dirección 10110110permita que los datos se transfieran al registro
T 5-37. Suponga que el circuito de la figura 5-48 no funciona adecuadamente
modo que los datos se transfieren a X para cualquiera de los códigos d4
recciones 11111110o 11111111.¿Cuálesson algunas de las fallas del cir<
que podrían estar causando esto?
D 5-38. Modifique el circuito de la figura 5-48 de manera que la MPU tenga och
neas de salidas de datos conectadas para transferir ocho bits de datos:
registro de ocho bits, compuesto de dos 74HC175 {figura 5-32(b)). Mu~
todas las conexiones del circuito.
SECCION 5-22
8 5-39. Consulte las formas de onda de la figura 5-51(a). Cambie la duradón
pulso del MV monoestable a 0.5 ms y determine la salida Q para ambos 1
de multivibradores monoestables. Luego repita usando una duración del
so del MV monoestable de 1.5 ms.
N 5-40. En la figura 5-72 se muestran tres MV monoestables no redisparables cc
lados en una cadena de sincronización que produce tres pulsos secuenc
de salida. Note el "1" antes del pulso en cada símbolo del MV monoes
para indicar la operación no redisparable. Dibuje un diagrama de sincro
ción que muestre la relación entre el pulso de entrada y las tres salida;
MV monoestable. Suponga una duración del pulso de 10 ms.
FIGURA 5-72
5-40.
Problema
~-
.:JL O,
~
rL
T
MV
monoestable
tpE5ms O,
T
1JL 03
O2
MV
monoestable
tp.20ms O2
T
MV
monoestable
tp=10ms 03
5-41. Un MV monoestable redisparable se puede usar como un detector de 1;
cuencia de pulsos, cuando la frecuencia de una entrada en un pulso est;
debajo de un valor predeterminado. En la figura 5-73 se muestra un eje
simple de esta aplicación. La operación se inicia cerrando momentánean
el interruptor SW1.
(a) Describa cómo responde el circuito a las frecuencias de entrada ma
que 1 kHz.
(b) Describa cómo responde el circuito a las frecuencias de entrada me:
que 1 kHz.
(c) ¿Cómo modificaría el circuito para detectar cuando la frecuencia d
trada cae debajo de 50 kHz?
542. Consulte el símbolo lógico para un MV monoestable 74121 no redisp~
de la figura 5-52(a).
(a) ¿Qué condiciones de entrada se necesitan para que el MV monoe:
se dispare mediante una señal en la entrada B?
(b) ¿Qué condiciones de entrada se necesitan para que el MV monoe:
se dispare mediante una señal en la entrada Al?
255
"rohlt'mas
23 of 47
FIGURA S-73 Problema5-41.
D, C 5-43. El ancho del pulso de salida de un MV monoestable 74121 está determinado
por la fórmula aproximada
Ip - 0.7 RorCr
donde RT es la resistencia conectada entre el pin ~/
~
y Vcc, y Cr es
la capacitancia conectada entre el pin ~
Y el pin ~/~.
El valor para
RTpuede variar entre 2 y 40 kO, y Cr puede ser hasta de 1000 p.F.
(a) Muestre cómo se puede conectar un 74121 para producir un pulso con
TPN que tenga una duración de 5 ms, siempre que cualquiera de dos señales lógicas (E o f) hagan una TPN. E Y F nonnalmente se encuentran
en el estado ALTO.
(b) Modifique el circuito de manera que una señal de control de entrada, G,
pueda deshabilitar el pulso de salida del MV monoestable sin importar lo
que suceda en E o F.
c
SECCIÓN5-23
5-44. Considere el circuito de la figura 5-74. Inicialmente todos los flip-flops están
en el estado O. La operación del circuito comienza con un pulso momentáneo aplicado a las entradas PRESETX Y y de los flip-flops. Determine las
formas de onda en A, B, c, X, 1'; Z y W para 20 ciclos de los pulsos de reloj
después del pulso de inicio. EsCribatodas las suposiciones.
SECCiÓN 5-24
.'
B,D 5-45. Muestre cómo usar UD',INVERSOR741.514ron disparo tipo Schmin y producir una onda a¡:-roximadamentecuadrada con una frecuencia de 10 kHz.
B,D 5-46. Diseñe un oscilador 555 de operación libre para producir una onda aproximadamente cuadrada en 40 kHz. C se debe mantener a 500 pF o más.
D 5-47. Un oscilador 555 se puede combinar con flip-flop J-K para producir una on-
C,N
da perfectamente cuadrada (ciclo de trabajo del 5()%). Modifique el circuito
del problema 5-46 para incluir un flip-flop J-K. La salida final aún debe ser
una onda cuadrada a 40 kHz.
5-48. El circuito de la figura 5-75 se puede usar para generar dos señales de reloj a
la misma frecuencia, que no se traslapen entre sí. Estas señales de reloj se
usan en algunos sistemas con microprocesadores que requieren cuatro transiciones de reloj diferentes para sincronizar sus operaciones.
(a) Dibuje las formas de onda de sincronización CPl y CP2 si craCK es una
onda cuadrada de 1 MHz. Suponga que tpLH y tpHLson 20 ns para el FF
y 10 ns para las compuertas ANO.
256
1
(:apíllllo 5 I Flip-nopsy dispositivosrelacionados
24 of 47
1 Hz -1--U"Ll-1-
FIGURA S-74
Problema 5-44.
+5 V
RELOJ
CP1
a
CP2
CLK
K
FIGURA 5-75
a
Problema 5-48.
(b) Este circuito tendría un problema si los flip-flops se cambiaran a uno
respondiera a una TPN en CLK. Dibuje las formas de onda CPl y
para esa situación. Ponga especial atención en las condiciones que I
dan producir picos (impulsos de muy corta duración),
SECCiÓN5-25
T 5-49. Consulte el circuito contador de la figura 5-45. Suponga que todas las el
das asíncronas están conectadas a Vcc. Cuando se prueba, la forma de c
del circuito aparece como se muestra en la figura 5-76. Considere la sigu
l~robl~lnas
RELOJ
25 of 47
Il--J~J-~-~-J--l--Il-J-l--J-lI
I
I
I
I
I
I
I
I
iII
r
rI
,
I
I
I
I
:
:~
:
:
:
~
IL
Xo
--.r~--r!--f--~--~
I
I
I
- ~--r
I
r~
I
x,
X2
257
I
I
I
I
I
I
I
I
I
:
:
:.
:.
:
:
~
1\
I
I
II
I
~I
II
~
te lista de fallas posibles.Paracada una indique "sí" o "no" con respectoa si
podría o no causarlos resultadosobservados.Explique cada respuesta.
(a) La entradaCLRde X2 estáen circuito abierto.
(b) Los tiempos de transición de la salida Xl son muy largos,posiblemente
debido a la carga.
(c) La salidaX2 estácortocircuitadaa tierra.
(d) El requisito del tiempo de retenciónde X2 no se cumple.
T 5-50. Consulteel circuito de la figura 5-44.Todos los flip-flops son CI TI1.. Suponga las siguientes condiciones iniciales: X2XlXo = 100 Y Y2YI Yo = 011. Después de cuatro pulsos de desplazamiento, las condiciones son X2XlXo = 001
Y Y2YIYO= 111. Los pulsos de desplazamiento
subsecuentes no producen
cambio en ninguno de los flip-flops. ¿Cuálesson algunascausasprobables
de estaoperacióndefectuosa?
5-51.
Considerela situaciónde la figura 5-58 para cada uno de los siguientesconC,T
juntos de valoresde sincronización.Paracada uno, indique si el flip-flop ~
responderácorrectamenteo no.
(a) Cada F: tpLH = 12 os; tpHL = 8 os; Is = 5 os; tH = O ns
Compuerta NAND: tpLH = 8 os;
tpHL
INVERSOR:
tpLH
= 7 os; tpHL = 5 ns
INVERSOR:
tpLH
= 8 ns;
= 6 ns
(b) Cada FF: tpLH = 10 ns; tpHL = 8 os; Is = 5 os; tH
Compuerta NAND: ~H = 12 ns; tpHL = 10 ns
tpHL
= Ons
= 6 ns
D 5-52. Explique y muestre cómo se puede eliminar el problema de desplazamientode
reloj en la figura 5-58, mediante la inserción apropiada de dos INVERSORES.
T 5-53. Consulte el circuito de la figura 5-53. Describa cómo cambiará la operación
del circuito en cada una de las siguientes fallas.
(a) Un cortocircuito interno a tierra en la entrada superior de la compuerta
NAND.
(b) Una conexión en circuito abierto en la entrada] del FF Z.
(c) Una conexión abierta a la entrada inferior de la compuerta NAND.
T 5-54. Consulte el circuito de la figura 5-77. Suponga que los CIs son de la familia
lógica TI1.. La forma de onda Q se obtuvo cuando el circuito se probó con
las señales de entrada que se muestran, y con el interruptor en la posición
"arriba", lo cual no es correcto. Considere la siguiente lista de fallas, y para
cada una indique "sí" o "no" respecto a si podría o no ser la falla real. Explique cada respuesta.
(a) El punto X siempre se encuentra en BAJO debido a un interruptor defec-
tuoso.
(b) El pin Z 1 está internamente cortocÍrcuitado a VCC'
(c) La conexión de Zl-3 a Z2-3 está rota.
(d) Hay un puente de soldadura entre los pines 6 y 7 de Zl.
258
(:apílulo :; I Fllp-nopsy dispositivosrelacionados
26 of 47
,.
A
o
+vcc
sw1I
x
~
B
e
5
Q
(a)
R'éI'5J
A
B
Q
(b)
FIGURA 5-77 Problema 5-54.
C 5-55. El circuito de la figura S-78 opera como una cerradura de combinación secuencial. Para operar la cerradura se procede como sigue:
l. Se activa momentáneamente el intemJptor CLEAR.
2. Se ponen los intemlptores SWA, SWB y SWC en la primera parte de la
combinación. Luego se mueve momentáneamente el intemlptor ENTER
hacia delante y hacia atrás.
3. Se ponen los intemlptores en la segunda parte de la combinación y se
mueve ENTER de nuevo. Esto debe producir un estado en ALTO en Qz
para abrir la cerradura.
Si se ingresa la combinación incorreCta en cualquier paso, el operador deberá empezar de nuevo la secuencia. Analice el circuito y determine la
secuencia correcta de combinaciones que abrirán la cerradura.
C, T 5-56. Cuando se prueba la cerradura de combinación de la figura 5-78 se tiene
que aun ingresando la combinación correCta no abre la cerradura. Una verificación con probador lógico muestra que ingresando la primera combinación
conecta establece ~ en el estado ALTO, pero ingresando la segunda combinación correcta sólo produce un pulso nK>mentáneoen ~. Considere cada
una de las siguientes fallas e indique cuál o cuáles podrían producir la operación obselVada. Explique cada elección.
(a) Rebote (oscilación) del intemJptor en SWA, SWB o SWB.
H(
259
Problemas
27 of 47
+vcc
+vcc
BORRAR
r-
1
5-78 Problemas5-55y 5-56.
(b)
(c)
La entrada CLKde Q2 está en circuito abierto.
La conexión de salida de la compuerta NAND 4 a la entrada de la compuerta NANO 3 está en circuito abierto.
PREGUNTASDE EJERCICIO
8 5.57. Para cada afirmación indique qué tipo de FF se está describiendo.
(a) Tiene una entrada SET y otra CLEAR,pero no una CLK.
(b) Cambia con cada pulso CLK cuando sus entradas de control se encuentran en ALTO.
(c) Tiene una entrada HABILITAR en lugar de una CLK.
(d) Se usa para transferir datos fácilmente de un registro FF a otro.
(e) Sólo tiene una entrdda de control.
(t) tiene dos salidas que son complementos entre sí.
(g) Puede cambiar estados sólo en la transición activa de CLK.
(h) Se usa en contadores binarios.
8 5-58. Defina los siguientes términos.
(a) Entradas asíncronas.
(b) Di...paropor el borde.
(c) Registro de desplazamiento.
Capíl ulo :> I
260
(d)
(e)
(O
(g)
(h)
(i)
(j)
Flip-nopsy dispositivosrelacionados
28 of 47
División de frecuencia.
Transferencia asíncrona (atascamiento).
Diagrdma de transid6n de estados.
Transferenda de datos paralela.
Transferencia de datos en serie.
Multivibrador monoestable no redisparable.
Entradas de disparo tipo Schmitt.
SECCION5-26
5-59. Observe la compuerta NOR
NOR de
la figura
figura 5-10(a)
5-10(a) yy escriba
las ecuaciones
de la
escriba las
B
CUPL para cada salida.
5-60. Escriba un archivo fuente CUPL que tenga un latch SC activo en BAJO, un
C
latch SC con entrada activa en ALTO y un latch D disparado a nivel para un
PLD GAL16V8.
. - ,~
.
. -" .
C 5-61. Modifique el archivo fuente CUPLde la figura 5-60 para hacer el contador
binario descendenteen vez de ascendente.
C 5-62. Modifique el archivo fuente CUPLde la figura 5-60para hacerel contadoren
uno MOD-I0 de cuatro bitS,que cuentede O(XK)
(cero) a 1001(nueve) y luego retorne a O(XK).Los seis estadosilegales(en el evento que ocurran) deben avanzara O(XK)
en el siguientepulso de reloj.
RESPUESTAS
A LAS PREGUNTAS
DE REPASO
SECCiÓN 5-1
l. ALTO;BAJO. 2. Q = o. Q = l.
3. Cierto.
4. Aplique momentáneamente
un estadoen BAJOa la
entradaSft.
SECCiÓN 5-8
l. En un latch D la salida Q puede cambiar mientrds EN
se encuentra en ALTO. En un flip-ftop D la salida ..,(>lo
puede cambiar en el borde activo de CLK
2. Falso:
3. Cierto.
SECCiÓN 5-2
1. BAJO;ALTO.
2. Q = 1 Y Q = O
3. Hacer
CLEAR= 1.
4. SFf y CLEARnormalmenteesr2riaen
su estado activo en BAJO.
SECCiÓN5-9
l. Lasentradasasincronasoperanindependientemente
de la entradaCLK 2. Sí,ya que PREestáen activoen
BAJO. 3. J = K 1, PRE
1, Y una TPN
SECCiÓN 5-4
1. Entradas síncronas de control y de reloj.
2. La salida del FF sólo puede cambiar cuando ocurre la transición apropiada de reloj.
3. Falso.
4. El tiempo
de establecimiento es el intetValo requerido inmediatamente antes del borde activo de la señal CLK, durante el
cual las entradas de control se deben mantener estables.
El tiempo de retención es el intervalo requerido inmediatamente siguiendo al borde activo de CLK,durante el
cual las entradas de control se deben mantener estables.
en CLK.
SECCiÓN 5-5
l. ALTO; BAJO; ALTO.
2. Porque CrK- está en el
estack>ALTO sólo durante algunos nanosegundos.
SECCiÓN 5-6
l. Cierto.
2. No.
3. J = l. K = O.
SECCIÓN 5-7
l. Q pasará a BAJO en el punto a y permanecerá así.
2. Falso. La entrada D puede cambiar sin afectar Q porque Q sólo puede cambiar en el borde activo de CI.K
3. Sí, convirtiendo a flip-flops O (figura 5-25).
-
-m=
SECCiÓN 5-10
l. El triángulo dentro del rectingulo indica operación
disparada por el borde; el tri~ngulo rect~ngulo fuera del
rectángulo indica disparo en una TPN.
2. Se usa para indicar la función de las entradas que son comunes
para más de un circuito en el chip.
SECCiÓN 5-11
l. IpLHY IpHL
2. Falso; la forma de onda también
debe satisfacer los requisitos t,..{L) y ~H).
SECCiÓN 5-17
l. Falso.
2. Ftip-flop D.
3. Seis.
4. Cierto.
SECCiÓN 5-18
l. Cierto.
2. Menos interconexiones entre re~istros.
3. X2XtXo
- 111; Y2YtYo - 101.
SECCiÓN5-19
1. 10 kHz.
2. Ocho.
S. <XXX>
1002 = 8to.
3. 256.
4. Paralela.
4. 2 kHz.
.
lo
29 of 47
1-21
puede contener oscilaciones.
2. Produde salida limpias y rápidas, aun para señales
le cambio lento.
2. Cierto.
3. Losvalo-
4. Paraun MV monoestable
.
cadanuevo pulso de disparoinicia un
,alo tp sin imponar el estado de la salida Q.
3. Estabilidad
1 261
SECCIÓN 5-25
l. El desplazamiento de reloj es la llegada de la señal
de reloj en las entradas CLK de diferentes flip-flops en
tiempos diferentes. Se puede usar para causar que un FF
pase a un estado Incorrecto.
SECCiÓN 5-26
1. Q = !(SET& QBAR); QBAR = !(CLEAR& Q);
Sí, es una presentación distinta del mismo circuito.
2. Retroalimentación: la...;salidas se combinan con las
entradas para detenninar el siguiente estado de las salidas.
3. Progresa mediante una secuencia predeterminada de estados en respuesta a una señal de entrada
de reloj.
4. Modo de entrada de transición de estados.
5. Secuencia.
6. Campo
7. $define.
--
462
.
LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
12. Un multivibrador aestable:
(a) requiere una entradade disparo periódica
(b) no tiene ningún estadoestable
(c) es un oscilador
(d) produceun impulso de salida periódico
(e) las respuestas(a), (b), (c) y (d)
(t) las respuestas(b), (c) y (d)
30 of 47
SECCIÓN 7.1
Latches
1. Si se aplican las seftalesde la Figura 7.68 a un latch S-R con entradasactivas a nivel BAJO,
dibujar la forma de onda de salida Q resultanteen función de las entradas.Suponerque, inicialmente, Q estáa nivel BAJO.
-
S
R
L_JLr---'S--l_r----U-V-lj--tr-
Q
Q
FIGURA
7.68
2.
s
R
Resolver el Problema l para las fonDas de onda de entradade la Figura 7.69, aplicadasa un
/atch S-R activo a nivel ALTO.
___rU1JLJlrl__J~rlI1J~___n_-
L
-
FIGURA
7.69
3.
Resolver el Problema 1 para las formas de onda de entradade la Figura 7.70.
-
s~lr
II
1I
11
11
R -_.'.~..1-"J'LS-1J-U'.I__J--'1_r--'_fLl...r
FIGURA7.70
4. Detenninar las salidasQ y Q de un latch S-R con entradade habilitación para las entradasde
la Figura 7.71. Dibujarlas en función de la entradade habilitación. Suponerque, inicialmente,
Q está a nivel BAJO.
S.
6.
Resolver el Problema4 para las
de la Figura 7.72.
Resolver el Problema4 para las
de la Figura 7.73.
31 of
47
PROBLEMAS.
463
a
S
EN
EN
R
R
a
FIGURA
7.71
EN
s
EN-.JL
_n~J1_JL_n_~~~_.fl_Il
J-'
l-
I
[--j
R
-_JL-1---L__.rl__-
s
n
R
FIGURA7.72
r
FIGURA7.73
7. En un latch D con entradade habilitación, se observanen sus entradaslas formas de onda de
la Figura 7.74. Dibujar el diagrama de tiempos, mostrando la fonDa de onda de salida que
esperaríamosobservaren Q si el'atch se encuentrainicialmente en estadoRESET.
EN__~rl-J:
I
I
I
D
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
-1L_JLj-
;
:
I
I
I
I
I
I
~
FIGURA7.74
SECCIÓN7.2
CLK
S
Flip-flops disparados por flanco
8. En la Figura 7.75 se muestrandos flip-flops S-R disparadospor flanco. Si las entradasson las
que se indican, dibujar la salida Q de cada flip-flop en función de la señalde reloj y explicar
la diferencia entre los dos. Los flip-flops se encuentraninicialmente en estadoRESET.
Jl-1-1~L_n..-rl--1
J--1
CLK
C
CLK
.
Q
R
c
Q
n
v
C
Q
AGURA7.75
9. La salida Q de un flip-flop S-R disparadopor flanco se muestra en la Figura 7.76 en función
de la seftal del reloj. Determinar las formas de onda de entradaque se necesitanen las entradas S Y R para producir estasalida, si el flip-flop es de tipo disparadopor flanco positivo.
7.76
FIGURA
464
.
LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
10. Dibujar la salida Q en función del reloj para un flip-flop D cuyasentradasson32
lasofque
47 semuestran en la Figura 7.77. Suponerdisparo por flanco positivo y que Q se encuentrainicialmente
a nivel BAJO.
Jl-S1-J-l._J..~_J...LJ1---j..L
CLK
'1
l'
t
I
FIGURA
D
7.11
[
1
I
I
1
J--'
11. Resolver el Problema 10 para las entradasde la Figura 7.78.
CLK
Jl--Jl-_l1.._r1...Jl-_rl..J.~
I
I
I
I
I
I
I
I
I
I
I
I
I
I
D
FIGURA
7.78
12. Paraun flip-flop J-K disparadopor flanco positivo cuyas entradasson las que se muestranen
la Figura 7.79, detenninar la salida Q en función del reloj. Suponerque, inicialmente, Q está
a nivel BAJO.
CLK
J
K
I
I
I
I
I
'LL-
FIGURA
7.79
13. Resolverel Problema 12 para las entradasde la Figura 7.80.
CLK
_fL.-11_Il_-ll_Jl_J-'-1L_j-l_-
J
K
FIGURA
7.80
14. Determinar la salida Q en función del reloj si las seftalesque se muestranen la Figura 7.81 se
aplican a las entradasde un flip-flop J-K. Suponerque Q se encuentrainicialmente a nivel
BAJO.
15. Para un flip-flop J-K disparadopor flanco negativo cuyas entradasson las de la Figura 7.82,
desarrollarla forma de onda de salida Q en función del reloj. Suponerque Q se encuentrainicialmente a nivel BAJO.
PROBLEMAS.
33465
of 47
rL_n~1_Jl__J.LJ-1-
CLK
J
-f'-.l---~.--1
I
I
I
j-..1
K
I
r--l
I
PRE
Q
I
j---"1 ~t---t
PRE
I
I
I
I
I
I
I
I
I
:
;
:
I
I
I
I
l-
I
I
Q
i
L.J- -
CLR
Cii
FIGURA
7.81
Jl___J-1-f--l r--.l--~.-1-JL_J-'._J-.l_-f
CLK .JL~1_~1_._fL..-JL
J
1
I
I
I
I
I
I
I
Ki_r1__.t--1..J
I
U-
FIGURA
7.82
16. Se aplican los siguientesdatosserie a un flip-flop a través de puertasAND, como se indica en
la Figura 7.83. Detenninar los datos serie resultantesque aparecenen la salida Q. Hay un
impulso de reloj por cada periodo de bit. Suponerque, inicialmente, Q es O y, PRE y CIR
estána nivel ALTO. Los bits de más a la derechason los primeros que se aplican.
J¡: l O 1 OO 1 1
J2: O 1 1 1 O 1 O
J3: 1 1 11 00 O
K.: O O01 1 10
K2: 1 1 O 1 1 O O
K): 1 O 1 O 1 O 1
PRE
11
12
J3
J.
Q
CLKC
X
I
K"
K;
-
C
-
Q
CLR
FIGURA
7.83
.1
t
r
i
17. Completar el diagrama de tiempos de la Figura 7.84 para el circuito de la Figura 7.83, dibujando la salida Q que, inicialmente, estáa nivel BAJO. Suponerque PRE y ru
pennanecen a nivel ALTO.
466
.
34 of 47
LATCHES.
FlIP-FLOPS
y TEMPORIZADORES
CL K
,
JI
J2
l._.r.1--_r-~._J-.-L-
-_J-..1_.f..l--J
¡
.~-~
I
_
J)
-
~1--1
~; ti-'
:
:
I
.
K)
I
K2
t
:
I
I
:
I
K~
!
l
I .
1
I!
I
I
I
i
:¡
:
I
:
¡~
I
I
I
I
1
I
i
:
I
---f
!I
:I
Ii
.
I,
I
,
,
,
AGURA7.84
--
18. Resolverel Problema 17 con las mismas entradasJ y K, pero con las entradas PRE Y CLR
que se muestranen la Figura 7.85 en función del reloj.
CLK
J
I
L.~---l
I
J---L_J
~-J-l---J
I
PiE
I
,1
::
i
I
I
I
I
I
ClR
i
,I
1---
FIGURA
7.85
SECCIÓN 7.3
Caracteristicas de operación de los ftip-ftops
19. ¿Quédeterminala disipación de potencia de un flip-flop?
20. Típicamente,la hoja de característicasde un fabricanteespecificacuatro retardosde propagación diferentesasociadoscon un flip-flop. Nombrar y describir cada uno de ellos.
21. La hoja de especificacionesde un determinadoflip-flop especificaque la duración mínima de
un nivel ALTO para cada impulso de reloj es 30 ns y que la duración mínima para un nivel
BAJO es de 37 ns. ¿Cuál es la frecuenciamáxima de funcionamiento?
22. El flip-flop de la Figura 7.86 se encuentrainicialmente en RESET.Mostrar la relación entre la
salida Q y el impulso de reloj, si el retardo de propagacióntpLH(del reloj 8 Q) es de 8 ns.
+V;(;c
Q
L
CLK___r
1-32ns-l
Q
FIGURA
7.86
23. La corriente directa requerida por un detenninado flip-flop que funciona a +5 V de tensión
resulta ser de lOmA. Un detenninado dispositivo digital utiliza 15 de estos flip-flops.
PROBLEMAS.
35 of 47 467
Detenninar la capacidadde corriente requeridapara la fuente de continua de + 5 V Y la potencia total disipadapor el sistema.
24. Para el circuito de la Figura 7.87, detenninar la frecuencia máxima de la señal del reloj para
un funcionamiento fiable, si el tiempo de setup (establecimiento)de cada flip-flop es de 2 os
y los retardosde propagación(tpLHy tpHJ del reloj a la salida son de 5 ns para cadaflip-flop.
ALTO
JA
~
Q~
J.
-
-QB
C
QA
K...
Flip-fiop A
K.
>-
-
QB
Flip-fiop B
CLK
FIGURA
7.87
SECCIÓN 7.4
Aplicaciones b'sicas de los t1ip-t1ops
25. Un flip-flop D se encuentraconectadocomo se muestraen la Figura 7.88. Deternlinar la salida Q en función del reloj. ¿Cuál es la función que realiza estedispositivo?
Q
CLK~u
~MM~
u,","
FIGURA
7.88
26. Para el circuito de la Figura 7.87, desarrollar un diagrama de tiempos para ocho impulsos de
reloj, mostrando las salidas QA y QB en función del reloj.
SECCIÓN 7.5
Monoestables
27. Determinar la anchura del impulso de un monoestable 74121, si la resistencia externa es de 3,3
kO y el condensador externo vale 2000 pF.
28. Se quiere generar un impulso de salida de 5 lJ.8de duración con un monoestable 74LS122.
Utilizando un condensador de 10.000 pF, determinar el valor de la resistencia externa reque-
rida.
SECCIÓN 7.6
El temporizador
555
29. Disefiar un monoestable utilizando un temporizador 555 para producir un impulso de salida de
0,25 segundos.
30. Se configura un temporizador 555 para funcionar como multivibrador aestable, como se muestra en la Figura 7.89. Detenninar su frecuencia.
31. Determinar los valores de las resistencias externas de un temporizador 555 utilizado como
multivibrador aestable con frecuencia de salida de 20 kHz, si el condensador C vale 0,OO2¡J.f
y el ciclo de trabajo es del 75 % aproximadamente.
468
.
LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
36 of 47
+Va:
1
,OkO
2
,2 kf!
C
0,01 IIF
- -Salida
FIGURA
7.89
SECCIÓN 7.7
Localización de avenas
32. Sepruebael flip-flop de la Figura 7.90 bajo todaslas posiblescondicionesde entrada,tal como
se muestra.¿Estáfuncionandocorrectamente?Si no es así ¿cuál es la causade fallo más probable?
+V
+V
I
I
I
I
f
..
1
f
I
1
,,
1
t
l
J.
(8)
(b)
I
I
I
j
(c)
(d)
7.90
33. Se utiliza una cuádruple puerta NAND 74HCOOpara construir un /atch S-R con entradade
habilitación en un prototipo de tarjeta de laboratorio, como muestrala Figura 7.91. El esquema de la parte (a) se utiliza para conectarel circuito de la parte (b). Cuando intentamosponer
en funcionamiento el /atch, nos encontramoscon que la salida Q pennanecea nivel ALTO
de los valores de las entradas.Determinar cuál es el problema.
of 47
PROBLEMAS.37469
GND
.
.
.
EN
Q
.
.
.
.. ).
. ..
. .~. ~
.
.
(b)
(a)
FIGURA
7.91
34. Determinar si el flip-flop de la Figura 7.92 está funcionando adecuadamentey, en caso contrario, identificar el fallo más probable.
J
I
1
I
I
I
I
I
I
I
I
I
I
I
I
J
Q
CLK
K
1
L___J
I
I
.
I
.
.
I
I
I
I
I
'¡---1__.J
I
I
II
I
--~
Q
FIGURA
7.92
35. El circuito paralelo de almacenamientode datos de la Figura 7.36 no funciona adecuadamente. Para depurarlo, primero nos aseguramosde que Vcc y tierra se encuentranconectadosy,
luego, aplicamos niveles BAJOS a todas las entradasD e introducimos impulsos en la línea
del reloj. Secompruebaque las salidasQ estántodasa nivel BAJO, por lo que por el momento todo escorrecto.A continuaciónseaplican nivelesALTOS a todas las entradasD y de nuevo
se introducen impulsos en la línea del reloj. Cuandocomprobamoslas salidasQ, todavía permanecena nivel BAJO. ¿Cuál es el problema y cuál sería el procedimiento que utilizaríamos
para aislar el fallo a un único dispositivo?
36. El circuito del flip-flop de la Figura 7.93(a) se utiliza para generar una secuenciade cuenta
binaria. Las puertasforman un decodificador que se suponeque produceun nivel ALTO cuando ocurre un cero binario o el estadotres binario (00 u 11).Analizando las salidasQA y QB' se
obtiene la imagen mostradaen la parte (b), que revela glitches en la salida del decodificador
(X), ademásde los impulsos correctos.¿Quées lo que causaestosglitches y cómo se pueden
eliminar?
37. Determinar las salidasQA' QBy X duranteseis impulsos de reloj en la Figura 7.93(a)para cada
uno de los siguientesfallos en circuitos TTL. Inicialmente QA y QB estána nivel BAJO.
(a) La entrada J A está en circuito abierto.
(b) La entradaKB está en circuito abierto.
470.
LATCHES,
FLlP-FLOPS
y TEMPORlZADORES
38 of 47
CLK
(a)
CLK
-S--1.J-l-.J1-J1--.Jl
I
QA
I
I
r.--1
I
I
1
1
1
I
X
I
t--.;.-t~--1
I
I
Q.
I
1
I
I
j
I
I
I
-~-t__*_I1
Olitcb
Glitch
(b)
FIGURA
7.93
(c) La entradaQBestáen circuito abierto.
(d) La entradade reloj en el flip-flop B estácortocircuitada.
(e) La puerta G2está en circuito abierto.
38. Se conectandos monoestables74121 en una tarjeta, como se muestra en la Figura 7.94. Tras
observarla pantalla del osciloscopio,¿sacaríamosla conclusión de que el circuito estáfuncionando adecuadamente?
En casocontrario, ¿cuál es la causamás probable del fallo?
FIGURA
7.94
39 471
of 47
RESPUESTAS.
Aplicacióna los sistemasdigitales
39. Utilizar temporizadores555 para implementar los monoestablesde 4 y 25 segundospara los
circuitos de temporización del sistemade control de los semáforos.La entradade disparo del
555 no puede permanecera nivel BAJO despuésde una transición negativa, de forma que
tenemosque desarrollarun circuito para producir impulsos negativosmuy cortos, con el fin de
dispararlos temporizadorescorto y largo cuandoel sistemapasapor cadaestado.
Problemasespecialesde diseno
40. Diseñar un circuito contadorbásico que genereuna secuenciabinaria de cero a siete,utilizando flip-flops J-K disparadospor flanco negativo.
41. En el departamentode logística de una fábrica de pelotas,éstasruedanpor una cinta y por una
rampa hasta llegar a una caja. Cada pelota que pasapor la rampa activa un conmutadorque
produce un impulso eléctrico. La capacidadde cadacaja es de 32 pelotas.Diseñar un circuito
lógico para indicar cuándouna caja estállena, de fonDa que puedaser sustituidapor otra vacía.
42. Enumerar los cambios que seríannecesariosen el sistemade control de semáforospara añadir una indicación de giro a la derechade 15 segundosde duración en la calle principal. La
indicación apareceríadespuésde la luz roja y antesde la verde. Modificar el diagramade estados del Capítulo 6 de maneraque refleje estoscambios.
REVISIONESDE CADASECCiÓN
SECCIÓN 7.1
Latches
l. Tres tipos de /atchesson el S-R, el S-R con entradade habilitación y el D con entradade habi.
litación.
2. SR = 00, NC; SR= 01, Q = O;SR= 10,Q = 1; SR=11, no válido
3. Q= 1
SECCIÓN 7.2
Flip-nops disparados por nanco
l. La salida de un /atch S-R con entradade habilitación puedecambiar siempreque la entradade
habilitación (EN) esté activa. La salida de un flip-flop S-R disparadopor flanco puedecambiar sólo durante los flancos de disparo de un impulso de reloj.
2. El flip-flop J-K no tiene ningún estadono válido, como ocurre con el flip-flop S-R.
3. La salida Q se pone a nivel ALTO durante el flanco posterior del primer impulso del reloj, se
pone a nivel BAJO durante el flanco posterior del segundoimpulso, a nivel ALTO en el flanco posterior del tercer impulso y a nivel BAJO en el flanco posterior del cuarto impulso.
SECCIÓN 7.3
Caracteristicas de funcionamiento de los ftip-ftops
l. (a) El tiempo de setup (establecimiento)es el tiempo que los datosde entradadebenestarpresentesantesdel flanco de disparo del impulso de reloj.
(b) Tiempo de ho/d (mantenimiento)es el tiempo que los datosdebenpermaneceren la entrada despuésdel flanco de disparo del impulso de reloj.
2. El 74AHC74 puede funcionar a la frecuenciamáxima, de acuerdocon la Tabla 7.5.
SECCIÓN 7.4
Aplicaciones de los ftip-ftops
l.
Un registro es un grupo de flip-flops de almacenamientode datos.
472
.
40 of 47
FlIP-FLOPS
y TEMPORIZADORES
LATCHES.
1- Parañmcionar como divisor por dos, el flip-flop tiene que estar en modo de
(J=
1, K =1).
Se necesitanseis flip-flops para fonnar un divisor por 64.
3.
SECCiÓN 7.5
1. Un monoestableno redisparableno puederespondera otra entradade disparo mienb'asque se
encuenb'aen su estadoinestable.Un monoestabledisparable respondea cada entradade disparo.
1.. La anchurade los impulsos se ajusta mediantecomponentesR y C externos.
SECCIÓN7.6
1.
2.
Un aestableno tiene
Un monoestabletiene un estadoestable.
Ciclo de trabajo = (15 ms/20 ms) 1(M)8/e
= 7S%
l.
Si, se puedeutilizar un flip-flop D disparadopor flanco negativo.
SECCiÓN 7.7
de averías
2. Se puedeutilizar un temporizador 555 funcionando en modo de multi'vibrador aestablecomo
reloj.
PROBLEMAS
RELACIONADOS
7.1
La salida Q es la misma que la mostrada en la Figun 7.5(b).
7.1.
Véase la Figura 7.95.
7.3
Véasela Figun 7.96.
s~_r-r-'_~-r-l-
=J~~:=~==Fi:::~~J:::f==f:
R
I
EN
I
I
I
:t
Q
I
i..J---L
FIGURA
7.95
Véasela Figura7.97.
7.5
Véasela Figura7.98.
a..K:.olrj1mml¡1mm
m m
-'r--r-'~-:--~:-
!~--~J:
I
~!
Q
II
~t~--Jt-1:
II
r¡-,i
- ~-t--1-~
I
o
0--';
I
Q
j
I ~=t===:=JtH11
I I I
I
m m m
S O-'r---r---I~I-I-:I
I
r'--.
i
o¿
I
I I
L.i--J
Rl
EN
FIGURA
7.96
7.4
II
LJiLf-Ln-"l-r-lJ
D
I
"t-':
I
-~J--1.--t-.:
r--;
Q ~-,'L_.r-~
.i
i
II
: :
í
i
II
¡
I
::
.: I
~I
I!!
-l- ;:
FIGURA
7.97
a.&
I
I
..n-..rL_.r'_~
D4I-rt~~-__J-t--1
I
I
I
I
Q :r--;
FIGURA
7.98
7.6
V_e la Figura7.99.
7.7
Véasela Figura7.100.
7.8
V_e la Figura7.101.
7.9
Véasela Figura7.102.
j-
II II
41 of 47
RESPUESTAS.473
CLK
"
J
K
J~J1~-Jl~Jil--_1~
LJ
;. "';1
.1 jI
.
:
...
...
.
:I::::J::~:i::::~t~~~~~I:"
I
I
I
..
I
I
I
I
Q
a.&
l'
J
-+--.rr:L-t--~:--:L'
Q
,
!
I
!
I
PIN t (tCLK)
JiLJiLJ3LJ4Us1..JiUiLJiLJi1
I
I
I
I
CiR'
iiii;:
Q
.,
:I
t
!
!
:I
:
I
:I L-
:'L_r"t_J
I
-
FIGURA
7.101
7.10
25
PIN 2 (tI)
7.13
PIN 3 (tK)
t.
I
!
I
~
,
,
.
.
.
.
I
".,~
, , 1 lit
-t . 1
t,
-.
.,.~c~.
11
tI.
1
t,
1,
1
F
.
'-'-o:i"c~:
: c: : :u":l'
PlN4(1aR>
PIN loS(1PR'E>J:
I, lu:
... I1
11I ~
I :::
11 1 :I
1 , 11I I 11I 1
PIN5(IQ)
-t..J1'
FIGURA
7.102
= 32. Se requieren5 flip-flops.
= 7143 pF conectado desde CX a RXICX del 74142.
CEXT = 560 pF, REXT
= 27 kO. Véasela Figura 7.103.
CEXT
Disparo
FIGURA
7.103
7.14
.
I
NU~~~1"1-f~
t.""'II.1
~,
7.11 Dieciséis estados requieren cuatro flip-flops (24 = 16).
7.12
.
I
RGURA7.1cx)
FIGURA
7.99
CLK
.
I
R¡ = 91 kí}
7.15 Ciclo de trabajo ~ 3~/o
AUTOTEST
1. (a) 2. (c) 3. (d) 4. (b) 5. (d) 6. (d)
7. (a) 8. (b) 9. (d) 10. (d) 11. (c) 12. (f)
"'t
!!!
t'l
I
1
t't t
:¡
1,
j 1
!1r-
471
LIBRARY ieee;
USE ieee.std.logic_II64.all;
USE ieee.std.logic_signed.all
;
ENTITYvendIS
PORT( N. D. Q. Resetn.Coin ; IN
STD_LOGIC;
: OUT sm_LOGIC ) ;
z
END vend ;
ARCHITECfURE BehaviorOF vend IS
SIGNAL X: STD_LOGIC- VECTOR(4 OOWNTO O) ;
-
SIGNALs:
STD_LOGIC- VECTOR(5 DOWNTO O) ;
BEGIN
X(O) <= N-OR
X(l) <= D;
Q ~
X(2) <= N ;
X(3)<= DORQ;
X(4) <= Q ;
PROCESS( Resetn,Coin )
BEGIN
IF Resetn= '0' THEN
S < = "00000o" ;
ELSIFCoin'EVENTAND Coin= 'O' THEN
s <= ('O' & X) + s ;
END IF ;
END PROCESS;
Z <= 5(5) OR (5(4) AND 5(3) AND 5(2) AND 5(1)) ;
END Behavior;
Figura 7.85
Códigoporo el ejemplo 7.17.
Al final del libro seincluyen las respuestasa los problemasmarcadoscon asterisco.42 of 47
7.1
7.2
7.3
-7.4
Considereel diagramade tiempo de la figura P7.1.Suponiendoque las entradasD y Clockmostradasse aplican al circuito de la figura 7.12, dibuje formas de onda para las señalesQo' Qb y
Qc'
¿El circuito de la figura 7.3 puedemodificarsepara implementarun latch SR?Explique su respuesta.
En la figura 7.5 semuestraun latch construidocon compuertasNOR. Dibuje un latch parecido
usandocompuertasNAND. Derive su tabla característicay muestresu diagramade tiempo.
Muestreun circuito que implementeellatch SR asincronousandoúnicamentecompuertasNAND.
~
'-'
.
CAPíTULO 7
472
FLIP-FLOrs,
REGISTRos, CONTADORES Y UN PROCESAOORSIMPLE
43 of 47
,
Clock
D
Figura P7.1
7.5
.7.6
7.7
7.8
.7.9
Diagrama de tiempo para el problema 7.1 .
Dadauna señalde reloj de 100MHz, deriveun circuito usandoflip-flops D paragenerarseñales
de reloj de 50 y 25 MHz. Traceun diagramade tiempo paralas tres señalesde reloj, suponiendo
retrasosrazonables.
Un flip-flop SR esuno quetiene entradassety resetcomoun latch SR asíncrono.Muestrecómo
puedeconstruirseun flip-flop SR medianteun flip-flop D y otrascompuertaslógicas.
Ellatch SR asíncronode la figura 7.6a tiene un comportamientoimpredeciblesi las entradasSy
R son igualesa 1 cuandoC/k cambiaa o. Una forma de resolveresteproblemaescrearun latch
SRasíncronocon setdominanteen el que la condiciónS = R = 1 haceque ellatch seestablezca
en 1. Diseñeun latch SR asíncronocon setdominantey muestreel circuito.
Muestrecómo un flip-flop JK puedeconstruirsecon un flip-flop T y otrascompuertaslógicas.
Considereel circuito de la figura P7.2.Supongaque las dos compuertasNAND tienenretrasos
depropagaciónmuchomásgrandes(alrededorde cuatroveces)que las otrascompuertasdel circuito. ¿Cómosecomparaestecircuito con los circuitos que hemosestudiadoen estecapítulo?
A
D
c
B
('irr"itn
nnrn Al nrnhlAmn 7 9
PROBLEMAS
7.10
7.11
7.12
7.13
473
44 of 47
Escriba código de VHDL que represente un flip-flop T con una entrada clear
asíncrona. Use
código por comportamiento en vez de código estructural.
Escriba código de VHDL que represente un flip-flop JK. Utilice código por comportamiento en
vez de código estructural.
Sintetice un circuito para el código escrito para el problema 7.11 empleando sus herramientas
CAD. Simule el circuito y muestre un diagrama de tiempo que verifique la funcionalidad deseada.
Un registro de corrimiento universal puede desplazarse tanto de izquierda a derecha como de
derecha a izquierda, y tiene una capacidad de carga en paralelo. Dibuje un circuito para este
registro de corrimiento.
7.14
7.15
.7.16
7.10
.7.18
Escribacódigo deVHDL paraun registrode corrimiento universalcon n bits.
Diseñeun contadorsíncronode cuatrobits con cargaen paralelo.Use flip-flops T en vez de los
flip-flops D utilizadosen la sección7.9.3.
Diseñeun contadorascendente/descendente
de tresbits con flip-flops T. Debeincluir unaentrada
decontrolllamadaup/Down. Si up/Down = O, entoncesel circuito debecomportarsecomo
un contadorascendente.
Si esigual al, entoncesel circuito debecomportarsecomoun contador
descendente.
Repitael problema7.16 usandoflip-flops D.
El circuito de la figura P7.3pareceun contador.¿Cuáles la secuenciaen que cuenta?
00
T
Clock
Figura P7.3
7.19
7.20
7.21
7.22
Q
Q
a.
T
->
Q
Q
Q2
T
~>
Q--'
Q
Circuito para el problema 7.18.
Considereel circuito de la figura P7.4.¿Cómosecomparacon el circuito de la figura 7.17?¿Los
doscircuitospuedenusarsecon el mismopropósito?Si no esasí,¿cuálesla diferenciaprincipal
entreellos?
Construyaun circuito con compuertasNOR~parecidoal de la figura 7.lla~ el cual implementa
un flip-flop D disparadopor el flanco negativo.
Escribacódigo por comportamientode VHDL que representeun contadorascendente/descendentede 24 bits con una cargaen paraleloy un resetasíncrono.
Modifique el código de VHDL de la figura 7.52 agregándoleun parámetroque establezcael
númerode fli¡>-flopsen el contador.
7
474
.
FLIP-n.ors, REGISTRos,CONTADORES
y UN PROCESADOR
SIMPLE
45 of 47
Figura P7.4
7.23
Circuito para el problema 7.19.
Escribael códigopor comportamientode VHDL querepresenteun contadorascendente
módulo
12 con reset síncrono.
-7.28
7.25
7.26
7.27
-7.28
7.29
7.30
7.31
7.32
Paralos flip-flops del contadorde la figura 7.25, supongaque Isu
= 3 ns, IIr = 1 ns y el retraso
de propagación a través de un flip-flop es 1 ns. Asuma que cada compuerta AND y XOR y cada
multiplexor dos a uno tiene un retraso de propagación igual a 1 ns. ¿Cuál es la frecuencia de reloj
máxima para la que el circuito funcionará correctamente?
Escriba código jerárquico (estructural) para el circuito de la figura 7.28. Use el contador de la
figura 7.25 como un subcircuito.
Escriba código de VHDL que represente un contador Johnson de ocho bits. Sintetice el código
con sus herramientas CAD y dé una simulación de tiempo que muestre la secuencia de conteo.
Escriba código por comportamiento de VHDL en el estilo mostrado en la figura 7.51 que represente un contador en anillo. Su código debe tener un parámetro N que establezca el número de
flip-flops en el contador.
Escriba código por comportamiento de VHDL que describa la funcionalidad del circuito mostrado en la figura 7.42.
En la figura 7.65 se proporciona un código de VHDL para un sistema digital que intercambia el
contenido de dos registros, R I Y R2, usando el registro R3 para almacenamiento temporal. Construya un esquemaequivalente con sus herramientas CAD para este sistema. Sintetice un circuito
para este esquemay realice una simulación de tiempo.
Repita el problema 7.29 usando el circuito de control de la figura 7.59.
Modifique el código de la figura 7.67 para utilizar el circuito de control de la figura 7.59. Sintetice el código para su implementación en un chip y realice una simulación de tiempo.
En la sección 7.14.2 diseñamos un procesador que efectúa las operaciones indicadas en la tabla
7.3. Diseñe un circuito modificado que realice una operación adicional, Swap Rx, Ry. Esta operación intercambia el contenido de los registros Rx y Ry. Use tres bitshit/o para representarla
entrada F mostrada en la figura 7.71 porque ahora hay cinco operaciones en vez de cuatro. Añada
un nuevo registro, llamado Tmp, al sistema para que sea el almacenamiento temporal durante
la operación de intercambio. Muestre expresiones lógicas para las salidas del circuito de control,
PROBLEMAS
475
46 of 47
7.33
Un osciladoren anillo esun circuito que tiene un númeroimpar, n, de inversoresconectadosen
una estructuratipo anillo, como se muestraen la figura P7.5. La salidade cadainversores una
señalperiódicacon cierto periodo.
a) Supongaque todos los inversoresson idénticos;en consecuencia,todos tienen el mismo retraso,llamadot . Sea/la salidade uno de los inversores.Dé una ecuaciónqueexpreseel periodo
p
de la señalfen términosde n y (p'
Figura P7.5
Un oscilador en anillo.
b) Paraesteinciso ustedva a diseñarun circuito que puedausarseparamedir en forma experimentalel retrasotpa travésde uno de los inversoresen el osciladoren anillo. Supongala existencia de una entradallamadaResety otra llamadaInterval. La sincronizaciónde estasdos señales
semuestraen la figura P7.6.El periodoparael cual Interval tiene el valor 1 seconoce.Suponga
que es 100ns. Diseñeun circuito que utilice las señalesResete Interval y la señalf del inciso
a) paramedir experimentalmente
tp' En su diseñopuedeusar compuertaslógicasy subcircuitos
como sumadores,ftip-ftops, contadores,registroso cualquierotro.
Reset
-_J l
lnterval
100ns
Figura P7.6
7.34
.7.35
Sincronización de las señalespara el problema 7.31.
Un circuito para un latch D asíncrono se muestra en la figura P7.7. Suponga que el retraso de
propagación a través de una compuerta NAND o de un inversor es de 1 ns. Complete el diagrama
de tiempo dado en la figura, el cual muestra los valores de la señal con resolución de 1 ns.
Un circuito lógico tiene dos entradas, Clock y Start, y dos salidas,fy g. El comportamiento del
circuito se describe en el diagrama de tiempo de la figura P7.8. Cuando se recibe un pulso en la
entrada Start, el circuito produce pulsos en las salidasfy g como se muestra en el diagrama de
tiempo. Diseñe un circuito adecuado usando sólo los componentes siguientes: un contador síncrono de tres bits capaz de inicializarse y disparado por el flanco positivo, y compuertas lógicas
básicas.Paradar su respuestasupongaque los retrasos a través de todas las compuertas lógicas y el
rnntgAnr
~nn 1n~1an1ñrQntp~
.~
"O(
476
.
.
'i..'
- CAPITULO
.
7
,
FLIP-n..o~ REGISTROS,
47 of 47
D
Q
Oock
Q
A
Clock 1
O
1
O
D
A
1
O
Q
1
O
Figura P7.7
Circuito y diagrama de tiempo para el problema 7.32.
Clock 1
o
Start
1
O
1
f
o
g
1
O
S
Figura P7.8
-
,':-L--~;
Diagrama de tiempo para el problema
.
7.33.