Estructura de Directorios/Sub-directorios para los Proyectos de la
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Estructura de Directorios/Sub-directorios para los Proyectos de la asignatura DSDA /my_dsda_projects | +-- proj_name | | +-- rtl_src | | +-- syn_ise | | | +-- core_gen | | | +-- ucf | | | +-- par | | | +-- bitstream | +-- sim | | | +-- functional | | | +-- gates | | +-- test_bench | | | +-- pckgs | | | +-- src | +-- docs | | +-- pckgs | +-- src Cristian Sisterna DSDA Página 1 Detalle de los Directorios/Sub-directorios /my_dsda_projects Nombre del directorio raíz | Nombre del proyecto +-- proj_name | | Archivos VHDL del proyecto (.vhd) +-- rtl_src | | Directorio raíz del proyecto ISE +-- syn_ise | | Archivos generados con CoreGen | +-- core_gen | | Constraint file del proyecto (.ucf) | +-- ucf | | Archivos relacionados con Place & Route del proyecto | +-- par | | Archivo de configuración del FPGA (.bit) | +-- bitstream | +-- sim Archivos de ModelSim relacionados con | | la simulación funcional (.do) | +-- functional | | Archivos de ModelSim relacionados con | +-- gates la simulación de compuertas (.do) | | +-- test_bench Test Bench del proyecto (.vhd) | | | +-- pckgs | | Package relacionado al test bench (.vhd) | +-- src | Docs del proyecto +-- docs | | +-- pckgs | Package relacionado al proyecto (.vhd) +-- src Cristian Sisterna DSDA Página 2