Examen IC 2006-2007

SOLUCIÓ EXAMEN PARCIAL D’IC
CURS 2006-2007 Q1
6 de novembre de 2006
• Les notes es publicaran el 14 de novembre.
• La revisió es realitzarà el 15 de novembre a les 11:15h a la sala C6-E101, i les notes definitives es publicaran l’endemà.
Solución problema 1 (1.5 puntos)
a) Rellena la siguiente tabla de forma que en cada fila aparezca el mismo número natural pero representado en
las distintas bases que se indican en la cabecera de la tabla. (Objetivo 2.3)
Base 2
Base 10
Base 16
110011011
411
19B
110101011
427
1AB
b1) ¿Cuál es el rango de un número natural representado en base B con n dígitos? (Objetivo 2.4)
0
Xu
Bn–1
b2) En el caso de que trabajásemos con números naturales representados en 2 dígitos en base 12, ¿Cuál sería el
rango de valores que podríamos representar? (Objetivo 2.4)
0
Xu
143
c) Realiza las siguientes operaciones aritméticas para números naturales. Para cada una de ellas indica el
resultado y si el resultado es representable o no en 10 bits. (Objetivo 2.5)
c1)
1010101001
+0010110101
01101011110
1010110001
-1010110101
11111111100
c2)
Sí es representable en 10 bits
c3)
110011
x 001011
110011
110011
000000
110011
000000
000000
01000110001
Sí es representable en 10 bits
No es representable en 10 bits
c4)
10112 x 24 = 10110000
c5)
10101102 / 23 = 1010
Sí es representable en 10 bits
Sí es representable en 10 bits
Solución problema 2 (1.5 puntos)
Dibujad el grafo de estados que describe el funcionamiento del siguiente circuito lógico secuencial de Moore. El
circuito tiene una entrada x y una salida w. La señal de salida es igual a la señal de entrada, retardada 2 ciclos de
reloj, después de eliminar los pulsos de entrada que duran más de un ciclo de reloj. Los pulsos de entrada de más
de un ciclo son sustituidos por ceros en la salida. El siguiente cronograma muestra un ejemplo del
comportamiento del circuito. (Objetivo 4.6)
Clk
t
CLS
x
x
w
t
w
Clk
t
x
Ei
w
0
1
E0
0
0
1
0
E1
0
E2
0
1
E3
1
1
0
Solución problema 3 (2 puntos)
A partir del siguiente grafo de estados de un circuito lógico secuencial de Moore, responded a las siguientes
preguntas (Fijaos que en el grafo los estados ya están codificados como 00, 01 y 11).
a) Obtened la tabla de transiciones del circuito (tabla de verdad del estado siguiente) y la tabla de verdad de las
salidas del circuito.
b) Dibujad el esquema lógico que implementa el circuito con el mínimo número de biestables D usando una
ROM para obtener el estado siguiente y un decodificador y puertas Or para obtener las salidas del circuito.
Indicad claramente el nombre de las señales de entrada y salida del circuito y las señales del estado actual (
) y del estado siguiente (
). No olvidéis etiquetar las señales de entrada de la ROM y del
decodificador, para que se vea el peso de cada una de ellas. Indicar claramente el contenido de la ROM, etc.
Cualquier ambigüedad en el esquema será considerado como una solución incorrecta. (Objetivo 4.7)
0x
q1q0
00
11
10
00
11
x1 x0
11
11
10
01
10
Tabla Transiciones:
q1 q0 x1 x0 q1+ q0+
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
0
0
x
x
x
x
0
1
1
0
0
0
1
1
0
1
1
1
x
x
x
x
1
1
1
0
01
01
00
w1w0
01
Tabla Salidas:
q1 q0 w1 w0
0
0
1
1
0
1
0
1
1
0
x
1
1
1
x
0
1x
x0
x1
0
1
2
3
4
5
0 6
1 7
2 8
3 9
10
11
12
13
14
15
0
0
0
1
0
1
0
0
0
0
0
0
0
1
1
0
0
0
1
1
0
1
1
1
0
0
0
0
1
1
1
0
q0+
Cl
k
q1+
Cl
k
DQ
DQ
q0
Dec
q1
0
1
0
1
2
3
w1
w0
Problema 4 (3 punts)
A partir de la descripció de la funcionalitat del processador de propòsit específic que es dóna a continuació, troba
un implementació formada per Unitat de Procés i Unitat de Control. Per a la unitat de procés, fes un disseny adhoc usant els blocs combinacionals i seqüencials que s’han vist a classe. Especifica la unitat de control mitjançant
un graf d’estats. Tots els busos mencionats als enunciats són de 16 bits.
Detecta si dins d’una seqüència de N nombres hi ha algun més gran que un determinat màxim MAX. Un cop s’ha
detectat un nombre que supera el màxim, s’indica activant els senyals de sortida Trobat i Res durant un cicle. En
aquest cas, es deixa de processar la seqüència, i es torna a esperar que arribi una nova seqüència. Si no es troba
cap nombre que superi el màxim un cop examinats els N nombres de la seqüència, s’indica activant el senyal de
sortida Res i posant a 0 el senyal de sortida Trobat durant un cicle. En qualsevol altre cas, Res i Trobat han de
valdre 0. La seqüència de dades arriba pel bus d’entrada IN, així com MAX i N. El senyal d’entrada Inici s’activa
durant un cicle per indicar que aquell mateix cicle arriba MAX. La dada N arriba el cicle següent, i després
arriben les dades de la seqüència de nombres a raó d’una per cicle. S’ha d’ignorar el valor d’Inici durant el
processat de la seqüència. El cicle en què Res val 1 s’ha de comprovar si Inici ens indica el començament d’una
nova seqüència. (Objectiu 5.11)
Problema 5 (2 punts)
Donat el següent circuit, format per una Unitat de Control i una Unitat de Procés, i sabent que les entrades
DATAIN i Inici ens arriben directament des d’un registre i un biestable, respectivament i que les sortides
DATAOUT i Fi van directament a un registre i un biestable (Objectiu 5.13)
ROM _Q+
I n3
I n2
I n1
I n0
Inic i
Condicio
D
Q
Out 1
Out 0
D
C lk
Q
FF 1
ROM _OUT
FF 0
I n1
I n0
Out 3
Out 2
Out 1
Out 0
C on tro lA
C on tro lB
Mx
Fi
DATAIN
ControlA
Mx
A
1 0
MUX
B
Clk
ControlB
REG
Cond
DATAOUT
Condicio
Especifica quin és el camí crític i quin és el temps de cicle mínim donats els següents temps de propagació.
TROM=90u.t., TFlipFlop=100u.t., TA=110u.t., TB=40u.t., TCond=110u.t., TMUX=50u.t., TREG=100u.t.
CC:
Tc mínim
!
"#
$%
Especifica quin és el camí crític i quin és el temps de cicle mínim donats els següents temps de propagació.
TROM=130u.t., TFlipFlop=80u.t., TA=70u.t., TB=40u.t., TCond=130u.t., TMUX=50u.t., TREG=120u.t.
CC: "#
Tc mínim $)
&
'(