BUS PCI. - Departamento de Electricidad y Electrónica

UNIVERSIDAD DE ALCALÁ. E.P.
DEPARTAMENTO DE ELECTRÓNICA.
SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS.
BUS PCI.
BUS PCI.
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SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS.
GUIÓN.
2. INTRODUCCIÓN AL BUS PCI.
1. BUSES LOCALES.
1.1. Conexión directa.
1.2. Conexión mediante buffer.
1.3. Conexión workstation.
3. SEÑALES UTILIZADAS EN EL BUS PCI.
4. COMANDOS SOPORTADOS POR EL BUS PCI.
5. ESTRUCTURA DE DIRECCIONAMIENTO PCI.
5.1. ESPACIO DE CONFIGURACIÓN.
6. CICLOS PCI BÁSICOS.
6.1. TRANSFERENCIAS DE LECTURA EN MEMORIA O I/O.
6.2. TRANSFERENCIAS DE ESCRITURA EN MEMORIA O I/O.
7. ARBITRACIÓN.
8. CONTROLADOR DE BUS AMCC S5933.
8.1. Diagrama de bloques del controlador.
8.2. Mailboxes o buzones.
8.3. FIFOS.
8.4. Modo pass-thru.
8.5. Configuración del dispositivo.
8.6. Descripción de las señales del controlador.
9. REGISTROS DEL CONTROLADOR S5933.
9.1. Registros de configuración del bus PCI.
9.2. Registros de operación del bus PCI.
9.3. Registros de operación del Add-on bus.
BUS PCI.
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1. BUSES LOCALES.
Las arquitecturas antiguas de buses de eXpansión no proporcionan
suficiente ancho de banda para aplicaciones que precisan transferencias de
datos a gran velocidad
ü
Un bus local acelera las transferencias situando los periféricos rápidos
desde el bus de expansión hasta el bus del procesador.
ü
Existen tres aproximaciones para conectar un periférico al bus local del
microprocesador:
ü
ú
ú
ú
BUS PCI.
Conexión directa.
Conexión mediante buffer.
Conexión tipo workstatión.
3
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El dispositivo se conecta directamente al bus del procesador.
ü
1.1. Conexión directa.
ü
Rediseño del bus local para cada nueva versión de procesador.
ü
La carga capacitiva impuesta por el dispositivo conectado al bus limita el
número de periféricos a conectar.
ü
Difícil diseño del bus debido a la elevada frecuencia de trabajo.
ü
Problemas con al conectar procesadores del tipo Overdrive.
ü
Si el bus local esta siendo ocupado para realizar transferencias con otro
dispositivo no puede ser ocupado por el microprocesador.
BUS PCI.
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Se aumenta el fan-out de las señales del bus local, posibilitando atacar
cargas capacitivas mayores
• mayor número periféricos a conectar.
ü
1.2. Conexión mediante buffer.
ü
Los buffers introducen un retardo adicional que puede reducir el ancho de
banda del bus.
ü
No hay desdoblamiento de bus, por lo que la utilización por parte del
maestro de bus y el procesador es mutuamente excluyente
• Paradas en el procesador.
BUS PCI.
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1.3. Conexión workstation.
Combinación de la cache L2 con un puente que realiza el interface entre:
ú
Procesador.
ú
Memoria principal.
ú
Bus de I/O de alta velocidad.
ü
Se puede acceder a memoria principal a través del bridge por parte de:
ú
El procesador.
ú
Un maestro del bus de I/O de alta velocidad.
ü
En el bus de I/O de alta velocidad coinciden maestros de bus y elementos
destinatarios.
ü
Se pueden realizar simultáneamente:
ú
Transferencias entre el procesador y su cache L1 o L2.
ú
El controlador de cache transmite datos desde el bus de I/O a
memoria principal.
ú
Un maestro del bus de I/O de alta velocidad puede transferir datos a
un destinatario.
ü
Especificación del bus independiente del procesador.
ü
BUS PCI.
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2. INTRODUCCIÓN AL BUS PCI.
8
PCI es un bus local de 32 bits
Todas las señales conmutan en el flanco ascendente de
la señal de reloj
...y multiplexado: las direcciones y los datos se transmiten por las mismas
líneas.
...síncrono:
Las transferencias a través del bus PCI se realizan en modo ráfaga (burst).
8
Una transferencia PCI está compuesta por:
8
ü
ü
Una fase de direcciones.
Una o varias fases de datos.
AD [31:0]
PC I C LK
Address
D ata 1
Fase de
direcciones
8
D ata 3
D ata n
Fases de datos.
Agente: Dispositivo que se conecta al bus PCI.
ü
ü
8
D ata 2
Iniciador o maestro.
Destinatario.
Tipos de dispositivos:
ü
Monofunción.
ü
Multifunción.
BUS PCI.
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3. SEÑALES UTILIZADAS EN EL BUS PCI.
BUS PCI.
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4. COMANDOS SOPORTADOS POR EL BUS PCI.
C /B E #1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
C /B E #0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
C om m and Type
,QWHUUXSW# $FNQRZOHGJH
6SHFLDO#&\FOH
,22# 5HDG
,22# :ULWH
5HVHUYHG
5HVHUYHG
0HPRU\#5HDG
0HPRU\#:ULWH
5HVHUYHG
5HVHUYHG
&RQILJXUDWLRQ#5HDG
&RQILJXUDWLRQ#:ULWH
0HPRU\#5HDG#0XOWLSOH
'XDO#$GGUHVV#&\FOH
0HPRU\#5HDG#/LQH
0HPRU\#:ULWH#DQG#,QYDOLGDWH
C /B E #2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C /B E #3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
ü Memory read/write. Se utiliza cuando un maestro desea leer/escribir una o más
posiciones de un destinatario mapeado en memoria.
ü Memory read line. Se utiliza cuando se prevee que el maestro leerá al menos
una línea de la caché. El destinatario puede aprovechar este comando para
anticiparse y traer más datos.
ü Memory Read Multiple. Se utiliza cuando se puede asegurar que el maestro
leerá al menos una línea de la caché.
ü Memory write and Invalidate. Se utiliza cuando se puede garantizar que el
maestro escribirá una o más líneas de la cache. Este comando se utiliza para
inhabilitar el mecanismo de snooping.
ü I/O read/write. Se utiliza cuando un maestro desea leer/escribir una o más
posiciones de un destinatario mapeado en I/O.
ü Configuration read/write. Se utiliza cuando un maestro desea leer/escribir uno
o más registros de configuración de un destinatario.
ü Interrupt Acknoledge. Se utiliza en plataformas basadas en X86 para pasar un
ciclo de reconocimiento de interrupción cuando la CPU se comunica con el PIC.
ü Special Cycle. Se utiliza para transmitir un evento (shutdown, halt, etc) a todos
los destinatarios conectados al bus PCI. No precisa reconocimiento con DEVSEL#.
üDual Access Cycle. Utilizado para acceder a direcciones de 64 bits con slots PCI
de 32 bits.
BUS PCI.
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5. ESTRUCTURA DE DIRECCIONAMIENTO PCI.
El bus PCI distingue entre tres tipos de espacio de direccionamiento:
ü
ü
ü
Espacio de memoria.
Espacio de I/O.
Espacio de configuración.
8
5.1. ESPACIO DE CONFIGURACIÓN.
La norma PCI establece que cada tripleta bus/dispositivo/función debe
disponer de un espacio de 256 bytes para su configuración.
8
Los primeros 64 definen la cabecera del dispositivo, mientras que los 192
restantes son definibles por el usuario.
8
Para acceder al espacio de configuración el maestro debe utilizar un
comando de configuración mientras que activa la señal IDSEL del
dispositivo a configurar.
8
31
16
15
0
D evice ID
Vendo r ID
Status
C o m m an d
C lass C o de
H ead er Ty pe
B IST
00h
L atency Tim e r
04h
R e visio n ID
08h
C a che L in e S iz e
0Ch
B a se A ddress R e gister 0
10h
B a se A ddress R e gister 1
14h
B a se A ddress R e gister 2
18h
B a se A ddress R e gister 3
1Ch
B a se A ddress R e gister 4
20h
B a se A ddress R e gister 5
24h
C a rdB u s C IS P ointer
Su bsystem ID
28h
Su bsystem Vendo r ID
E x pansion R O M B a se A d d ress
30h
R e served
34h
R e served
M ax_L at
BUS PCI.
2Ch
M in _G nt
38h
Interrup t P in
Interrup t L in e
3ch
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6. CICLOS PCI BÁSICOS.
6.1. TRANSFERENCIAS DE LECTURA EN MEMORIA O I/O.
1
2
3
4
5
6
PCI CLO CK
(I)
(T )
A DD RE SS
D ATA (1 )
BUS COMMAND
C/BE [3:0]#
B YT E E N A B L E S (1 )
(I)
IR DY#
(I)
TRDY#
(T )
DEVSEL#
(T )
(T )
D ATA (2 )
(T )
D ATA (3 )
AD [31:0]
(I)
FRAME #
B YT E E N (2 )
B YT E E N (3 )
(I) = D R IV E N BY IN IT IATO R
(T ) = D R IV E N B Y TA R G E T
El maestro comienza la transferencia poniendo:
FRAME# a nivel bajo.
ü
ü
la dirección del dispositivo destinatario en AD[31:0].
ü
el tipo de transferencia en C/BE[3:0]. (I/O read, memory read,
memory read line o memory read múltiple).
¼
El destinatario responde poniendo a nivel bajo DEVSEL#. Este es un ciclo
de retirada -turnaround cycle-, evitando los conflictos de bus entre el
iniciador y el destinatario.
»
½
Tanto IRDY# como TRDY# están a nivel bajo, teniendo lugar la
transferencia del primer dato. El maestro indica en C/BE[3:0] qué bytes se
van a trasnferir.
¾
Tiene lugar la segunda transferencia.
¿
El maestro pone FRAME# a nivel alto indicando que en el siguiente ciclo
terminará la transferencia.
À
En este ciclo el destinatario pone en alta impedancia AD[31:0] y TDRY#
a nivel alto. Por su lado el maestro pone a nivel alto IRDY#.
BUS PCI.
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6.2. TRANSFERENCIAS DE ESCRITURA EN MEMORIA O I/O.
1
2
3
4
5
6
PCI C LOCK
FRAM E #
(I)
C /B E [3 :0 ]#
(I)
IR D Y #
(I)
TRD Y#
(T )
DE V SE L#
(T )
D ATA 1
ADD RESS
BUS C OMM AND *
D ATA 2
BYTE EN 1
BYTE EN 2
D ATA 3
(I)
BYTE EN 3
A D [3 1 :0 ]
D ATA
T R AN S F ER
#1
D ATA
T R AN S F ER
#2
* B U S C O M M A N D = M E M O R Y W R IT E
D ATA
T R AN S F ER
#3
(I) = D R IV E N B Y IN IT IAT O R
(T ) = D R IV EN B Y TA R G E T
El maestro comienza la transferencia poniendo:
FRAME# a nivel bajo.
ü
ü
la dirección del dispositivo destinatario en AD[31:0].
ü
el tipo de transferencia en C/BE[3:0]. (I/O write, memory write,
memory write line).
¼
El destinatario responde poniendo a nivel bajo DEVSEL#. Puesto que es
una transferencia de escritura no se precisa ciclo de retirada.
»
Tanto IRDY# como TRDY# están a nivel bajo, teniendo lugar la
transferencia del primer dato. El maestro indica en C/BE[3:0] qué bytes se
van a transferir.
½
Tiene lugar la segunda transferencia.
¾
Tiene lugar la última transferencia. El maestro pone FRAME# a nivel alto
indicando que en el siguiente ciclo terminará la transferencia.
¿
En este ciclo el maestro pone en alta impedancia AD[31:0] e IDRY# a nivel
alto. Por su lado el destinatario pone a nivel alto TRDY#.
BUS PCI.
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7. ARBITRACIÓN.
PCI no define la política de arbitración a utilizar.
ü
La arbitración del bus se puede realizar mientras tiene lugar la transferencia
actual.
ü
1
2
3
4
5
6
7
9
8
S 593 3 R E Q #
"O T H E R " R E Q #
S 593 3 G N T#
"O T H E R " G N T #
FRAM E#
ADDRESS
A D [3 1 :0 ]
D ATA
ADDRESS
D ATA
ADDRESS
D ATA
IR D Y #
TRDY#
ID L E
S 593 3
T R A N S A C T IO N
ID L E
(T U R N AROUND)
"O T H E R ",
P R E E M P T IN G
M AS TER
T R A N S A C T IO N
ID L E
(T U R N AROUND)
S 593 3
T R A N S A C T IO N (S )
(I) = D R IV E N B Y IN ITIATO R
(T ) = D R IV E N B Y TA R G E T
BUS PCI.
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B u s A cc e ss L a ten cy
REQ #
A sse rte d
GNT#
A sse rte d
--B u s A cqu isition -La te ncy
TRDY#
A sse rte d
--Ta rg et La te ncy--
--A rb itra tio n L a ten cy--
FRAM E#
A sse rte d
BUS PCI.
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8. CONTROLADOR DE BUS AMCC S5933.
8.1. Diagrama de bloques del controlador.
ADD RE SS
LATCH
PASS THR U AD DRE S S
PC I
BUS
A D D -O N
IN TE R FA C E
W RITE
PA SS TH R U D ATA
ADD R
READ
DECO DE R
M A ILB O XE S
PROGRAM –
MABLE
DECODE R
SE LEC T &
CO NTROL
B U F FE R
MUX/
DEM UX
F IF O
BUF FE RS & LATCHES
D ATA B U S
8 /16 /3 2
C O N F IG .
R EG S
W RITE
CO NTROL
READ
STAT U S &
IN TE R R U PT
P CI Bus M as te r (DM A)Transfer Counte rs
BIOS R OM IN TERFACE
El controlador S9533 dispone de tres mecanismos de comunicación:
8
ü
ü
ü
BUS PCI.
Buzones (mailboxes).
FIFOS.
Pass-thru.
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8.2. Mailboxes o buzones.
PC I
A D D -O N
M A ILB O X E S
16 B Y T E S TO TA L
E M P T Y /FU LL
LO G IC
A D D -O N
INT E R R U P T
IF
P C I W R IT E
PC I
INT E R R U P T
IF
A D D -O N R E A D
PC I B U S IN T ER FA C E
A D D -O N
"IN C O M IN G "
M A ILB O X E S
32
32
A D D -O N
PC I
M A ILB O X E S
16 B Y T E S TO TA L
32
32
PC I
"IN C O M IN G "
M A ILB O X E S
E M P T Y /FU LL
LO G IC
A D D -O N
INT E R R U P T
IF
PC I R EAD
PC I
INT E R R U P T
IF
A D D -O N
W R IT E
A D D -O N
"O U TG O IN G "
M A ILB O X E S
A D D -O N IN TE R FAC E
PC I
"O U TG O IN G "
M A ILB O X E S
BUS PCI.
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8.3. FIFOS.
ú
FIFO para trasferencias del bus PCI al Add-on Bus.
REA D AD DRE SS
R E G IS TE R (W H E N M A S T E R )
REA D TRA NSFER
C O U N T (W H E N M A S T E R )
CO UN TER
2 6 B IT
CO UN TER
-1
ZERO D ECO DE
(S TO P )
32
32
32 X 8
32
PCI
D ATA
A D D -O N IN T E R R U P T
P C I IN T E R R U P T
E N D IA N
C O N V E R S IO N
P C I B U S IN T E R FA C E
+1
D ATA
F IF O
2
PCI TRAN SFER*
A D D -O N
F IF O R E A D C ON TR OL
R E A D F IF O
E M P T Y S TAT U S
F IF O F LA G S
+ CO NTRO L
F U L L S TAT U S
A D D -O N IN T E R FA C E
32
PCI
ADD RESS
FIFO para trasferencias del Add-on Bus al PCI.
32
PC I
D ATA
ZER O DE CO D E
(S T O P )
-1
+1
A D D -O N IN T E R R U P T
P C I IN T E R R U P T
32 X 8
32
F IF O
D ATA
2
PC I TR AN SFE R*
F IF O F L A G S
EM PTY
+ C ON T R O L
A D D -O N IN T E R FA C E
P C I B U S IN T E R FA C E
2 6 B IT
C O UN TER
E N D IA N
C O N V E R S IO N
32
PC I
AD D RE SS
W R IT E A D D R E S S
R E G IS T E R (W H E N M A S T E R )
W R IT E T R A N S F E R
C O U N T (W H E N M A S T E R )
C OUN TE R
ú
*P C I B U S M E M OR Y R E A D = S 59 33 F IF O W R IT E
W H E N S 59 33 IS B U S M A S T E R
A D D -O N
F IF O W R IT E
W R F U LL
*P C I B U S M E M OR Y W R IT E = S 59 3 3 F IF O R E A D
W H E N S 5 9 3 3 IS B U S M A S T E R
BUS PCI.
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8.4. Modo pass-thru.
1
PA SS TH R U "ATTE N TIO N "
1
30
30
C Y C LE
ID E N TIF IC ATIO N
IN FO R M ATIO N
(B Y T E E N A B LE S ,
B U R S TIN G ,
W R ITE V S R E A D
D E C O D E R E G IO N )
+1
(D U R IN G B U R S TS )
32
R E G IS TE R
32
PCI
W R ITE D ATA
A D D -O N IN T E R FA C E
8
PA S S -T H R U
A D D R E SS R E G IS T ER
PCI
ADDRESS
PA SS TH R U C O M P LE T E "R E AD Y "
C O U N TE R
PAS S -TH R U
W R ITE D ATA
P C I B U S IN T E R FA C E
PA SS -T H R U
DE CO DERS
+ CONTROL
D ATA
32
PA S S-TH R U
R E A D D ATA
32
32
PCI
R E A D D ATA
R E G IS TE R
BUS PCI.
18
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8.5. Configuración del dispositivo.
ü A través de una memoria paralelo.
A
1
ER D#
S 5 93 3
EPR OM
64KX8
S 5933
C S#
SCL
OE#
EW R#
Q
1
16
E A [15 :0 ]
ü A través de una memoria serie.
R
1
SDA
8
S E R IAL
E2 PROM
24C O 2
24C O 4
24C O 8
24C 16
256X 8
512X 8
1K X 8
2K X 8
E Q [7:0]
BUS PCI.
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8.6. Descripción de las señales del controlador.
BPCLK
IN TA#
IR Q#
R ST#
SYSR ST
AD [31:0]
D Q[31:0]
C /BE[3:0]#
SELEC T#
AD R[6:1]
R EQ#
GNT#
FRAME#
D EVS EL#
IR DY#
TRDY #
ID SEL
A d d-O n B u s
C o n tro l
BE[3:0]#
R D#
PTATN#
PT BUR ST#
PT NU M[1:0]#
PTAD R#
LOCK #
S 5 93 3
R e g is te r
A cce ss
WR #
PT BE[3:0]#
STOP#
A d d-O n D a ta B u s
PC LK
P C I 2 .1 Lo c a l B u s
S5933
P a ss-Th ru
C o n tro l/
A cce ss
PT WR
PT RD Y#
PAR #
PERR #
R DFIFO#
SERR #
WR FIFO#
R DEMPTY
WR FU LL
EA[15:0]
EQ[7:0]
B yte W id e
C o n fig /B IO S O p t.
MODE
FLT#
EW R#/SDA
SN V
ER D#/SCL
S e ria l
C o n fig /B IO S O p t.
S 5 93 3
C o n tro l
D ire ct
F IFO
A cce ss
BUS PCI.
20
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9. REGISTROS DEL CONTROLADOR S5933.
Registros de configuración del bus PCI. Definidos por la norma del
bus PCI.
ü
Registros de operación del bus PCI. Registros accesibles desde el
lado del bus PCI que controlan aspectos específicos del controlador.
ü
Registros de operación del bus Add-on. Registros accesibles desde
el lado del bus Add-on que controlan aspectos específicos del
controlador.
ü
Los dos últimos grupos son complementarios.
8
El controlador incorpora tres grupos de registros:
8
9.1. Registros de configuración del bus PCI.
PCI Configuration Space Header
31
24 23
16 15
D E V IC E ID
S TAT U S
C LA S S C O D E
H E A DE R T Y P E = 0
M A X_ LAT
LAT E N C Y T IM E R
00
04
R E V ID
08
C A C HE LINE S IZ E
0C
B A S E A D D R E S S R E G IS T E R #0
10
B A S E A D D R E S S R E G IS T E R #1
14
B A S E A D D R E S S R E G IS T E R #2
18
B A S E A D D R E S S R E G IS T E R #3
1C
B A S E A D D R E S S R E G IS T E R #4
B A S E A D D R E S S R E G IS T E R #5
R E S E R V E D = 0's
20
R E S E R V E D = 0's
E X PA N S IO N RO M B A S E A D D R E S S
2C
R E S E R V E D = 0's
34
B IS T
00
8 7
V E N DO R ID
COMM AND
24
28
30
R E S E R V E D = 0's
M IN _G N T
IN TE R R U P T P IN
38
IN TE R R U P T LIN E
3C
LEG EN D
EP RO M IS D ATA SO U RCE (R EAD ON LY)
CO N TRO L FU NC TION
EP RO M INITIA LIZ ED R AM (C AN B E ALTER ED FRO M PC I P O R T)
EP RO M INITIA LIZ ED R AM (C AN B E ALTER ED FRO M AD D-ON PO RT)
HA RD -W IR ED TO ZER O ES
Note:
BUS PCI.
Som e registers are a com bination of the above . See ind ividual sections
for full description.
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Abbreviation
Register Nam e
00h–01h
02h–03h
04h–05h
06h–07h
08h
09h–0B h
0Ch
0Dh
0Eh
0Fh
10h–27h
28h–2Fh
30h
34h–3B h
3Ch
3Dh
3Eh
3Fh
40h–FF h
VID
DID
PC IC MD
PC ISTS
RID
CLC D
CA LN
LAT
HD R
BIST
BAD R0-B AD R 5
—
EXR OM
—
INTLN
INTP IN
M ING NT
M AXLAT
—
Vendor Identification
Device Identification
PC I Com m and Register
PC I Status Register
Revision Identification Register
Class C ode R egister
Cache Line Size R egister
M aster Latency Timer
Header Type
Built-in Self-test
Base Address Registers (0-5)
Reserved
Expansion RO M B ase Address
Reserved
Interrupt Line
Interrupt P in
M inim um Grant
M axim um Latency
Not used
ü
15
Configuration
Address O ffset
Registro de identificación del vendedor.
0
1 0E 8 h
ü
Ven do r Identifica tio n R e g iste r (R O )
Registro de identificación del dispositivo.
0
15
4750h
D evice Identification R egister (R O )
BUS PCI.
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ü
Registro de comandos PCI.
15
R ese rved = 00's
9
8
7
6
5
4
3
2
1
0
0
X
0
X
0
0
0
X
X
X
Fa st Ba ck-to-B ack
SERRE
W ait C ycle E nab le
P arity E rror E na ble
P alette S no op E na ble
M em ory W rite an d Invalidate E na ble
S pecial C ycle E nable
B us M aster E na ble
M em ory A ccess E nable
ü
I/O A ccess E nable
Registro de estado PCI.
14
X
X
13
12
11
10
9
8
7
X
X
X
0
0
X
0
15
6
0
R eserved (R O ) = 00's
R eserved (R O )
Fa st B ack-to -B ack (RO )
D ata Pa rity R ep orte d (R /W C )
D E VS E L# Tim ing S tatu s (R O )
0 0 = Fa st (S 59 33)
0 1 = M e dium
1 0 = S low
1 1 = R eserved
S ignale d Target A bo rt (R /W C )
R eceive d Target A bo rt (R/W C )
R eceive d M a ster Abo rt (R /W C)
S ignale d S ystem Error (R /W C )
D ete cted P arity E rror (R /W C )
BUS PCI.
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ü
Registro de identificación de revisión.
7
0
00h
Registro de código de clase.
#3%K
#3$K
:
3
:
%DVH#&ODVV
#3<K
3 :
6XE0&ODVV
+2IIVHW,
3 +%LW,
3URJ#,2)
######B ase-C lass
ü
R evision Identification N um ber (R O )
D escription
(DUO\/#SUH0513#3&,#VSHFLILFDWLRQ#GHYLFHV
############34K
0DVV#VWRUDJH#FRQWUROOHU
############35K
1HWZRUN#FRQWUROOHU
############36K
'LVSOD\#FRQWUROOHU
############33K
############37K
0XOWLPHGLD#GHYLFH
############38K
0HPRU\#FRQWUROOHU
############39K
%ULGJH#GHYLFH
############3:K
6LPSOH#FRPPXQLFDWLRQ#FRQWUROOHU
############3;K
%DVH#V\VWHP#SHULSKHUDOV
,QSXW#GHYLFHV
############3$K
'RFNLQJ#VWDWLRQV
############3%K
3URFHVVRUV
############3&K
6HULDO#EXV#FRQWUROOHUV
############3<K
#########3'0)(K
5HVHUYHG
############))K
'HYLFH#GRHV#QRW#ILW#GHILQHG#FODVV#FRGHV#+GHIDXOW,
ü
Registro de tamaño de línea de cache.
7
0
00h
C ac h e L ine S ize (R O )
BUS PCI.
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ü
Registro del temporizador de latencia.
7
6
5
4
3
2
1
0
B it
X
X
X
X
X
0
0
0
Va lu e
L a te n c y Tim e r v a lu e (R /W )
ü
# o f clo cks x 8
Registro de tipo de cabecera.
7
6
5
4
2
1
0
00 h
B it
Valu e
X
3
F orm a t fie ld (R ea d O nly)
S ing le/M ulti-fu nctio n d ev ic e (R ea d O nly)
0 = s ingle fu nctio n
1 = m ulti-fu nctio n
ü
Registro de BIST (Autotesteo incorporado).
7
6
5
4
3
2
1
0
B it
X
0
0
0
X
X
X
X
Va lu e
U se r de fine d
C om p le tion C o de (R O )
R ese rved (R O )
S ta rt B IS T (W O )
B IS T C ap a ble (R O )
BUS PCI.
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ü
Registros de direcciones base.
8
Seis registros que permiten definir otras tantas áreas pass-thru.
8
El registro 0 se reserva para el acceso al área donde se ubican los a
los registros de operación del bus PCI.
Formato para configurar como memoria.
4
31
ú
3
2
1
0
B it
X
X
X
X
Va lu e
M e m o ry S p ac e
In d ic ato r (R O )
Typ e (R O )
0 0 -lo c ate a ny w h ere (3 2 )
0 1 -b elow 1 M B
1 0 -lo c ate a ny w h ere (6 4 )
11 -res e rv e d
P re fe tc h a ble (R O )
P ro g ra m m a ble (R /W )
Formato para configurar como I/O.
ú
31
2
1
0
B it
0
X
Va lu e
I/O S p a ce
In d ic a to r (R O )
R e se rve d (R O )
P ro g ra m m a b le (R /W )
BUS PCI.
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ú
Respuesta a una escritura sobre el registro de dirección base con todo
a unos para espacio configurado como memoria.
R espons e
[EPRO M boot value] 1
Size in bytes
00000000h
none - d isabled
00000000h or
BIO S m issing 2,3
FF FFFF F0h
16 bytes (4 D W O R D s)
FF FFFF F0h
FF FFFF E0h
32 bytes (8 DW O RDs)
FF FFFF E0h
64 bytes (16 DW O RD s)
FF FFFF C0h
FF FFFF 80h
128 bytes (32 DW O RDs)
FF FFFF 80h
256 bytes (64 DW O RDs)
FF FFFE 00 h
512 bytes (128 DW O RD s)
FF FFFC 00h
1K bytes (25 6 D W O R D s)
FF FFF8 00h
2K bytes (51 2 D W O R D s)
FF FFFF 00h
FF FFFE 00 h
FF FFFC 00h
FF FFFF 00h
FF FFFF C 0h
FF FFF8 00h
FF FFF0 00h
4K bytes (1K D W O R D s)
FF FFF0 00h
FF FFE 000h
8K bytes (2K D W O R D s)
FF FFE 000h
FF FFC000 h
16K byte s (4 K D W O R D s)
FF FFC 000 h
FF FF8000 h
32K byte s (8 K D W O R D s)
FF FF8000 h
FF FF0000 h
64K byte s (1 6K DW O RDs)
FF FF0000 h
128K bytes (32K D W O R D s)
FF FE00 00h
FF FC 0000h
256K bytes (64K DW O RD s)
FF FC 0000h
512K bytes (128 K DW O RDs)
FF F80000h
FF F80000h
FF F00000h
FF E00000 h
FF C 000 00h
FF 800000h
1M b ytes (256K D W O R D s)
FF F00000h
2M b ytes (512K D W O R D s)
FF E00000 h
4M b ytes (1M D W O R D s)
FF C 000 00h
8M b ytes (2M D W O R D s)
FF 800000h
16M bytes (4M D W O R D s)
FF 000000h
FF 000000h
FF FE00 00h
FE000000h
32M bytes (8M D W O R D s)
FE000000h
FC 000000 h
64M bytes (16M D W O R D s)
FC 000000 h
F8 00000 0h
128M byte s (32M D W O R D s)
F8 00000 0h
F0 00000 0h
256M byte s (64M D W O R D s)
F0 00000 0h
E0000 000h
512M byte s (128M D W O R D s)
E0000 000h
1 . Th e tw o m ost sign ifica nt bits d efine bus w idth for B A D R 1 :4 in P a ss-T hru o pe ration).
2 . B its D 3, D 2 an d D 1 m a y be se t to indicate o ther attrib utes for the m em o ry sp ace . S e e text fo r de tails.
3 . B A D R 5 register is n ot im ple m e nted and w ill retu rn all 0 ’s.
ú
Respuesta a una escritura sobre el registro de dirección base con todo
a unos para espacio configurado como I/O.
R espon se
Size in bytes
000 00000h
non e - disabled
[E P R O M boot value]
000 00000h or
B IO S m issing 3
FF FF FF FD h
4 byte s (1 D W O R D s)
FF FF FF FD h
FF FF FF F9h
8 byte s (2 D W O R D s)
FF FF FF F9h
FF FF FF F1h
16 bytes (4 D W O R D s)
FF FF FF F1h
FF FF FF E 1h
32 bytes (8 D W O R D s)
FF FF FF E 1h
FF FF FF C 1h
64 bytes (16 D W O R D s)
FF FF FF C 1h 4
FF FF FF 81h
128 bytes (32 D W O R D s)
FF FF FF 81h
FF FF FF 01h
256 bytes (64 D W O R D s)
FF FF FF 01h
4. B ase A ddres s Register 0 (at offset) 10h pow ers up as F FFF FFC 1h. This default as sig nm ent allow s usage w ith out an external boot
m em ory. S hould an E P RO M or nv RA M be used, the ba se address can be boot load ed to becom e a m em ory sp ace (FF FF FFC 0h or
FF FF FFC2 h).
BUS PCI.
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ü
Registro de dirección base para expansión ROM.
31
11 10
1
0
0
B it
0
Value
ú
A ddre ss D ecode
E nable (RW )
0=D isable d
1=E nab le d
R eserved (RO )
P rogram m able (R /W )
Respuesta a una escritura sobre el registro de dirección base para
expansión ROM con todo a unos.
R esponse
S ize in bytes
none - disabled
00000000h or
BIO S m issing
00000000h
[EPRO M boot value]
FFFFF801h
FFFFF001h
FFFFE001h
FFFFC001h
FFFFF801h
4K bytes (1K D W OR Ds)
FFFFF001h
8K bytes (2K D W OR Ds)
FFFFE001h
16K bytes (4K D W O R Ds)
FFFFC001h
32K bytes (8K D W O R Ds)
FFFF8001h
64K bytes (16K D W O R Ds)
FFFF0001h
FFFF8001h
2K bytes (512 DW O RD s)
FFFF0001h
ü
Registro de línea de interrupción.
7
ü
6
5
4
32
1
0
FFh
B it
Va lue
Registro de pin de interrupción.
7
6
5
4
3
2
1
0
Bit
0
0
0
0
0
X
X
X
Value
Pin N um ber
0 0 0 N one
0 0 1 INTA#
0 1 0 INTB#
0 1 1 INTC#
1 0 0 INTD#
1 0 1 Reserved
1 1 X R eserved
Reserved
(all zeroes-R O )
BUS PCI.
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ü
Registro de tiempo mínimo de posesión.
7
6
5
4
3
2
1
0
b it
0
0
0
0
0
0
0
0
va lu e
Value x 2 5 0 ns (R O )
0 0 -n o re qu ire m en t
ü
0 1 -FF h
7
6
5
4
0
0
0
0
Registro de latencia máxima.
3
2
1
0
b it
0
0
0
0
va lu e
Va lue x 2 50 n s (R O )
0 0-no re qu ire m e nt
0 1-F F h
BUS PCI.
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9.2. Registros de operación del bus PCI.
Registros accesibles desde el bus PCI que permiten controlar aspectos
específicos del comportamiento del controlador.
Register N am e
OM B1
Outgoing M ailbox Register 1
04h
OM B2
Outgoing M ailbox Register 2
08h
OM B3
Outgoing M ailbox Register 3
0C h
OM B4
10h
IMB1
14h
IMB2
18h
IMB3
1C h
IMB4
20h
FIFO
24h
M WAR
2C h
30h
38h
3C h
Outgoing M ailbox Register 4
Incom ing Mailbox R egister 1
Incom ing Mailbox R egister 2
Incom ing Mailbox R egister 3
Incom ing Mailbox R egister 4
FIFO R egister port (bidirectional)
M aster W rite Address Register
M W TC
M aster W rite Transfer Count R egister
M RAR
M aster Read Address Register
M RTC
M aster Read Transfer Count Register
M BEF
M ailbox Em pty/Full Status
INTCSR
Interrupt Control/Status Register
M CSR
Bus M aster Control/Status Register
34h
00h
28h
Registros de buzón de salida.
ü
Ab breviation
A ddress O ffset
8
ü
Registros de buzón de entrada.
ü
Registro puerto de acceso a la FIFO.
BUS PCI.
30
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ü
Registro de dirección de escritura para funcionamiento como controlador
de bus PCI maestro.
31
2
1
0
B it
0
0
Va lue
D W O R D A d dress (R O )
ü
W rite Tran sfer A dd re ss (R /W )
Registro contador de transferencias en modo escritura para funcionamiento
como controlador de bus PCI maestro.
31
26 25
0 B it
Value
ü
ü
Tran sfer C o u n t
in B yte s (R /W )
R e se rv ed = 0 's (R O )
Registro de dirección de lectura para funcionamiento como controlador de
bus PCI maestro.
2
31
00
1
0
B it
0
0
Va lu e
D W O R D A d d re s s (R O )
R e ad Tra n s fe r A d d re s s (R /W )
Registro contador de transferencias en modo lectura para funcionamiento
como controlador de bus PCI maestro.
31
26
00
25
0
B it
Va lu e
Tra n sfer C o u n t
in B yte s (R /W )
R e se rve d = O 's (R O )
BUS PCI.
31
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ü
Registro de estado vacío/lleno del buzón.
31
16 15
0
B it
Valu e
O u tgo ing M ailb ox
S ta tus (R O )
Un bit por cada uno de los bytes de cada uno de los cuatro buzones,
comenzando por el byte 0 del buzón 0.
8
Inc om ing M ailb ox
S ta tus (R O )
Bit 15 = Buzón de salida 4 byte 3
Bit 14 = Buzón de salida 4 byte 2
Bit 13 = Buzón de salida 4 byte 1
Bit 12 = Buzón de salida 4 byte 0
Bit 11 = Buzón de salida 3 byte 3
Bit 10 = Buzón de salida 3 byte 2
Bit 9 = Buzón de salida 3 byte 1
Bit 8 = Buzón de salida 3 byte 0
Bit 7 = Buzón de salida 2 byte 3
Bit 6 = Buzón de salida 2 byte 2
Bit 5 = Buzón de salida 2 byte 1
Bit 4 = Buzón de salida 2 byte 0
Bit 3 = Buzón de salida 1 byte 3
Bit 2 = Buzón de salida 1 byte 2
Bit 1 = Buzón de salida 1 byte 1
Bit 0 = Buzón de salida 1 byte 0
Bit 31 = Buzón de entrada 4 byte 3
Bit 30 = Buzón de entrada 4 byte 2
Bit 29 = Buzón de entrada 4 byte 1
Bit 28 = Buzón de entrada 4 byte 0
Bit 27 = Buzón de entrada 3 byte 3
Bit 26 = Buzón de entrada 3 byte 2
Bit 25 = Buzón de entrada 3 byte 1
Bit 24 = Buzón de entrada 3 byte 0
Bit 23 = Buzón de entrada 2 byte 3
Bit 22 = Buzón de entrada 2 byte 2
Bit 21 = Buzón de entrada 2 byte 1
Bit 20 = Buzón de entrada 2 byte 0
Bit 19 = Buzón de entrada 1 byte 3
Bit 18 = Buzón de entrada 1 byte 2
Bit 17 = Buzón de entrada 1 byte 1
Bit 16 = Buzón de entrada 1 byte 0
1 = FULL.
0 = EMPTY.
BUS PCI.
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ü
Registro de control/estado de interrupciones.
A ctu al Inte rru p t
24 23 21
31
F IF O and E nd ia n C o ntrol
Inte rru p t S ele c tio n
16 15 14
0
12
8
4
0
0
B it
Va lu e
0 0 0
Inte rru p t S ou rce (R /W )
E na ble & S ele ctio n
Targ et A b o rt (R /W C )
D 4 -D 0 O u tgo ing M a ilbo x
(G o es e m p ty )
M a s te r A b ort (R /W C )
D 4 = E n a ble In terrrup t
Inte rru p t A ss e rte d (R O )
R e a d Tra ns fe r
C o m ple te (R /W C )
D 3 -D 2 = M a ilb o x #
0 = M a ilb ox
1 = M a ilb ox
0 = M a ilb ox
1 = M a ilb ox
1
2
3
4
0
0
1
1
W rite Tran sfe r
C o m ple te (R /W C )
Inc o m in g M a ilbo x
Inte rru p t (R /W C )
D 1 -D 0 = B y te #
O u tg oin g M a ilbo x
Inte rru p t (R /W C )
0
0
1
1
0 = B y te
1 = B y te
0 = B y te
1 = B y te
0
1
2
3
D 1 2 -D 8 In c om in g M ailb ox (R /W )
(B e c om es full)
8
D 1 2 = E n ab le In te rru p t
D 11 -D 1 0 = M ailb ox
0
0
1
1
0 = M a ilb ox
1 = M a ilb ox
0 = M a ilb ox
1 = M a ilb ox
1
2
3
4
D 9 -D 8 = B y te #
0 0 = B y te 0
0 1 = B y te 1
1 0 = B y te 2
1 1 = B y te 3
Inte rru p t o n W rite
Tra ns fer C o m p le te
Inte rru p t o n R ea d
Tra ns fer C o m p le te
Byte de gestión de la FIFO y control del alineamiento de bytes.
O U T B O U N D F IFO
P C I AD D -O N D W O R D
TO GG L E
0 = B Y TE S 0-3 (D E FAU LT )
1 = B Y TE 4 -7 (N O T E1 )
IN B O U N D FIF O
A D D -O N
PCI DW ORD
TO GG L E
0 = B Y TE S 0-3 (D E FAU LT )
1 = B Y TE 4 -7 1
31 30 29
28 27
26 25
24
0
0
1
1
0
1
0
1
N O C O N V E RS IO N (D E FAU LT )
16 BIT EN D IAN C O N V.
32 BIT EN D IAN C O N V.
64 BIT EN D IAN C O N V
F IFO A D VA N C E C O N TR O L
P C I IN TE R FA C E
0 0 B Y TE 0
(DE FA U LT )
0 1 BY T E 1
1 0 BY T E 2
1 1 BY T E 3
F IFO A D VA N C E C O N TR O L
A D D -O N INT E R FA CE
0 0 BY T E 0 (D E FA U LT )
0 1 BY T E 1
1 0 BY T E 2
1 1 BY T E 3
N O TE 1 : D 24 an d D 25 M U S T B E AL S O "1 "
BUS PCI.
33
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ü
Registro de maestro de control/estado.
C o ntro l
31
29
27
24 23
0
S tatus
16 15 14
0
12
10
87
6 5
0
0 B it
Value
F IFO S TATU S (R O )
D 5 =A d d-on to P C I F IF O
D 4 =A d d-on to P C I F IF O
D 3 =A d d-on to P C I F IF O
D 2 =P C I to A dd -o n F IF O
D 1 =P C I to A dd -o n F IF O
D 0 =P C I to A dd -o n F IF O
nv R A M A c ce ss C trl
R e set C on trols (R /W C )
D 2 7=M a ilb ox F la gs R e se t
D 2 6=A dd-on to P C I FIF O
S ta tu s F lag s R es et
D 2 5=P C I to A d d-on FIF O
S ta tu s F lag s R es et
D 2 4=A dd-O n R e se t
E m p ty
4+ W ords
Fu ll
E m p ty
4+ S pa ces
Fu ll
D 7 =A d d-on to P C I Tra ns fe r C o unt
eq ua ls zero (R 0)
D 6 =P C I to A dd -o n Tra ns fe r C o unt
eq ua ls zero (R 0)
nv ope ra tio n
ad dres s/da ta
W rite Tran sfer C on trol (R /W )
(P C I m e m ory w rite s)
D 1 0=W rite Tra nsfe r E n able
D 9 =FIF O M a nag em e nt S che m e
D 8 =W rite vs R e ad P riority
R e ad Trans fer C o ntrol (R /W )
(P C I m e m ory read s)
D 1 4=R ead Tran sfer E na ble
D 1 3=F IF O M ana gem ent S ch em e
D 1 2=R ead v s. W rite P riority
M em o ry R ea d M ultip le
E n able = 1
D isa ble = 0
BUS PCI.
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9.3. Registros de operación del Add-on bus.
Registros accesibles desde el Add-on bus que permiten controlar aspectos
específicos del comportamiento del controlador.
8
En la mayoría de los casos se trata del mismo dispositivo físico que el
registro homónimo accesible desde el bus PCI.
A bbreviation
A IM B 1
04h
A IM B 2
08h
A IM B 3
0C h
A IM B 4
10h
AOM B1
14h
AOM B2
18h
AOM B3
1C h
AOM B4
20h
A FIFO
M W AR
28h
A PTA
2C h
A PTD
30h
M R AR
34h
38h
3C h
58h
5C h
A dd-O n Incom ing M ailb ox R egister #2
A dd-O n Incom ing M ailb ox R egister #3
A dd-O n Incom ing M ailb ox R egister #4
A dd-O n O utg oing M ailb ox R egister #1
A dd-O n O utg oing M ailb ox R egister #2
A dd-O n O utg oing M ailb ox R egister #3
A dd-O n O utg oing M ailb ox R egister #4
A dd-O n F IF O port
1
B us M aster W rite A dd ress R egister
A dd-O n P ass-Throu gh Ad dress
A dd-O n P ass-Throu gh D ata
1
B us M aster R e ad Ad dress R egister
24h
Register Nam e
A dd-O n Incom ing M ailb ox R egister #1
00h
Add ress
8
A M BE F
A dd-O n M ailbox E m pty/F ull S tatus
A IN T
A dd-O n Inte rrup t control
AGCSTS
M WTC
M RT C
1
1
A dd-O n G eneral C on trol and S tatus R egister
B us M aster W rite Tran sfer C ount
B us M aster R e ad Tra nsfer C ount
1. Se e Add-O n Initiate d Bus Ma stering.
ü
Registros de buzón de entrada accesibles desde el Add-on bus.
ü
Registros de buzón de salida accesibles desde el Add-on.
ü
Registros FIFO accesibles desde el Add-on bus.
BUS PCI.
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ü
Registro de dirección de escritura para funcionamiento en modo maestro y
accesible desde el Add-on bus.
2
31
1
0
B it
0
0
Va lue
D W O R D A d d re s s (R O )
W rite Tran s fe r A d d re s s (R /W )
Registro de direcciones para transferencias pass-thru accesible desde el
Add-on bus.
ü
Registro de datos para transferencias pass-thru accesible desde el Add-on
bus.
ü
Registro de dirección de lectura para funcionamiento en modo maestro y
accesible desde el Add-on bus.
2
31
ü
ü
1
0
B it
0
0
Va lu e
D W O R D A d d re s s (R O )
R e a d Tra n s fer A d d re s s (R /W )
Registro de estado vacío/lleno del buzón accesible desde el Add-on bus.
31
16 15
0 B it
Va lu e
In c o m in g M a ilb ox
S ta tus (R O )
O u tg o in g M a ilb ox
S ta tus (R O )
BUS PCI.
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ü
Registro de control/estado de interrupciones accesible desde el Add-on bus.
Interrupt S tatus
24 23 21 201918 17 16 1514
31
0 0 0 0 0 0 0 0
0
12
Interrupt S election
8
4
0
0 Bit
Value
0 0 0
Inte rru pt Asserted (R O )
Interrupt S ource (R /W )
Enable & Selection
Bu s M a sterin g
Error In te rru pt (R /W C)
D 4-D 0 Incom ing M ailbox
(Becom es Full)
BIST (R /W C)
D 4=E nable Inte rrrupt
R ea d Tran sfer
C om plete (R /W C )
D 3-D 2=M ailbox #
W rite Tran sfer
C om plete (R /W C )
0
0
1
1
O u tg oing M ailbo x
Inte rru pt (R /W C )
1
2
3
4
D 0-D 1=Byte #
Incom ing M ailbo x
Inte rru pt (R /W C )
0
0
1
1
Interrupt on W rite
Transfer C om plete
Interrupt on R ead
Transfer C om plete
ü
0= M ailbox
1= M ailbox
0= M ailbox
1= M ailbox
0= Byte
1= Byte
0= Byte
1= Byte
0
1
2
3
D 12-D 8 O utgoing M ailbox (R /W )
(G oes em pty)
D 12= E nable Interrupt
D 11-D 10= M ailbox
0
0
1
1
0= M ailbox
1= M ailbox
0= M ailbox
1= M ailbox
1
2
3
4
D 9-D 8=Byte #
0 0= Byte 0
0 1= Byte 1
1 0= Byte 2
1 1= Byte 3
Registro de control/estado general accesible desde el Add- on bus.
31
29 28 27 25 24 23
0
nvR A M A c ce ss C trl
Tra ns fer C o un t
E na ble
R e s et C o ntro ls
D 2 7 = M ailbo x F lag s
D 2 6 = P C I to A d d -o n F IFO
S ta tus F la gs
D 2 5 = A dd -on to P C I F IFO
S ta tus F la gs
n v o pe ration
a dd res s/d ata
BUS PCI.
16 15
1 2 11
7 6 5
0
0 B it
Valu e
F IF O S TAT U S (R O )
D 5 = P C I to A dd -on F IF O E m pty
D 4 = P C I to A dd -on 4+ S p ac e s
D 3 = P C I to A dd -on F IF O Fu ll
D 2 = A d d-o n to P C I F IF O E m pty
D 1 = A d d-o n to P C I F IF O 4+ W o rds
D 0 = A d d-o n to P C I F IF O Fu ll
D 6 = R e ad Tran sfe r C ou n t
E qu als Z e ro (R O )
D 7 = W rite Tra ns fer C o un t
E qu als Z e ro (R O )
B IS T C on dition C o de (R /W )
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SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS.
ü
Registro contador de transferencias de escritura para funcionamiento en
modo maestro y accesible desde el Add- on bus.
31
26
25
0
B it
Va lu e
00
ü
Tra n sfer C ou nt
in B yte s (R /W )
R e se rve d = O 's (R O )
Registro contador de transferencias de lectura para funcionamiento en modo
maestro y accesible desde el Add- on bus.
31
26 25
0 B it
Value
Tra nsfe r C o unt
in B yte s (R /W )
R e served = 0 's (R O )
00
BUS PCI.
38