Estudio del Modulador AD9857 de Analog Devices.

Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Capítulo III.
Estudio del Modulador AD9857 de
Analog Devices.
III.1. DESCRIPCIÓN GENERAL.
El AD9857 es un modulador digital en cuadratura de avanzada tecnología.
Integra un Sintetizador Digital Directo de alta velocidad (DDS) y gran rendimiento, un
convertidor digital-analógico de 14 bits de alta velocidad (DAC), una circuitería
multiplicadora de reloj, filtros digitales, y otras funciones de DSP sobre un único chip.
De esta forma, constituye un completo dispositivo digital elevador de frecuencias en
cuadratura. El AD9857 está diseñado para funcionar como un modulador I/Q universal
y ágil “upconverter”, un generador de tono puro DDS o un DAC interpolador para
aplicaciones de comunicaciones donde el coste, el tamaño, la disipación de potencia y el
rendimiento dinámico son atributos críticos.
El AD9857 ofrece un rendimiento incrementado respeto a su antecesor, el
AD9856 de 12 bits, así como características adicionales. Está especificado para operar
sobre el rango de temperatura extendido industrial de – 40 ° C a + 85 ° C.
La siguiente figura muestra físicamente la placa de evaluación con la que hemos
trabajado en el laboratorio:
Figura III. 1: Imagen de la Placa de Evaluación.
34
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
El AD9857 acepta 14 bits en complemento a dos intercalados en fase y
cuadratura (I y Q). Los datos digitales se caracterizaran por una tasa de hasta 50 MegaSímbolos por segundo. Las muestras de los datos son trasladadas a alta frecuencia
usando técnicas de procesamiento digital de señales. El proceso de sobremuestreo
aumenta la tasa efectiva de muestreo de los datos. El inherente filtrado paso bajo de este
proceso de interpolación suprime las imágenes de los datos en banda base que
aparecerían si los datos fueran simplemente sobremuestreados a la tasa de reloj del
sistema. Este método limita el ancho de banda de la señal respecto a la señal de entrada
original. Cada canal I y Q interpolado modula una portadora seno y otra coseno de un
oscilador interno DDS. Ésta es la etapa del modulador de cuadratura. Las dos portadoras
resultantes moduladas son sumadas mediante un sumador digital para producir una sola
salida de datos compleja de 14 bits, la cual es entrada para un convertidor digitalanalógico de alta velocidad. La salida del DAC es una señal de salida analógica
cuantizada que requiere un filtrado paso de banda o paso bajo para quitar indeseables
productos del muestreado de los datos.
Cuatro sets de registros de perfil almacenan información programada para
múltiples condiciones de operación. Los cuatro perfiles pueden ser usados en el modo
"single-tone" para programar los cuatro sets de registros de perfil proporcionando la
capacidad de generar desplazamiento en frecuencia con fase continua (FSK).
Alternativamente, en el modo de modulación en cuadratura estos cuatro perfiles pueden
ser usados para seleccionar entre cuatro frecuencias portadoras sobre las cuales los datos
presentados en el puerto paralelo de 14 bits serán modulados. Los registros de perfil
proporcionan un ágil acceso y una rápida conmutación entre un rango de
configuraciones de dispositivos incluyendo tasas múltiples de interpolación CIC y
factores de escala de salida.
Este dispositivo tiene múltiples aplicaciones: comunicaciones de banda ancha,
síntesis de frecuencia, estaciones base inalámbricas o módems de telefonía y video.
Para finalizar este apartado es conveniente mostrar las especificaciones técnicas
proporcionadas por el fabricante donde se expresan los valores de los principales
parámetros del dispositivo. Esta información aparece en la Tabla III.2. Las medidas
reflejadas se han tomado bajo la situación de partida que muestra la Tabla III.1.
Parámetros
VS
RSET
REFCLK
Multiplicador de frecuencia
Valor
3.3
1.96
10
20x
Unidad
V
kΩ
MHz
Tabla III. 1: Valores de referencia para la Tabla III.2.
Bajo estas condiciones, el comportamiento que sigue el AD9857 se refleja a
continuación:
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Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Parámetros
REF CLOCK INPUT CHARACTERISTICS
Frequency Range
REFCLK Multiplier Disabled
REFCLK Multiplier Enabled at 4×
REFCLK Multiplier Enabled at 20×
Input Capacitance
Input Impedance
Duty Cycle
Duty Cycle with REFCLK Multiplier Enabled
Differential Input (VDD/2) ± 200 mV
DAC OUTPUT CHARACTERISTICS
Resolution
Full-Scale Output Current
Gain Error
Output Offset
Differential Nonlinearity
Integral Nonlinearity
Output Capacitance
Residual Phase Noise @ 1 kHz Offset, 40 MHz
AOUT
REFCLK Multiplier Enabled at 20×
REFCLK Multiplier at 4×
REFCLK Multiplier Disabled
Voltage Compliance Range
Wideband SFDR
1 MHz–20 MHz Analog Out
20 MHz–40 MHz Analog Out
40 MHz–60 MHz Analog Out
60 MHz–80 MHz Analog Out
Narrowband SFDR
10 MHz Analog Out ( ± 1 MHz)
10 MHz Analog Out ( ± 250 kHz)
10 MHz Analog Out ( ± 50 kHz)
10 MHz Analog Out ( ± 10 kHz)
65 MHz Analog Out ( ± 1 MHz)
65 MHz Analog Out ( ± 250 kHz)
65 MHz Analog Out ( ± 50 kHz)
65 MHz Analog Out ( ± 10 kHz)
80 MHz Analog Out ( ± 1 MHz)
80 MHz Analog Out ( ± 250 kHz)
80 MHz Analog Out ( ± 50 kHz)
80 MHz Analog Out ( ± 10 kHz)
MODULATOR CHARACTERISTICS (65
MHz AOUT) (Input Data: 2.5 MS/s, QPSK, 4x
Oversampled, INV SINC ON, INV CIC ON)
I/Q Offset
Error Vector Magnitude
INVERSE SINC FILTER (Variation in Gain
from DC to 80 MHz, Inverse SINC Filter ON)
SPURIOUS POWER (Off Channel, Measured in
Equivalent Bandwidth), Full-Scale Output
6.4 MHz Bandwidth
3.2 MHz Bandwidth
Temp
Test
Level
Mín
Full
Full
Full
25°C
25°C
25°C
25°C
25°C
VI
VI
VI
V
V
V
V
V
1
1
1
Typ
Máx
Unidad
200
50
10
MHz
MHz
MHz
pF
MΩ
%
%
V
3
100
50
35
1.45
5
8.5
65
1.85
14
10
20
0
2
Bits
mA
% FS
µA
LSB
LSB
pF
25°C
25°C
25°C
25°C
25°C
I
I
V
V
V
25°C
25°C
25°C
25°C
V
V
V
I
25°C
25°C
25°C
25°C
V
V
V
V
–75
–65
–62
–60
dBc
dBc
dBc
dBc
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
V
V
V
V
V
V
V
V
V
V
V
V
–87
–88
–92
–94
–86
–86
–86
–88
–85
–85
–85
–86
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
25°C
25°C
IV
IV
25°C
V
± 0.1
dB
25°C
25°C
IV
IV
–65
–67
dBc
dBc
1.6
2
5
–107
–123
–145
–0.5
55
+1.0
65
0.4
1
dBc/Hz
dBc/Hz
dBc/Hz
V
dB
%
36
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
1.6 MHz Bandwidth
0.8 MHz Bandwidth
0.4 MHz Bandwidth
0.2 MHz Bandwidth
SPURIOUS POWER (Off Channel, Measured in
Equivalent Bandwidth), Output Attenuated 18
dB Relative to Full Scale
6.4 MHz Bandwidth
3.2 MHz Bandwidth
1.6 MHz Bandwidth
0.8 MHz Bandwidth
0.4 MHz Bandwidth
0.2 MHz Bandwidth
TIMING CHARACTERISTICS
Serial Control Bus
Maximum Frequency
Minimum Clock Pulsewidth Low (tPWL)
Minimum Clock Pulsewidth High (tPWH)
Maximum Clock Rise/Fall Time
Minimum Data Setup Time (tDS)
Minimum Data Hold Time (tDH)
Maximum Data Valid Time (tDV)
Wake-Up Time1
Minimum RESET Pulsewidth High (tRH)
25°C
25°C
25°C
25°C
IV
IV
IV
IV
–69
–69
–70
–72
dBc
dBc
dBc
dBc
25°C
25°C
25°C
25°C
25°C
25°C
IV
IV
IV
IV
IV
IV
–51
–54
–56
–59
–62
–63
dBc
dBc
dBc
dBc
dBc
dBc
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
25°C
I
I
I
I
I
I
I
I
I
Minimum CS Setup Time
CMOS LOGIC INPUTS
Logic “1” Voltage
Logic “0” Voltage
Logic “1” Current
Logic “0” Current
Input Capacitance
CMOS LOGIC OUTPUTS (1 mA LOAD)
Logic “1” Voltage
Logic “0” Voltage
POWER SUPPLY VS CURRENT3 (All Power
Specs at VDD=3.3V, 25°C, REFCLK=200MHz)
Full Operating Conditions
160 MHz Clock (×16)
120 MHz Clock (×12)
Burst Operation (25%)
Single-Tone Mode
Power-Down Mode
Full-Sleep Mode
25°C
I
40
25°C
25°C
25°C
25°C
25°C
IV
IV
I
I
V
2.0
25°C
25°C
I
I
2.7
25°C
25°C
25°C
25°C
25°C
25°C
25°C
I
I
I
I
I
I
I
10
30
30
1
30
0
35
1
MHz
Ns
Ns
Ms
Ns
Ns
Ns
Ms
SYSCLK2
5
Cycles
Ns
0.8
5
5
3
540
445
345
395
265
71
8
V
V
µA
µA
pF
0.4
V
V
615
515
400
450
310
80
13.5
mA
mA
mA
mA
mA
mA
mA
Tabla III. 2: Especificaciones técnicas del AD9857.
NOTAS:
1. Wake-Up Time se refiere al tiempo de recuperación desde el modo Full-Sleep.
2. SYSCLK=REFCLK x Multiplicador de frecuencia.
3. CIC=2, INV SINC ON, FTW = 40%, PLL OFF, Auto Power-Down entre
ráfagas, TxENABLE Duty Cycle = 25%.
37
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.2. DESCRIPCIÓN FUNCIONAL.
A continuación mostramos el esquemático del sistema de evaluación para iniciar
su estudio:
Figura III. 2: Esquemático de la placa de evaluación del AD9857.
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Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Se trata de esquema característico, útil para la comprensión del estudio previo.
Sin embargo, el esquemático real del dispositivo se adjunta en el anexo, en el cual se
puede observar con más detalle cada uno de los bloques y conexiones.
Del esquemático podemos identificar las siguientes cuatro secciones:
1. Gestión de las señales de entrada y salida del puerto paralelo del
ordenador. En esta sección se realiza la interfaz serie para el AD9857 y las
señales de control como reset, digital power down y selección del perfil. Los IC
lógicos U1, U2, U3, U7 y los Jumpers W1 y W13 comprenden los componentes
primarios de la interfaz del PC.
2. El dispositivo bajo prueba (DUT), incluyendo un conector de 50 pines
para proporcionar señales de gestión y modulación de datos.
3. Un circuito de arranque de reloj proporciona una fuente de reloj de alta
velocidad para el dispositivo bajo prueba.
4. Un ejemplo de un filtro paso bajo antialiasing.
La entrada del usuario llega a la interfaz lógica de los puertos paralelo y serie
desde la computadora por el puerto paralelo de la impresora. La información
programadora es transferida al AD9857 a través de su interfaz del puerto serie. El
circuito de reloj acepta una fuente de señal externa de alta velocidad y le proporciona al
DUT una precisa fuente de reloj de hasta 200MHz. La salida analógica del AD9857
puede pasar a través de un filtro antialiasing para quitar imágenes no deseadas de la
señal.
A continuación profundizaremos en cada una de las cuatro secciones descritas:
1. Gestión de las Señales de Entrada/Salida.
La sección del circuito de evaluación encargada de la gestión de las
entradas y salidas desde el ordenador consta de un conector Centronics de 36
pines (P1), cuatro circuitos integrados (U1, U2, U3 y U7), y dos jumpers (W1 y
W13). Cuando W1 y W13 son desviados para el plano de tierra del circuito,
todos los circuitos integrados descritos son habilitados. Si W1 y W13 son
desviados para Vcc, los mismos circuitos integrados son deshabilitados,
permitiendo señales de control y de datos para ser presentadas al DUT por el
conector de 50 pines U10. Para el control por parte del PC del circuito de
evaluación, conectamos los pines 2 y 3 de W1 y los pines 2 y 3 de W13. Para
desactivar el control del PC, conectamos los pines 1 y 2 de W1 y los pines 1 y 2
de W13.
Sobre el conector P1, los pines del 1 al 9, 14, 31, y 36 son entradas para
el circuito de evaluación. El pin 32 acepta datos del dispositivo bajo prueba
mientras hace lecturas en serie de los registros internos. Todos los datos de
control de entrada para el AD9857 DUT son latcheados en U1 y U7. La señal de
latcheo para los IC's viene desde el pin 1 del conector Centronics (P1). Esta
señal de latcheo es almacenada en un buffer en U2, con un Schmidt trigger para
prevenir bordes achatados antes de ser aplicada a U1. Las señales latcheadas en
U1 y U7, sobre los pines del 2 al 9 del conector Centronics y el pin 36, llegan a
ser entradas del DUT cuando la señal de latcheo aparece a la salida de U1, a
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Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
través de la conexión directa de las salidas Q0-Q7 a los pins del DUT. Cada una
de estas salidas se corresponde con los siguientes pines:
Salida de U1
Q0
Q2
Q3
Q4
Q5
Q6
Q7
Señal
SCLK
CS
PS0
PS1
RESET
SYNCIO
DIG_PWR_DWN
Pin
24
23
22
21
67
27
66
Tabla III. 3: Correspondencia de las salidas de U1.
Las salidas Q0 y Q1 de U7 proporcionan un mecanismo para actualizar
los registros de palabra de sintonización del AD9857 mientras que opera en el
modo "single tone". El pin 79 del DUT es un pin bidireccional que funciona
como una entrada en el modo "single tone" y como una salida en la modulación
en cuadratura y en el modo DAC.
Con el DUT funcionando en modulación en cuadratura o en DAC
interpolador, la señal en la salida Q1 de U7 permanece en un nivel lógico de 1,
estableciendo la salida de Q4 del buffer triestado U4 a alta impedancia. Esto
impide a la salida generada en el pin 79 del DUT conducir la salida del IC de
control.
Cuando el usuario configura el dispositivo para operar en el modo "single
tone" mediante el software, la señal de salida Q1 de U7 va al nivel lógico 0 y
habilita la salida Q4 del buffer triestado U4. Una vez en el modo "single tone",
el pin 79 llega a ser una entrada que funciona como una señal de control de
actualización de frecuencia.
Usando los registros de la interfaz del puerto serie del AD9857 puede ser
vuelto a leer usando ya sea una interfaz de dos conductores o de tres conductores
(three-wire o two-wire). Por defecto el AD9857 funciona usando la
configuración two-wire. De esta forma el PC se comunica con el DUT usando
sólo buffers triestado de dos conductores, utilizados para controlar la lectura y
escritura de información.
El pin 31 del conector Centronics representa lo que puede considerarse
una línea “read back enable”. Pasa a través de dos inversores y entonces controla
la señal de habilitación para el buffer triestado sobre los pines SDO y SDIO del
AD9857. El pin SDO es la entrada para uno de estos buffers y SDIO es la salida
del otro buffer. La señal “read back enable” también controla un tercer buffer
triestado. Después de pasar a través de uno de los inversores, la señal se usa para
controlar la línea de habilitación de este buffer, el cual toma su entrada del pin
SDIO del AD9857 y pasa su salida al pin 32 del conector Centronics. SDO está
activo cuando el AD9857 funciona en la configuración three-wire. De lo
contrario, SDIO es bidireccional y transmite datos hacia y desde el dispositivo y
el PC.
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Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Respecto a la selección de cada uno de los cuatro perfiles disponibles,
debemos comentar que un perfil es definido como un grupo de registros de
control. PS0 y PS1 son los pines encargados de realizar la función activación de
uno de los cuatro perfiles internos que el AD9857 proporciona. De esta forma, el
usuario tiene la facilidad de cambiar rápidamente los parámetros del dispositivo
mediante el hardware externo. Dependiendo de los valores almacenados en los
pines reseñados, tendremos acceso a los distintos perfiles siguiendo la matriz
que presentamos a continuación:
PS1
0
0
1
1
PS0
0
1
0
1
Perfil
0
1
2
3
Tabla III. 4: Tabla se selección de perfil.
Cada uno de los cuatro perfiles ofrece la siguiente funcionalidad:
•
•
•
•
•
Control de la frecuencia de salida del DDS mediante una palabra de
sintonización.
Control sobre la operación de suma o diferencia de las componentes
del modulador en cuadratura mediante el bit de inversión.
Capacidad para deshabilitar el filtro CIC inverso.
Control de la tasa de interpolación CIC.
Control del factor de escala de salida.
2. El Dispositivo AD9857 Bajo Test
La sección del dispositivo bajo prueba consta de un conector de
cincuenta pines (U10), del AD9857 (U5), de un 74HC14 (U4) y de varios
jumpers conmutables.
Del pin 1 al 25 del conector proporcionan entradas para hasta 14 bits de
datos, siendo el pin 8 el bit menos significativo (LSB) y el pin 21 el bit más
significativo (MSB). Del pin 26 al 50 están conectados al plano de tierra. Los
pines restantes proporcionan conexiones a varias entradas y salidas del DUT.
El circuito 74HC14 (U4) colabora para proporcionar una fuente de reloj
limpia para propósitos de sincronización.
Cinco conmutadores proporcionan varias configuraciones de operación
para nuestro circuito de evaluación:
Jumper
W2
Descripción
Cuando se encuentra desviado conecta la salida
PLL_LOCK (pin 68) con TxENABLE (pin 80). W11
41
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
W3
W4
W5
W11
debe ser quitado. Si el multiplicador de reloj es usado, el
PLL debe estar en un estado de bloqueo antes de que la
modulación comience.
Para usar el filtro antialiasing debemos conectar el jumper
W3 en la posición 1-2. De esta forma, la señal de salida es
accesible desde el conector J4. Por el contrario, si no
queremos filtrar la señal de salida, la posición del jumper
debe ser la 1-4, siendo la señal accesible desde J3.
Para establecer la corriente de salida del DAC a 20.48mA
debemos conectar los dos pines de la izquierda de W4.
Igualmente, para configurar la misma corriente a
10.24mA debemos conectar los dos pines de la derecha.
Conectando los dos pines inferiores de W5 conectamos
IOUT y su complemento para que el transformador RF T1
realice una completa salida diferencial. En este caso, la
señal de salida es denominada “Isolated IOUT” y es
accesible desde J3. Si los dos pines superiores de W5 son
conectados, la señal de salida no es diferencial y es
obtenida desde J2, denominándose “IOUT”.
Configura el pin 80, que corresponde a TxENABLE, a un
valor lógico 1 ó 0. W2 debe ser quitado.
Tabla III. 5: Descripción de los cinco jumpers de la sección del DUT.
A su vez, podemos enumerar los conectores de entrada y salida que
nuestra placa dispone para el acceso a varias entradas y salidas del DUT. En
total, hay siete conectores tipo SMB que a continuación describiremos:
Conector
J1
J2
J3
J4
J5
J6
J7
Descripción
Entrada de la fuente de reloj externa.
Pin 45 (IOUT). Salida analógica del DUT.
Salida analógica del DUT diferencial y no filtrada.
Salida analógica del DUT filtrada.
Salida PDCLK en el modo de modulación en cuadratura.
Entrada de la fuente de reloj externa para un
funcionamiento de reloj único (no diferencial).
Entrada de la fuente de reloj externa para un
funcionamiento de reloj único (no diferencial).
Tabla III. 6: Descripción de los siete conectores SMB para I/O del DUT.
Por último, la alimentación de potencia se realiza por un conector de
potencia de cuatro pines (TB1). Cada uno de estos pines debe estar conectado de
la siguiente forma:
Pin
1
2
3
Descripción
3.3 V
3.3 V
Tierra
42
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
4
3.3 V
Tabla III. 7: Valores de los cuatro pines de alimentación a la placa.
En la siguiente imagen se pueden observar la posición de los jumpers, la
entrada de reloj por el conector J1, la salida de señal por el conector J3 y, en
primer plano, el conector de potencia TB1 alimentado mediante unos cables de
extensión.
Entrada de reloj por J1
Salida de señal por J3
AD9857
Alimentación por TB1
Figura III. 3: Dispositivo bajo test.
3. Circuito de arranque de reloj.
Esta sección de la placa emplea un receptor diferencial MC100LVEL16
para proporcionar una fuente de reloj de alta velocidad a la entrada REFCLK del
AD9857. Éste puede ser accionado mediante una fuente de reloj diferencial o
única. Sin embargo, para obtener un mayor rendimiento, el circuito de
evaluación está configurado para operar en el modo de reloj diferencial, no
permitiendo la posibilidad de trabajar con el reloj único.
Es el jumper W6 el encargado de controlar si el dispositivo bajo test
opera usando uno u otro reloj. La pata central de W6 está conectada al pin 60 del
DUT. De esta forma, conectando este pin a Vcc habilitamos la entrada de reloj
diferencial y conectándolo a tierra seleccionamos la entrada de reloj única.
En el caso de un esquema de reloj único, el receptor diferencial
MC10LVEL16 no es utilizado y las resistencias R8 y R10 de valor 0 Ω deben
ser quitadas de la placa, configurando W6 a tierra. Los conectores J6 y J7
pueden ser usados para entregar la señal necesaria al DUT.
43
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
En el modo diferencial, debemos conectar una fuente de señal tal como
un generador de onda senoidal al conector J1, asegurándonos de que ninguna
conexión es realizada con J6 o J7 y configurando W6 a Vcc.
El siguiente gráfico muestra los elementos implicados:
REFCLK
REFCLK
Figura III. 4: Sección relativa al reloj de entrada para el modo diferencial.
4. Filtro Paso Bajo a 82.5 MHz.
Nuestra placa de evaluación proporciona un ejemplo de filtro paso bajo
antialiasing. Se trata de un filtro paso bajo de séptimo orden con una frecuencia
de corte de la banda de paso de 82.5MHz. En un sistema DDS, el ancho de
banda utilizable está limitado al 40% de la frecuencia de reloj del sistema. La
máxima frecuencia de reloj nuestro sistema es 200MHz. Filtrar con estas
características es una forma razonable de eliminar las imágenes más allá de la
región de Nyquist ya que el 40% de 200MHz resulta ser 80MHz.
Para visualizar la salida filtrada usamos el conector J4, conectando el
transformador T1 a la entrada del filtro mediante W3.
La siguiente figura representa cada una de las partes descritas en esta
sección:
IOUT
IOUT
Figura III. 5: Sección del filtro paso bajo antialiasing.
44
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.3. MODOS DE OPERACIÓN.
El AD9857 implementa tres modos de operación:
•
•
•
Modo de Modulación en Cuadratura.
Modo de Tono Único.
Modo de DAC con Interpolación.
El modo seleccionado por defectos es el de modulación. La selección de estos
modos se realiza vía puerto serie, programando unos determinados registros de control.
Tanto el Filtro SINC Inverso como el factor multiplicativo de salida están
habilitados en los tres modos.
A continuación describiremos cada uno de estos modos:
•
Modo de Modulación en Cuadratura.
En este modo, tanto el camino de datos I como el Q están activos. Un diagrama
de bloques del AD9857 operando en el modo de modulación en cuadratura es
mostrado en la Figura III.6.
Figura III. 6: Modo de Modulación en Cuadratura.
En este caso, el pin PDCLK/FUD es de salida y funciona como el reloj de los
datos paralelos (PDCLK). Por tanto, sirve para sincronizar la entrada de los datos al
dispositivo. En este modo, la entrada de datos debe estar sincronizada con los
flancos de subida de PDCLK. Esta señal opera a una tasa dos veces mayor que la
empleada en cada una de las ramas I y Q. Esto es debido al hecho de que los datos I
45
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
y Q deben ser presentados al puerto paralelo como dos palabras de 14 bits
multiplexadas en tiempo. Una palabra I y una palabra Q juntas comprenden una
muestra interna. Cada muestra es propagada a lo largo del camino de datos interno.
El núcleo DDS proporciona la señal de un oscilador local en cuadratura al
modulador, donde los datos I y Q son multiplicados por la respectiva fase de la
portadora y sumados posteriormente, produciendo un flujo de datos modulados en
cuadratura.
Todo el proceso acontece en el dominio digital y sólo entonces el flujo de datos
digitales es aplicado al convertidor digital analógico de 14 bits, llegando a obtener la
señal analógica de salida modulada en cuadratura.
Aplicado al esquema de una modulación QPSK, que será la técnica empleada
para la evaluación, podemos observar la funcionalidad del AD9857 en el modo de
modulador en cuadratura:
2 cos( 2πf c nt step )
Correspondencia.
iÆaij(k)δ[n-kN]
bits
⊗
Índice
del
símbolo
Correspondencia.
iÆaij(k)δ[n-kN]
s[n]
⊕
pulso[n]
DAC
Conv.
S/P
pulso[n]
⊗
− 2 sen(2πf c nt step )
AD9857
Figura III. 7: Esquema de un modulador QPSK.
•
Modo de Tono Único.
La Figura III.8 muestra el diagrama de bloques referente a este modo. Como se
puede observar, las dos ramas de datos I y Q se encuentran deshabilitadas desde la
entrada por el puerto paralelo hasta el modulador.
46
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 8: Modo de Tono Puro.
En esta ocasión, el pin PDCLK/FUD es una entrada y funciona como una señal
de control encargada de actualizaciones de frecuencia. Esta función es necesaria
porque la palabra de sintonización de frecuencia es programada vía el puerto serie
asíncrono. La señal FUD implica que la nueva palabra de sintonización de
frecuencia llegue a estar activa.
En este modo, la sección cosenoidal del DDS sirve como fuente de señal. La
señal de salida se constituye de un tono en frecuencia determinado por la palabra de
sintonización almacenada en el apropiado registro de control. En cada perfil es
necesario programar las respectivas palabras de sintonización para obtener las
distintas frecuencias finales.
Como se ha comentado, los datos de 14 bits en paralelo no son aplicados al
dispositivo. El núcleo DDS interno es usado para producir un tono en frecuencia
acorde a la palabra de sintonización. Esta señal se desplaza hacia la salida, donde el
filtro SINC inverso y el escalador de salida pueden ser aplicados. Finalmente, la
señal digital es convertida al dominio analógico mediante el DAC de 14 bits.
•
Modo DAC con Interpolación.
En este modo, el DDS y el modulador están ambos deshabilitados y únicamente
la rama de datos I se encuentra activa. La parte Q permanece fuera de servicio desde
el puerto de datos hasta el modulador incluido. El diagrama de bloques que refleja lo
comentado se muestra a continuación:
47
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 9: Modo DAC.
Al igual que en el modo de modulación en cuadratura, el pin PDCLK es de
salida y funciona como un reloj que sirve para sincronizar la entrada de datos al
AD9857. A diferencia del citado modo, este pin trabaja a la tasa de la rama de datos
I. Esto se debe a que sólo esta rama está siendo presentada al puerto paralelo, en
contraposición a las ramas I/Q intercaladas usadas en el modo de modulación.
En esta ocasión, los datos en banda base presentados al puerto paralelo
permanecen en banda base a la salida. Sin embargo, una conversión de la tasa de
muestreo tiene lugar basada en la tasa de interpolación programada. El hardware de
interpolación desempeña el procesamiento de señal necesario requerido para
eliminar las imágenes en banda base que de lo contrario resultarían de la conversión
de la tasa de muestreo. La función del DAC interpolador es efectivamente una
operación de sobremuestreo con el espectro original de entrada intacto pero
muestreado a una tasa mayor.
48
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.4. CAMINO DE PROCESAMIENTO DE SEÑAL.
Para entender mejor el funcionamiento del AD9857 es útil seguir el camino que
sigue la señal desde la entrada, a través del dispositivo, hasta la salida, examinando la
función de cada bloque. La entrada al AD9857 es un flujo de datos de 14 bits en
paralelo. Este hecho asume que el usuario está suministrando los datos como valores I y
Q intercalados. Cualquier codificación, interpolación y conformado de pulsos del flujo
de datos debería producirse antes de que los datos sean presentados al AD9857 para ser
trasladados en frecuencia.
El AD9857 demultiplexa los datos I y Q intercalados en dos ramas de datos
separadas. Esto significa que la tasa de muestreo de entrada, la tasa a la cual las palabras
de 14 bits son presentadas, debe ser dos veces la tasa de muestreo interna I/Q, la tasa a
la cual los pares I/Q son procesados. En otras palabras:
f DATA = 2 × f IQ
(III.1)
Desde la entrada del demultiplexor hasta el modulador en cuadratura, tanto la
rama de datos I como la Q son duales.
Toda la temporización dentro del AD9857 es proporcionada por la señal de reloj
del sistema interna (SYSCLK). La señal de reloj de referencia externa podría ser usada
como es (1x), o multiplicada por el multiplicador de reloj interno (4x-20x) para generar
la señal SYSCLK. Todos los demás relojes y temporizaciones son derivados de
SYSCLK.
A continuación analizaremos el dispositivo detallando cada uno de los bloques o
secciones que participan en el camino que sigue la señal desde su entrada hasta su salida:
•
Ensamblaje de los Datos de Entrada.
Tanto en el modo de modulación en cuadratura como de DAC interpolador, el
dispositivo acepta datos de 14 bits en complemento a dos en su puerto paralelo de
datos. La temporización de los datos suministrados al puerto paralelo podría ser
facilitada mediante el pin PDCLK/FUD, el cual es una salida en estos dos modos.
En el modo de tono puro, el mismo pin llega a ser de entrada y sirve como una línea
de actualización de frecuencia (FUD, Frecuency Update).
Las palabras de control de frecuencia son programadas en el dispositivo por el
puerto serie. Ya que este puerto es una interfaz asíncrona, al programar nuevas
palabras de sintonización de frecuencia en los registros de los perfiles, el
sintetizador de frecuencia interno del AD9857 debe ser sincronizado con eventos
externos. El propósito de la entrada FUD es sincronizar el comienzo de la síntesis de
frecuencia con los requerimientos de temporización externos del usuario. El flanco
de subida de esta señal provoca que la palabra de sintonización de frecuencia del
perfil seleccionado sea transferida al acumulador del DDS, comenzando por tanto el
proceso de síntesis en frecuencia.
49
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Después de cargar la palabra de sintonización en el perfil correspondiente, no es
necesaria la señal FUD cuando conmutamos entre perfiles mediante los dos pines de
selección de perfil (PS0, PS1). En este caso, la palabra de sintonización de
frecuencia en los registros de perfil llega a ser efectiva.
En el modo de modulación en cuadratura, la tasa de la señal PDCLK es dos
veces mayor que la empleada en cada una de las ramas I o Q. El AD9857 espera
palabras de datos I y Q intercaladas en el puerto paralelo con una palabra por flanco
de subida de PDCLK. Una palabra I y una palabra Q juntas comprenden una
muestra interna. Cada muestra es propagada a lo largo del camino de datos interno.
En el modo DAC Interpolador, sin embargo, la tasa de PDCLK es la misma que
la tasa de la rama I ya que la rama Q está deshabilitada. En este modo, cada flanco
de subida de PDCLK latchea una palabra de datos en la rama de datos I.
La señal PDCLK es proporcionada como un reloj continuo, siempre activo. Sin
embargo, la declaración de PDCLK podría estar caracterizada internamente por el
PLL Lock Indicador si el usuario elige configurar el bit PLL Lock Control en el
apropiado registro de control. Los datos suministrados por el usuario al puerto
paralelo de 14 bits son latcheados al dispositivo coincidiendo con los flancos de
subida de PDCLK.
En el modo de modulación en cuadratura, el flanco de subida de la señal
TxENABLE es usada para sincronizar el dispositivo. Mientras TxENABLE se
encuentra en el estado lógico 0, los datos de 14 bits aplicados al puerto paralelo son
ignorados, forzando ceros lógicos en ambas ramas de datos. En el flanco de subida
de TxENABLE, el dispositivo está preparado para la primera palabra I. Esta primera
palabra es latcheada coincidiendo con el flanco de subida de PDCLK. El próximo
flanco de subida de PDCLK introduce una palabra Q y así ocurrirá sucesivamente
hasta que TxENABLE alcance el estado de cero lógico por mediación del usuario.
Es importante asegurar que, en el modo de modulación en cuadratura, un
número par de intervalos PDCLK son observados durante cualquier periodo
TxENABLE dado. Esto se debe a que el dispositivo debe capturar tanto un valor I
como un Q antes de que los datos puedan ser procesados a lo largo del camino de
datos interno.
La relación de temporización entre TxENABLE, PDCLK y DATA es mostrada
en las Figuras III.10 y III.11:
Figura III. 10: Diagrama de temporización del puerto paralelo en el modo de
modulación en cuadratura.
50
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 11: Diagrama de temporización del puerto paralelo en el modo DAC
Interpolador.
Los tiempos que aparecen reflejados en los dos gráficos anteriores toman, según
la documentación técnica, los valores expresados en la siguiente tabla:
Símbolo
tDS
tDH
Definición
Data Setup Time
Data Hola Time
Tiempo
4 ns
0 ns
Tabla III. 8: Valores y definición de los tiempos característicos.
•
Filtro CIC Inverso.
Este filtro precompensa el leve gradiente de atenuación impuesto por el filtro
CIC, el cual, tal y como veremos, sirve de interpolador programable. En la siguiente
gráfica se representa la respuesta que se intenta corregir:
Figura III. 12: Respuesta del filtro CIC.
En este gráfico aparece marcado el valor en frecuencia fDATA/2. Éste corresponde
con el máximo ancho de banda que puede ocupar el dato I (ó Q) introducido en el
primer filtro paso banda, tal y como ha sido definido por Nyquist. fDATA representa
la tasa de muestreo a la entrada del primer filtro paso banda.
En el caso de que nuestra aplicación requiera una banda de paso extremadamente
plana, el uso del filtro CIC podría suponer un problema debido al gradiente de
atenuación que se introduce dentro de la banda. Como se puede observar, las
mayores frecuencias del espectro de datos recibirán una leve atenuación que será
51
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
mayor que para las frecuencias más bajas. Esta diferencia de atenuación siempre
será menor de 0.8dB, pudiendo no ser aceptable en ciertas aplicaciones.
El filtro CIC inverso tiene una respuesta característica que es la inversa de la
propia del filtro CIC sobre la región fDATA/2. Como consecuencia del producto de
las dos respuestas conseguimos una banda de paso extremadamente plana, siendo
± 0.05dB sobre el ancho de banda de Nyquist en banda base. En contraposición, el
precio que debemos pagar es una leve atenuación de la señal de entrada de
aproximadamente 0.5 dB para una tasa de interpolación de 2 y 0.8 dB para una tasa
de interpolación comprendida entre 3 y 63 (máximo). Esta característica permite al
AD9857 disponer de un excelente SNR en su rango de funcionamiento.
El filtro CIC inverso es implementado como un filtro digital FIR. Además,
puede ser inhabilitado configurando el correcto registro de control mediante el
software de evaluación. Si la tasa de interpolación CIC es 1x, el uso del filtro
inverso será automáticamente desechado, no suministrando potencia para esta etapa
y reduciendo, por consiguiente, la disipación de potencia.
•
Interpolador Fijo 4x.
La salida de esta etapa es la información original sobremuestreada en un factor
cuatro. Por tanto, se trata de un interpolador 4x. Su implementación se basa en dos
filtros de media banda. Los filtros de media banda, tal como su nombre lo indica,
filtran la mitad del espectro de una señal.
La tasa de muestreo I/Q, fIQ, impone un límite sobre el mínimo ancho de banda
necesario para la transmisión. Éste es el conocido como límite de Nyquist y es igual
a la mitad de fIQ, de ahora en adelante referida como fNYQ.
fIQ representa la tasa a la cual las muestras I ó Q son presentadas a la entrada de
los primeros filtros de madia banda. Es importante resaltar que fIQ no es lo mismo
que la tasa de muestreo del usuario, ya que ésta debe estar sobremuestreada antes de
ser presentada al AD9857.
Por tanto, a la salida de ambos filtros de media banda se incrementa la tasa de
muestreo de forma 4xfIQ u 8xfNYQ. Este fenómeno provoca unas pérdidas
insignificantes de 0,01dB. Además, dichos filtros son lineales en fase, por lo que
virtualmente ninguna distorsión en fase es introducida dentro de la banda de paso de
los filtros. Esta característica es muy importante ya que este tipo de distorsión
generalmente no es tolerable en los sistemas de transmisión de datos.
El ancho de banda utilizable de la cadena de filtros impone otro límite referente
a la tasa de datos máxima que puede ser propagada a través del AD9857. Para no
obtener en la banda de paso de los filtros un error de amplitud mayor que 1 dB, las
señales están restringidas a tener un ancho de banda menor que el 90% de fNYQ. De
esta forma, para mantener el ancho de banda de los datos dentro de la parte plana de
la banda de paso, el usuario debe sobremuestrear los datos en banda base al menos
en un factor dos antes de presentarlos al dispositivo. Sin este sobremuestreo, el
ancho de banda de Nyquist de los datos en banda base corresponde a fNYQ. Por tanto,
52
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
las frecuencias superiores sufrirían 6dB o más de atenuación debido a la respuesta
frecuencial de los filtros de media banda. Si los datos en banda base aplicados han
recibido un conformado de pulsos, la preocupación es aún mayor.
Normalmente, el conformado de pulsos es aplicado a los datos en banda base
mediante un filtro con una respuesta de coseno alzado. En tales casos, el valor del
parámetro α es utilizado para modificar el ancho de banda. Estos valores están
comprendidos en el rango 0 ≤ α ≤ 1 . Un valor de 0 conlleva que el ancho de banda
de los datos corresponda con el ancho de banda de Nyquist. Un valor de 1 provoca
que el ancho de banda se extienda a dos veces el ancho de banda de Nyquist. Por
consiguiente, con el requerido sobremuestreo 2x y α=1, el ancho de banda de
Nyquist para los datos corresponderá con el ancho de banda de Nyquist I/Q,
conllevando problemas en las frecuencias mayores. La Figura III.13 ilustra la
relación entre el factor α y el ancho de banda.
Figura III. 13: Efecto de Alpha.
El área problemática aparece sombreada en la representación B. Pertenece a la
cola del pulso con α=1, la cual se extiende dentro de la región de roll-off del filtro.
Dicho gráfico también muestra el efecto del coseno alzado sobre la banda base y
su relación con la respuesta del filtro de media banda.
53
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
•
Filtro Interpolador CIC Programable (2x - 63x).
Su implementación se basa en un filtro CIC. Las letras CIC proceden de
Cascaded Integrator Comb. La programación se realiza a través de una palabra de
control de 6 bits. Por tanto, el rango de interpolación desde 2x hasta 63x.
La función de transferencia de este filtro cumple la siguiente ecuación:
⎛ R −1
⎞
H ( f ) = ⎜ ∑ e − j ( 2πfk ) ⎟
⎝ k =0
⎠
5
(III.2)
donde R es la tasa de interpolación seleccionada por el usuario y f es la frecuencia
relativa a SYSCLK.
La característica en frecuencia paso bajo de este filtro puede ser compensada
opcionalmente por el filtro CIC inverso descrito.
Por otra parte, este interpolador puede ser inhabilitado si en el software de
evaluación se configura para 1x, con el ahorro de potencia que conlleva.
Si observamos la trayectoria de los datos, la salida de este interpolador se
encuentra sobremuestreada en un factor 4x fijo y otro variable 2x-63x, acorde con la
tasa elegida por el usuario. Por tanto, el resultado es un factor que varía en el rango
8x a 252x.
Por último, si se produjera una situación de desbordamiento se activaría el pin
“CIC Overflow”.
•
Modulador en Cuadratura.
El objetivo del modulador digital es realizar la conversión en frecuencia del
espectro en banda base del flujo de datos de entrada a la frecuencia portadora
deseada. Este proceso es conocido en términos sajones como “upconversion”.
El propósito del proceso de sobremuestreo es hacer que la tasa de muestreo de
los datos sea igual a la tasa de la señal portadora.
El elemento fundamental para generar con alto grado de precisión la portadora es
el Sintetizador Digital Directo (DDS, Direct Digital Synthesizer), haciendo uso del
reloj de referencia interno (SYSCLK). La portadora es aplicada a los
multiplicadores I y Q en cuadratura, es decir, con un offset de fase de 90º entre ellas.
Posteriormente son sumadas, proporcionando un flujo de datos que representa a la
portadora modulada en cuadratura.
Una gran ventaja de este dispositivo es que la modulación se realiza en el
dominio digital, eliminando los desequilibrios de fase y de ganancia y el crosstalk,
típicamente asociados a moduladores analógicos.
54
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Por último, el modulador es también controlado para cada perfil por el bit de
inversión. Según el valor de dicho bit, la modulación en cuadratura sigue los
siguientes términos:
I × cos(ω ) + Q × sin(ω )
I × cos(ω ) − Q × sin(ω )
•
si se configura como 1 lógico.
si se configura como 0 lógico.
(III.3)
Núcleo DDS.
La síntesis digital directa (DDS) es una técnica para procesamiento de datos
digitales que genera una señal de salida sintonizable en frecuencia y en fase
caracterizada por su gran precisión. En esencia, la frecuencia de reloj de referencia
es dividida por un factor de escala configurado por una palabra de sintonización
binaria programable. La palabra sintonizadora es típicamente de 24-48 bits y
posibilita una implementación DDS para proporcionar una resolución superior en la
sintonización de la frecuencia de salida. En nuestro caso, el DDS trabaja con 32 bits.
El bloque DDS genera la señal de referencia portadora sin/cos que modula
digitalmente las ramas de datos I/Q. La frecuencia característica del DDS es
sintonizada vía el puerto de control serie mediante una palabra de 32 bits por perfil,
tal y como hemos comentado. Por tanto, una ventaja que presenta el AD9857 es su
gran precisión para obtener la frecuencia portadora de salida mientras que continua
proporcionando una elevada agilidad.
Para calcular la palabra de sintonización necesaria debemos tener en cuenta la
siguiente relación:
f OUT =
FTWORD × SYSCLK
2 32
(III.4)
donde las frecuencias se expresan en Hz y FTWORD es un número decimal en el
rango FTWORD = 0,2 31 − 1 .
[
]
En el software de evaluación, el cálculo de dicha palabra se realiza de forma
automática tras introducir fOUT.
En general, un diagrama de bloques de un sistema DDS se muestra a
continuación:
Figura III. 14: Sistema DDS de frecuencia sintonizable.
55
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Para nuestro caso, la palabra de sintonización sería de 32 bits y SYSTEM
CLOCK se correspondería con SYSCLK.
A su vez, en el siguiente diagrama podemos observar la aportación de cada
bloque en el proceso de generación de la señal en el dominio digital.
Figura III. 15: Flujo de señal a través de la arquitectura DDS.
La competencia en coste de hoy en día, la necesidad de rendimientos elevados,
la integración funcional y el tamaño reducido de los productos están convirtiendo
rápidamente al DDS en una alternativa para el sintetizador analógico tradicional. La
integración de un convertidor D/A de alta velocidad y de elevado rendimiento junto
a una arquitectura DDS sobre un único chip forman lo que es conocido como una
solución DDS Completa. Ésta posibilita que esta tecnología apunte a un rango
mayor de aplicaciones y proporcione, en muchos casos, una alternativa atractiva
para sintetizadores PLL analógicos.
Para muchas aplicaciones, la solución DDS proporciona algunas ventajas
distintas sobre el sintetizador de frecuencia analógico equivalente:
•
•
•
•
•
Resolución de sintonización de Micro-Hertz para la frecuencia de salida
y capacidad de inicializar la fase, todo bajo control digital.
Extremadamente rápida sintonización y saltos de frecuencia de fase
continua.
La arquitectura digital DDS elimina la necesidad de realizar de forma
manual la sintonización y el ajuste asociado al envejecimiento de los
componentes y a la deriva térmica en soluciones analógicas.
La interfaz digital de control de la arquitectura DDS facilita un ambiente
donde los sistemas pueden ser controlados remotamente y optimizados
minuciosamente.
Cuando se utiliza como un sintetizador en cuadratura, el DDS ofrece un
incomparable emparejamiento y control de las salidas I y Q.
56
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
De las ventajas descritas podemos encontrar un rasgo único del AD9857
referente a su configuración de fase. Se trata de la facilidad que proporciona para
que el usuario pueda inicializar el acumulador del DDS a un valor cero. De esta
forma, a la salida obtendremos que la parte senoidal vale cero y la parte cosenoidal
la unidad. Para llevar a cabo esta tarea, el usuario debe simplemente programar la
palabra de sintonización a 00000000h, forzando al núcleo del DDS la condición de
fase cero.
•
Filtro SINC Inverso.
El flujo de datos portadores muestreados es la entrada al convertidor digitalanalógico integrado en el AD9857. El espectro de salida del DAC está conformado
por la envolvente característica sin(x)/x, llamada también SINC. Esto es debido al
efecto de retención de orden cero intrínseco asociado con las señales generadas a
partir de un DAC. Este fenómeno se puede observar en la figura anterior, en la cual
a la salida del Convertidor se obtiene la señal sin(x)/x.
Ya que la envolvente de SINC es bien conocida, ésta puede ser compensada.
Esta función es proporcionada por el filtro opcional SINC inverso que precede al
DAC. Este filtro se implementa a partir de un filtro FIR, el cual tiene una función de
transferencia que es exactamente la inversa de la respuesta de SINC.
Esta corrección es completa sólo para frecuencias portadoras comprendidas
aproximadamente hasta el 45% de SYSCLK.
Es reseñable expresar que el filtro SINC inverso introduce unas pérdidas
cercanas a 3.5dB a bajas frecuencias en comparación con la ganancia que se
produciría sin utilizar este filtro. Esto se hace para aplanar la ganancia desde DC
hasta el 45% de SYSCLK.
Al igual que el filtro CIC inverso, el filtro SINC inverso puede ser inhabilitado,
parando su reloj y reduciendo por tanto la disipación de potencia.
•
Factor de Escala Multiplicador de Salida.
Este bloque proporciona la posibilidad de ajustar el nivel de salida final. Para
ello se sitúa precediendo al DAC. Se trata de un multiplicador configurado por una
palabra de 8 bits.
El valor es programado en los registros de control apropiados para cada perfil. El
ancho para LSB es 2-7, proporcionando un rango de multiplicación de 0 a 1.9921875,
es decir, muy próximo a 2.
Ya que el modulador en cuadratura tiene unas pérdidas intrínsecas de 3dB,
programando el multiplicador para un valor de 2 somos capaces de compensar y
reestablecer los datos al fondo de escala del DAC cuando el dispositivo está
operando en el modo de modulación en cuadratura.
57
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Para una ganancia unitaria, esta etapa es inhabilitada reduciendo la disipación de
potencia.
•
Convertidor Digital-Analógico de 14 bits.
Disponemos de un convertidor digital-analógico para convertir las formas de
onda procesadas digitalmente al dominio analógico.
La peor situación referente a señales espúreas debidas al DAC son los armónicos
de la señal fundamental y sus imágenes. Tal y como se refleja en las
especificaciones técnicas proporcionadas por el fabricante, el rango dinámico libre
de espúreos (SFDR) tiene un rendimiento de hasta -60dBc trabajando a 42MHz y de
hasta -55dBc trabajando a 65MHz.
El proceso de conversión produce componentes espectrales a las frecuencias que
cumplen la siguiente relación:
n × SYSCLK ± FCARRIER
n=1,2,3…
(III.5)
Estas frecuencias son filtradas normalmente con un filtro RLC externo a la
salida del DAC. Es importante que este filtro analógico tenga suficiente ganancia
plana y respuesta de fase lineal a lo largo del ancho de banda de interés para evitar
deterioros en la modulación.
El rango para el fondo de escala de la corriente de salida está determinado para
los valores 5mA-20mA. El rendimiento del parámetro SFDR se degradará para
fondos de escala fuera de este rango.
Nuestro dispositivo necesita una carga a la salida que debe estar localizada lo
más cercana posible al paquete AD9857 para evitar las desviaciones de capacitancia
e inductancia. Esta carga puede ser una simple resistencia a tierra, un op amp
convertidor corriente-voltaje o un circuito transformador acoplado.
•
Multiplicador de la Referencia de Reloj.
Nuestro modulador presenta una característica muy útil a la hora de trabajar con
él. Se trata de un multiplicador que permite que el reloj externo que debemos
introducir pueda ser generado por dispositivos comunes sin la necesidad de disponer
de equipos de grandes prestaciones.
Realmente es difícil conseguir un oscilador de alta calidad para obtener una
salida en frecuencia en el rango 100MHz-200MHz. El AD9857 permite el uso de
osciladores de baja frecuencia que pueden ser multiplicados por un valor
comprendido entre 4 y 20. Este multiplicador se implementa a partir de una
arquitectura PLL (Phase Locked Loop), multiplicando la frecuencia de entrada
REFCLK por el correspondiente valor decimal. La frecuencia de salida máxima del
PLL está limitada a 200MHz.
58
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
De todas formas, esta característica puede no ser habilitada si disponemos de
relojes a frecuencias elevadas, configurándose el multiplicador para un valor
unitario.
Haciendo uso de esta función, el rendimiento del sistema se mantiene en sus
valores típicos tal y como podemos observar en las medidas de ruido de fase que se
desarrollan tanto en las especificaciones técnicas del fabricante expuestas en el
anexo, como en nuestras medidas experimentales plasmadas en el apartado V.1.2 de
esta memoria referentes al modo de tono puro.
REFCLK(MHz)
200
50
10
Multiplicador
Deshabilitado
X4
X20
Temperatura Ruido de Fase(dBc/Hz)
25ºC
-113.67
25ºC
-113.89
25ºC
-97.55
Tabla III. 9: Ruido de fase para distintos valores del multiplicador.
Por otro lado, destacamos la presencia de un pin denominado “PLL Lock
Indicator” que sirve de bandera para el usuario, indicando que el dispositivo ha
cerrado la señal REFCLK. De esta forma, el estado de este bit indicador nos puede
ayudar a realizar distintas tareas cuando éste es activo, tales como limpiar el
acumulador del núcleo del DDS, limpiar los filtros CIC o forzar a cero lógico la
señal PDCLK. En el momento en el que el indicador cambia, las condiciones
estáticas mencionadas desaparecen y el dispositivo regresa a su modo normal.
En un medio ruidoso, un reloj diferencial está normalmente considerado superior
en rendimiento ante un reloj con una sola terminación respecto a jitter, penetración
de ruido, EMI, etc. Sin embargo, a veces es deseable, ya sea por economía o por
sencillez en el layout, un reloj único. El AD9857 permite utilizar los dos tipos de
relojes, seleccionando uno u otro mediante el pin DIFFCLKEN.
•
Consideraciones en la gestión de potencia.
Este aspecto ha sido considerado por los diseñadores de Analog Devices como
un aspecto crítico, haciendo que el AD9857 disponga de diferentes mecanismos
orientados a minimizar la disipación de potencia, lo cual le ha valido una muy buena
crítica.
ƒ
Digital Power Down:
Uno de estos mecanismos se conoce como “Digital Power Down”. Esta
característica puede ser controlada tanto vía hardware como software. Le
permite al usuario salvar una considerable potencia de operación, reduciendo un
60%-70% cuando no transmite, no necesitando un tiempo de calentamiento
antes de la próxima transmisión. Este método es ideal para aplicaciones a ráfagas.
Durante este proceso, la sincronización de reloj interna es mantenida y la
salida PDCLK continúa funcionando. La reducción de potencia es lograda
parando muchos de los relojes internos que conducen la cadena de
procesamiento de señal.
59
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
ƒ
Full Sleep Mode:
Cuando el bit “Full Sleep” se configura a un valor lógico unitario,
suspende tanto su sección digital como analógica. Durante este modo, los
contenidos de los registros de control son mantenidos.
Este modo logra la mínima disipación de potencia posible en el
dispositivo.
La máxima disipación de potencia sucede mientras el dispositivo está operando
como modulador en cuadratura a la frecuencia de reloj del sistema máxima y con
TxENABLE en un estado lógico alto durante todo el tiempo. Bajo estas condiciones,
el AD9857 trabaja con todos los posibles circuitos habilitados a la máxima
velocidad.
Una parte importante de esa potencia puede ser salvada si TxENABLE se
mantiene a nivel bajo durante el tiempo en el que el dispositivo no modula.
Una recomendación a la hora de trabajar con nuestro sistema es seleccionar la
mínima velocidad de reloj interna necesaria para cumplir las especificaciones de
partida, consiguiendo así disminuir la disipación de potencia.
60
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.5. PROGRAMACIÓN DE LOS DATOS DE
ENTRADA.
El dispositivo espera que el usuario le proporcione todos los datos necesarios
para operar. Para ello se utiliza el puerto serie del AD9857, el cual presenta dos
características fundamentales: ser flexible y síncrono. Éste proporciona una sencilla
interfaz para muchos microcontroladores y microprocesadores estándar industriales. La
entrada-salida serie es compatible con la mayoría de lo formatos de transferencia
síncrona, incluyendo tanto los protocolos Motorota 6905/11 SPI como Intel 8051 SSR.
Mediante esta interfaz conseguimos acceso de lectura/escritura a todos los
registros que configuran el AD9857. Son soportadas transferencias de byte simples y
múltiples así como MSB o LSB. A su vez, el puerto de la interfaz serie puede ser
configurado como un único pin I/O (SDIO) o como dos pines unidireccionales
(SDIO/SDO).
•
Modo de Operación General de la Interfaz Serie.
Se pueden distinguir dos fases en el ciclo de comunicación con el AD9857:
ƒ
ƒ
En primer lugar, la fase correspondiente al ciclo de instrucción, en la cual
se realiza la escritura de un byte de instrucción en el dispositivo,
coincidiendo con los primeros ocho flancos de subida de SCLK. En esta
fase se define si la próxima transferencia de datos es de lectura o
escritura, el número de bytes en la transferencia de datos (1-4) y la
dirección del registro de comienzo para el primer byte de la transferencia
de datos.
Los siguientes flancos de SCLK constituyen la segunda fase del ciclo de
comunicación. Conlleva la transferencia de datos entre el AD9857 y el
sistema controlador. Se trata de un envío de 1, 2, 3 ó 4 bytes, tal y como
quedó determinado en la primera fase.
A la terminación de cualquier ciclo de comunicación, el controlador del puerto
serie espera los siguientes ocho flancos de subida del próximo ciclo de
comunicación.
Todos los datos de entrada al dispositivo son registrados en los flancos de subida
de SCLK. Sin embargo, todos los datos son conducidos fuera del AD9857 en los
flancos de bajada de SCLK.
A continuación se ilustran tanto la operación de escritura como la de lectura en
el puerto serie. En primer lugar, la escritura muestra el siguiente cronograma:
61
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 16: Diagrama de temporización para la escritura de datos.
Cada uno de los tiempos que aparecen en este diagrama se muestra definido y
acotado inferiormente en la siguiente tabla:
Parámetros
Definición
tPRE
tSCLK
tDSU
Tiempo de setup para CS .
Periodo del reloj de datos serie.
Tiempo de setup para los datos serie.
Reloj de datos serie para pulso a nivel alto.
Reloj de datos serie para pulso a nivel bajo.
Tiempo de retención de datos.
tSCLKPWH
tSCLKPWL
tDHLD
Tiempo
Mínimo (ns)
40
100
30
40
40
0
Tabla III. 10: Valores y definición de los tiempos característicos.
Por tanto, SCLK representa el reloj para el puerto serie y sincroniza los datos
hacia y desde el AD9857. La máxima frecuencia para este reloj es 10MHz.
Otra señal muy importante es la transportada bajo el pin CS . Se trata del
conocido “Chip Select” del puerto serie y es el que permite, activo a nivel bajo, que
múltiples dispositivos puedan operar sobre un único bus serie.
Por último, en el cronograma aparece la evolución de la señal SDIO, la cual
puede ser bidireccional o unidireccional. Por defecto, se trata de una señal de datos
bidireccional. Sin embargo, este pin puede ser programado para operar como un pin
de entada exclusivamente mediante el bit 7 del registro 00h. Tal y como observamos
en el cronograma, los datos siempre son escritos en el AD9857 por este pin.
Respecto a la operación de lectura, la temporización característica se muestra a
continuación:
62
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 17: Diagrama de temporización para la lectura de datos.
El único tiempo que aparece destacado en el anterior cronograma se define y
acota superiormente en la siguiente tabla:
Parámetros
tDV
Definición
Tiempo válido de datos.
Tiempo
Máximo (ns)
30
Tabla III. 11: Valor y definición del tiempo característico.
En esta ocasión, aparece una nueva señal en el cronograma. Se trata de SDO, pin
que sirve como salida de datos cuando el pin SDIO está configurado para entrada de
datos en exclusiva. En caso contrario no proporciona datos y se configura en un
estado de alta impedancia. Dependiendo de si SDIO es bidireccional o no, SDO
realizará la función de salida o por el contrario será la misma SDIO la encargada.
Ese es el motivo por el cual aparecen tanto SDIO como SDO para una misma señal.
Para afianzar conocimientos resulta interesante analizar las siguientes gráficas,
las cuales representan distintos operaciones generales que se pueden dar en el puerto
serie:
Figura III. 18: Temporización de la escritura en el puerto serie.
En este caso se trata del proceso de escritura. Distinguimos los dos ciclos
descritos, tanto el de instrucción como el de transferencia de información. SDIO
actúa como una línea bidireccional. Observamos cómo SCLK se mantiene a nivel
bajo para pasar de un ciclo a otro. Sin embargo, en el siguiente diagrama de
escritura mostrado en la Figura III.19, SCLK se mantiene a nivel alto en el paso de
un ciclo al siguiente.
63
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 19: Temporización de la escritura en el puerto serie.
Los dos cronogramas mostrados a continuación son referentes al proceso de
lectura. En el primero destaca el uso de SDO, es decir, SDIO hace las funciones de
entrada y SDO las de salida. SCLK se mantiene a nivel bajo en el tránsito de un
ciclo a otro.
Figura III. 20: Temporización de la lectura en el puerto serie.
En el segundo, SDIO es bidireccional y evita el uso de SDO para realizar las
funciones de salida. SCLK se mantiene a nivel alto para pasar del ciclo de
instrucción al de transferencia.
Figura III. 21: Temporización de la lectura en el puerto serie.
•
Análisis del Byte de Instrucción.
Anteriormente hemos estudiado cómo se puede distinguir dos fases en el ciclo
de comunicación con el AD9857.
En base a esto, podemos analizar el formato del byte del primer ciclo, el de
instrucción. La información que transporta este byte se sintetiza en la siguiente tabla:
MSB
R /W
D6
N1
D5
N0
D4
A4
D3
A3
D2
A2
D1
A1
LSB
A0
Tabla III. 12: Información del Byte del Ciclo de Instrucción
64
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Dividimos esta tabla en tres partes:
ƒ
ƒ
R / W Æ Bit 7. Determina si una transferencia de datos de lectura, a
nivel alto, o de escritura, a nivel bajo, ocurrirá después de este byte.
N1, N0 Æ Bits 6, 5. Limitan el número de bytes que serán transferidos
durante el segundo ciclo:
N1
0
0
1
1
N0
0
1
0
1
Transferencia
1 Byte
2 Bytes
3 Bytes
4 Bytes
Tabla III. 13: Correspondencia para N1 y N0.
ƒ
A4, A3, A2, A1, A0 Æ Bits 4, 3, 2, 1, 0. Determinan qué registro es
accedido durante la parte de transferencia del ciclo de comunicaciones.
Para transferencias multibyte, esta dirección es el byte de comienzo de la
dirección. Las siguientes direcciones de registro son generadas por el
AD9857.
65
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.6. SOFTWARE DE EVALUACIÓN AD9857 REV.
1.03.
El sistema de evaluación del AD9857 proporciona una forma fácil para
programar y evaluar el cumplimiento de las características del dispositivo. Consta de
una placa de circuito; software basado en Windows 9XME, NT y 2KXP; instrucciones
de operación; y unos cuantos archivos básicos de configuración. La placa de circuito
contiene el dispositivo bajo prueba (DUT), la lógica de la interfaz del reloj, un filtro
antialiasing paso de bajo, y la lógica necesaria para transferir información de
programación al dispositivo a través de la interfaz del puerto paralelo del ordenador
para el puerto serie en el DUT. El software proporciona una interfaz de usuario gráfica
para la programación de los registros del AD9857 y para su control. Las entradas de
usuario se introducen a través del teclado o mediante el ratón.
A continuación se muestra una impresión de pantalla del software. Se distinguen
cuatro ventanas: la de control, la de los cuatro perfiles, la de los registros y la de auto
evaluación.
Figura III. 22: Configuración típica para trabajar con el software.
El AD9857 posee capacidades internas de prueba que proporcionan un método
simple de evaluar la realización del dispositivo bajo prueba. En el gráfico anterior se
muestra en la parte inferior derecha. Una vez que el hardware de evaluación y el
66
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
software son establecidos correctamente, un menú del software de evaluación puede ser
usado para acceder a las capacidades internas del dispositivo. Desde el menú, los
usuarios pueden programar el dispositivo para modular datos aleatorios generados
internamente, examinando un espectro modulado a la salida sobre una portadora de
frecuencia configurada por un conjunto de registros de palabras de sintonización. El
modo DAC puede ser evaluado desde este menú igualmente. Programando el
dispositivo para operar en la configuración "self-test" del DAC producirá una onda
sinusoidal de salida discretizada a una frecuencia igual para cada camino de datos (I o
Q).
Procederemos a exponer y detallar cómo operar con el software para lograr
nuestro fin, la evaluación del dispositivo. El software presenta el siguiente despliegue de
utilidades:
•
Puesta en funcionamiento del software:
Debemos seguir los siguientes pasos:
ƒ
ƒ
ƒ
•
Del menú Inicio de Windows, seleccionar la opción “Todos los
programas”.
Elegimos el apartado “AD9857 Evaluation Software”.
Seleccionamos la opción “AD9857 Eval Software Rev 1.03”.
Detección de la placa.
La primera ventana que aparece cuando el programa se inicia es la siguiente:
Figura III. 23: Ventana de aviso para la conexión.
Esta ventana te incita a conectar la placa de evaluación con el puerto paralelo y a
alimentar el dispositivo. Una vez configurado, debemos pulsar sobre el botón “Find
Evaluation Board”. De esta forma, el software escanea cada uno de los puertos
paralelos sobre el ordenador para encontrar el que está conectado con la placa. Si el
resultado es exitoso, el software comienza con el adecuado puerto ya seleccionado,
mostrando los siguientes mensajes:
67
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 24: Ventanas de conformidad de conexión.
Si no se logra conectar, aparece en pantalla un mensaje de error:
Figura III. 25: Ventana de denegación de conexión.
En el caso de que el escaneo no detecte el puerto, es necesaria una configuración
manual.
•
Selección de un puerto LPT (Parallel Printer Port)
Si estamos necesitamos de realizar una selección manual del puerto debemos
proceder de la siguiente forma:
ƒ
ƒ
Accedemos al menú “LPT Port” sobre a ventana principal del software.
Seleccionamos el submenú “Select an LPT Port…”. Se muestra el
siguiente cuadro de diálogo:
68
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 26: Ventana de selección de puerto.
ƒ
De la lista que se debe desplegar, debemos seleccionar el puerto que
deseamos usar.
Si el puerto que queremos utilizar no aparece automáticamente en la lista
procedemos según el apartado que sigue.
•
Adición de un Puerto LPT.
Para añadir un puerto que no es estándar debemos operar del siguiente modo:
ƒ
ƒ
ƒ
Accedemos al menú “LPT Port” sobre a ventana principal del software.
Seleccionamos el submenú “Select an LPT Port…”.
Pinchar sobre el botón “Add Port”. Emerge el siguiente cuadro:
Figura III. 27: Ventana de declaración de puerto.
ƒ
Introducimos la dirección base en la caja de texto y pinchamos sobre
“OK”.
Si la información introducida es correcta, el puerto aparecerá en la lista
anterior.
•
Comprobación de la conexión.
ƒ
ƒ
Accedemos al menú “LPT Port” sobre a ventana principal del software.
Seleccionamos el submenú “Check Connection”.
Una ventana animada refleja que el proceso se está llevando a cabo:
69
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 28: Animación para conexión.
El resultado podrá ser exitoso, si la conexión se encuentra establecida, o
negativa si no se ha detectado el puerto del ordenador.
•
Apertura de Ventanas.
Del menú “Window” de la ventana principal tenemos acceso a las diferentes
ventanas que podemos desplegar. Todas ellas se muestran en la Figura III.22.
•
Salvar un Fichero Setup.
Este fichero te da la habilidad para salvar en disco las ventanas de Control y
Perfil con la configuración que se quiera, ya sea para uso futuro o para referencia.
Para guardar un fichero Setup en una unidad de disco debemos seguir los siguientes
pasos:
ƒ
ƒ
ƒ
ƒ
ƒ
Abrimos la ventana de Control y la ventana de Perfil, configurándolas de
la manera en la que las queremos guardar.
Seleccionamos el menú “File” en la ventana principal.
Seleccionamos “Save Setup...” desde el menú “File”.
En el diálogo “Save Setup File” que aparece, especificamos la ruta y el
nombre del archivo.
Presionamos el botón “Save” para salvar la configuración en el archivo
indicado o, por el contrario, presionamos el botón “Cancel” para cancelar
la operación.
El fichero se guardará en formato “*.stp”.
•
Cargar un Fichero Setup.
En este caso, el fichero debe haber sido previamente salvado en disco. Debemos
seguir los siguientes pasos:
ƒ
ƒ
ƒ
ƒ
Seleccionamos el menú “File” en la ventana principal.
Seleccionamos “Load Setup...” desde el menú “File”.
En el diálogo “Load Setup File” que aparece, especificamos la ruta del
archivo que guarda la configuración.
Presionamos el botón “Open” para cargar la configuración o, por el
contrario, presionamos el botón “Cancel” para cancelar la operación.
•
Ventana de Control.
Esta ventana permite programar los registros de control (registros 0 y 1) del
AD9857, resetear el AD9857 y el software, pulsar el pin SYNC I/O, configurar el
estado del pin Digital Power Down (“DPD”) y también permite introducir la
frecuencia de referencia de reloj que se suministra. Uno de los tres modos de
operación debe ser elegido:
70
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
ƒ
ƒ
ƒ
El modo de modulación referencia al AD9857 como un modulador en
cuadratura.
El modo de Tono Único (Single Tone) configura el AD9857 para
producir una onda sinusoidal monotono de salida a la frecuencia
especificada.
El modo DAC Interpolador configura el AD9857 para operar como un
convertidor digital-analógico.
Bajo el proceso de comunicación, los usuarios pueden escoger entre una
conexión serie a 2 o 3 hilos y entre una comunicación MSB First (bit más
significativo delante) o LSB First (bit menos significativo delante). Los modos de 2
y 3 hilos son mutuamente excluyentes, al igual que MSB First y LSB First. Sin
embargo, en el modo de 2 hilos pueden ser usados tanto MSB First como LSB First.
Lo mismo ocurre para el modo de 3 hilos.
Cuando la casilla Auto Power Down está seleccionada, el AD9857 apagará
varias fuentes de consumo de potencia entre ráfagas de transmisión de datos. En
otras palabras, mientras la señal TxENABLE está a nivel bajo, el consumo de
potencia disminuye. En el flanco de subida de la señal TxENABLE, el AD9857
reanuda su operación normal.
Seleccionando la casilla Full Sleep se configura el dispositivo para el estado de
sueño, en el que el consumo de potencia es minimizado, desactivando todas las
funciones.
Bajo ciertas condiciones de operación inválidas, el filtro CIC puede introducir
una condición de desbordamiento. Si tal condición ocurre mientras usamos la placa
de evaluación, el filtro CIC puede ser limpiado marcando la casilla de verificación
en la ventana de Control y presionando el botón Load.
La sección dedicada a la referencia de reloj dentro de la ventana de control
proporciona dos formas básicas para establecer el dispositivo respecto a la
temporización externa. La tasa a la cual la fuente externa de reloj temporiza el
AD9857 sobre la placa de evaluación debería corresponder con el valor introducido
en el cuadro de texto REFCLK en la ventana de control. El reloj del sistema del
AD9857 es una función del reloj externo y de la herramienta REFCLK Multiplier.
Si la casilla de verificación "Use REFCLK Multiplier" está sin marcar, el reloj del
sistema es igual a REFCLK (externo). Sin embargo, si una frecuencia superior es
deseada y la fuente externa de reloj no puede proporcionarla, entonces puede ser
habilitado el multiplicador "REFCLK Multiplier". La frecuencia de reloj del sistema
será un múltiple entero de la frecuencia externa facilitada al dispositivo. Los valores
válidos del multiplicador son de 4 hasta 20, incluidos, y pueden ser seleccionados
desde la ventana de control.
•
Botón Load.
El botón de carga nos permite introducir nuestros parámetros mediante un
control preciso cuando los datos están programados en los registros del AD9857.
Éste botón se resalta, a modo de aviso, cada vez que varía cualquier dato de registro.
•
Botón Reset.
71
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
El botón reset, cuando se presiona, primero pulsará el pin RESET del AD9857, y
luego reiniciará el software de evaluación con sus valores predeterminados.
•
Botón Sync I/O.
Éste botón, al ser presionado, pulsará el pin SYNCIO en el AD9857.
•
Botón Digital Power Down.
En este caso podemos directamente ajustar el estado del pin DPD (pin 66) sobre
la placa. Si éste botón es presionado, se aplica un valor lógico alto al pin señalado.
Si no es presionado, en la posición alta, un bajo valor lógico bajo es aplicado a este
pin.
•
Botón Freq Update.
Este funcionalidad actualizará el valor de la frecuencia de trabajo. Corresponde
al pin PDCLK (pin 79). Normalmente está en tono gris fuera de servicio a menos
que el modo operativo sea el de tono único.
•
Ventana de Perfil.
Nos permite configurar cada uno de los cuatro perfiles disponibles en el AD9857,
dándonos el soporte para escribir los datos del perfil en todos los registros
correspondientes. Esta característica nos facilita enormemente la programación del
dispositivo.
•
Selección de un perfil.
Para seleccionar un perfil debemos marcar la casilla que aparece en la parte
superior izquierda del perfil en el que estamos interesados habilitar. El software
configurará automáticamente los valores correctos sobre los pines de selección del
perfil, PS0 y PS1 (pins 21 y 22), para la habilitación del perfil.
•
Carga de un Perfil.
Cuando un perfil es modificado, el botón “Load Profile” es resaltado y los
cambios efectuados son programados en el AD9857 cuando el botón “Load Profile”
se aprieta.
Para cargar un perfil, debemos presionar el botón “Load Profile” que
corresponde al perfil que queremos cargar y todos los cambios hechos serán
programados.
Es importante señalar que si el AD9857 está configurado para el modo de tono
único, cualquier cambio para la frecuencia de salida no aparecerá a la salida hasta
que el botón “Freq Update” sea presionado en la ventana de control o un perfil
diferente sea seleccionado.
•
Ventana Read Back.
Esta ventana nos permite volver a leer y examinar el valor binario actual que está
corriendo en los registros del AD9857. Para leer el valor de un registro debemos
seguir los siguientes pasos:
ƒ
ƒ
Accedemos al menú Window del programa.
Presionamos sobre la opción Register Readback.
72
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
ƒ
Seleccionamos la casilla que corresponde al registro, registros o grupo de
registros que queremos ver del AD9857.
Figura III. 29: Ventana de registros.
ƒ
Pulsamos sobre el botón “Read Back”.
El valor o los valores leídos del AD9857 serán visibles en las cajas de
texto próximas a las casillas marcadas.
Para limpiar los valores leídos previamente de los registros debemos pinchar
sobre el botón “Clear Form”. Esto rellenará de 0’s cada uno de las cajas de texto.
•
Ventana Self Test.
La ventana de auto evaluación nos permite poner el AD9857 en uno de los tres
modos de auto examen. Para invocar esta funcionalidad debemos seguir los
siguientes pasos:
ƒ
ƒ
ƒ
Accedemos a la menú Window del programa.
Escogemos la opción del menú Self Tests.
Seleccionamos uno de los tres modos posibles de auto evaluación: uno
para el modo modulación y dos para el modo DAC. Por defecto, la
opción "Modulation Self Test" es seleccionada.
73
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 30: Ventana de auto evaluación.
ƒ
ƒ
Marcamos la casilla “Enable Self Test Modes”. Esto habilita los
procedimientos “Self Test Modes” y los botones de opción.
Presionamos sobre el botón“Load”.
Tras la descripción de las utilidades del software nos remitimos al anexo para
obtener una detallada exposición de los pasos necesarios para configurar la plataforma
de medida y para trabajar en los distintos modos de operación.
74
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
III.7. AD9857 EN DISPOSITIVOS REALES.
Como hemos estudiado, el AD9857 no sólo presenta un alto rendimiento sino
que es muy versátil. Estos son varios de los motivos por los cuales podemos encontrarlo
integrado en diferentes sistemas de comunicaciones. En este último apartado del
capítulo de estudio del dispositivo pretendemos mostrar algunos de estos sistemas.
• En primer lugar describiremos una placa del fabricante ICS. Se trata del modelo
ICS 564. El sistema actúa como un módulo PMC DAC de alto rendimiento. Según
el fabricante, está diseñado para comunicaciones, radares y aplicaciones de medida
y test. El siguiente diagrama muestra sus componentes:
Figura III. 31: Esquema del ICS 564.
Observamos cómo el núcleo principal es una FPGA XILIN XC2V1000 para
procesamiento en banda base que se comunica con 4 AD9857’s mediante sus
respectivas colas FIFO. A su vez, el usuario actúa sobre la FPGA a través de un
puerto de entrada/salida.
Por tanto, las características de la señal de salida de este sistema son las propias
del AD9857. La función principal es la de convertidor digital-analógico pero son
utilizables los tres modos de operación del AD9857, pudiendo trabajar hasta con 4
salidas distintas.
Se trata de una eficiente combinación entre coste, tamaño y rendimiento en una
única placa. La implementación física del dispositivo se puede observar en la
siguiente imagen:
75
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
Figura III. 32: ICS 564.
• En segundo lugar hacemos mención al proyecto que un profesor alemán está
llevando a cabo en el departamento de Ingeniería de Comunicaciones de la
Universidad de Bremen. Se trata de implementar un Generador Senoidal DDS
mediante el AD9857 de Analog Devices. El esquema del proyecto se muestra en la
Figura III.33.
Podemos observar que la configuración utilizada es la que consideramos típica y
más acertada: a través del puerto paralelo de un ordenador, el usuario se comunica
de forma bidireccional con una FPGA o CPLD y ésta, a su vez, realiza el
procesamiento en banda base y alimenta al AD9857 proporcionándole la
información necesaria, ya sea de control o de datos.
Por tanto, podemos justificar la descripción inicial de este apartado en la que se
decía que el AD9857 era muy versátil comentando que, al igual que en el primer
ejemplo la función principal del AD9857 era la de DAC, en este caso el modo
fundamental debe ser el de tono único para que el dispositivo actúe como DDS.
Figura III. 33: Esquema del proyecto alemán.
76
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
El trabajo de este profesor no se ha quedado en el mero estudio sino que lo ha
implementado físicamente. Para ello ha elegido una CPLD del fabricante XILINX,
particularmente el modelo CoolRunner XCR3064XL. Se trata de un dispositivo de
64 macrocélulas de baja potencia. El sistema está optimizado para trabajar a
3.3Voltios al igual que el AD9857. La frecuencia de sistema máxima es 192MHz,
muy cercana a los 200MHz del AD9857.
La imagen siguiente muestra el resultado de la implementación:
Figura III. 34: Generador DDS.
• En tercer lugar nos hacemos eco de un estudio del departamento de Radio
Electrónica de la Universidad de Praga basado en la generación de señales
moduladas digitalmente de banda estrecha mediante un elevador de frecuencia
digital en cuadratura. Según el estudio, nuestro dispositivo es muy útil en sistemas
VDL (“Very high frequency Digital Link”) empleados en aviación.
El hardware prototipo del modulador VDL consiste en un DSP para la
generación de las muestras digitales discretas de la señal modulada y en un
“upconverter” digital en cuadratura para modular la señal. Para el DSP se emplea la
TMS 320C5416 de 16 bits de Texas Instruments y para el modulador se emplea el
AD9857 de 14 bits de Analog Devices. Un esquema básico es mostrado a
continuación:
output
DSP
EVM320C54xx
Extended Card
AD9857
Figura III. 35: Hardware Prototipo.
77
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
• Por último destacamos la ponencia de unos profesores de la Universidad de
Virginia en una conferencia del IEEE en el año 2004 en Atlanta. Se trata de la IEEE
Radio&Wireless Conference. El objetivo es el estudio de sistemas MCMS, “Matrix
Channel Measurement System”. En particular, diseñan un transmisor multicanal que
emplea el AD9857 y cuyo esquemático se muestra a continuación:
Figura III. 36: Esquemático del transmisor.
Podemos observar que son cuatro los AD9857 utilizados para conseguir cuatro
canales transmisores. Cada uno de estos dispositivos está trabajando en el modo de
modulador en cuadratura.
La realización física del sistema se representa a continuación:
78
Capítulo III. Estudio del Modulador AD9857 de Analog Devices.
78MHz
IF Out
78MHz
IF Out
78MHz
IF Out
78MHz
IF Out
AD9857
QDUC
(200MSPS)
Data In
FIFO
256K
Data In
Data In
Data+
Control In
FPGA
Data In
Figura III. 37: Implementación del transmisor.
De este repaso de sistemas reales que integran el AD9857 podemos concluir que
nuestro dispositivo es muy utilizado en tareas de distinta índole lo que certifica los
calificativos empleados en el estudio inicial.
79