Tecnología CMOS – Compuertas lógicas 1 Vdd 0 GND

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1er Cuatrimestre de 2009
Tecnología CMOS – Compuertas lógicas
Autor: Sebastián Horacio Carbonetto
Revisión: Ariel Lutenberg
Actualizado: 25 de mayo de 2009
Introducción: El transistor MOS como llave.
Se puede pensar que el transistor MOS tiene dos estados de funcionamiento.
1. Cuando ∣V GS∣∣V t∣ existe formación de canal, entonces el transistor conduce y se comporta
prácticamente como un cortocircuito.
2. Cuando ∣V GS∣∣V t∣ no existe formación de canal, entonces el transistor esta en corte, y se
comporta como un circuito abierto.
Puede observarse que este es exactamente el comportamiento de una llave. Dependiendo del terminal de
control se comporta como cortocircuito o como circuito abierto. En este caso, se comportan como llaves
controladas por tensión, donde el terminal de control corresponde al Gate.
Como el presente apunte está orientado al diseño de compuertas lógicas en tecnología CMOS, las
tensiones de control serán aquellas que representen a los valores lógicos 1 y 0.
1 V dd
0 GND
Además, únicamente se tendrán en cuenta los valores de tensión (tanto de entrada como de salida) en
estado estacionario, los cuales se encontrarán siempre en el rango [ 0 ; Vdd ]
Es importante notar que a diferencia de los circuitos analógicos, donde la carga se representa con una
resistencia, en los circuitos digitales las cargas son representadas por capacitores. Más aún, en circuitos
MOS, la capacidad de carga engloba todas las capacidades parásitas del nodo de salida. Éstas son:
•
Capacidades de entrada de etapas lógicas posteriores
•
Capacidades parásitas del terminal de salida de la etapa actual
•
Capacidades parásitas de los cables de interconexión
También es importante recordar que los únicos terminales predeterminados de los cuatro que componen un
transistor MOS son el Gate y el Bulk. Los restantes terminales son constructivamente idénticos, y por lo
tanto serán denominados Source o Drain a partir de considerar el potencial al cual cada uno de ellos se
encuentre conectado. En transistores NMOS, el que se encuentra a menor potencial es el Source.
Contrariamente, en PMOS, el Source es el que se encuentra a mayor potencial.
Estudiaremos el comportamiento de los transistores MOS utilizados como llaves comenzando con el análisis
de los transistores NMOS.
Transistores NMOS
En el transistor NMOS, el Bulk es conectado al menor potencial, que corresponde al 0 lógico. Por lo que si el
Gate se encuentra conectado también a esta tensión, no puede formarse canal y no circula corriente. Es
decir que si el Gate se conecta a un 0 lógico, el NMOS se comporta como una llave abierta.
Entonces, para generar canal en el transistor NMOS, la tensión de Gate necesariamente debe ser un 1
lógico, es decir, conectarse a Vdd. Bajo esta condición, se analizará la carga y descarga del capacitor de
salida.
Cuando el capacitor esta cargado a V dd y se impone un 0 a la entrada, el nodo de entrada toma el rol de
Source y el de salida de Drain. Entonces se tiene V GS =V dd , el transistor esta encendido y permite la
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circulación de la corriente de descarga del capacitor hasta alcanzar los 0V (Fig. 1). Nada impide que el
capacitor se descague por completo, por lo que se dice que la llave NMOS impone un 0 fuerte.
Fig. 1: NMOS. Descarga
Ahora con el capacitor descargado, supongamos que queremos cargarlo imponiendo un 1, V dd, a la entrada.
En este caso el potencial más bajo lo tiene el nodo de salida, por lo que pasa a ser el Source, y la entrada
pasa a ser el Drain. El nodo de Gate continúa conectado a V dd, por lo que nuevamente tenemos
V GS =V dd y por lo tanto circulación de corriente de Drain hacia Source que carga el capacitor (Fig. 2). A
medida que se carga el capacitor, disminuye V GS por lo que disminuye también la corriente que circula. Esto
sucede hasta que V GS =V t , momento en el que se anula la corriente y entonces el capacitor deja de
cargarse. Como la tensión de Gate se mantiene fija a V dd, para que se cumpla esta condición la tensión
sobre el capacitor debe ser V C =V S=V dd −V t . Por consiguiente, la llave NMOS no logra cargar al
capacitor por completo. Se dice que la llave NMOS impone un 1 débil.
Fig. 2: NMOS. Carga
Transistores PMOS
Ahora analizaremos el transistor PMOS. Intuitivamente, recordando que un transistor PMOS maneja
tensiones y corrientes inversas al transistor NMOS, se puede ver que el comportamiento del transistor
PMOS será opuesto al del NMOS. De todas maneras, a continuación se realiza un análisis más detallado.
La condición de llave abierta en el transistor PMOS se da para una tensión de Gate correspondiente a un 1
lógico (Vdd), que es el potencial más alto y, por lo tanto, el potencial de Bulk. Al estar el Gate al potencial
máximo no se genera canal y no es posible la circulación de corriente, y por ende, la carga o descarga del
capacitor.
Para generar canal en el transistor PMOS, la tensión de Gate debe ser inevitablemente un 0 lógico (0 V).
Supongamos que el capacitor de carga esta descargado, con una tensión de cero Volts, y a la entrada
imponemos un 1 lógico. Con esta configuración de tensiones, la entrada es el Source y la salida el Drain. De
esta forma se tiene una tensión V GS =−V dd V t , se genera canal, y se produce una corriente de
Source a Drain. Esta corriente va cargando el capacitor, y, como la tensión de Source se mantiene
constante, nada impide que el capacitor se cargue hasta alcanzar una tensión igual a V dd (Fig. 3). En
síntesis, el transistor PMOS impone un 1 fuerte.
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Fig. 3: PMOS. Carga
Ahora supongamos el caso contrario. El capacitor de salida se encuentra completamente cargado, a una
tensión de Vdd, la tensión de Gate es cero y se impone un cero a la entrada. En este caso, el Source es la
salida por estar a mayor potencial, y el Drain es la entrada. Se cumple que V GS =−V dd V t , por lo que
es posible la conducción de corriente y de esta manera comienza a descargarse el capacitor (Fig. 4). Al
descargarse el capacitor, disiminuye su tensión, por lo que aumenta V GS. Cuando la tensión sobre el
capacitor llega a ser |Vt|. (recordar que para un transistor PMOS el valor V t. es negativo), V GS =V t y deja
de circular corriente por el transistor. Al no haber más corriente, el capacitor no puede seguir descargándose
y su tensión queda fija en |Vt|. Es decir, el transistor PMOS impone un cero débil.
Fig. 4: PMOS. Descarga
La tabla 1 resume la situación explicada.
Tabla I: Valores lógicos fuertes y débiles de los transistores MOS
NMOS
PMOS
0
Fuerte
Débil
1
Débil
Fuerte
Llaves en serie
Ahora analizaremos como funcionan las llaves en serie y en la próxima sección, en paralelo. Una vez
terminado este análisis, entender el funcionamiento de las compuertas lógicas para la tecnología CMOS es
inmediato. Realizaremos el análisis para cualquier llave de tres terminales (entrada, salida y control)
independientemente si es NMOS o PMOS. Se hablará de tensión de apertura y tensión de cierre y a final se
diferenciará entre los dos tipos de transistores. El análisis se realiza para dos llaves, pero es fácilmente
ampliable a N llaves.
En cualquier caso, deseamos imponer el estado lógico fuerte (1 para PMOS, 0 para NMOS) en el nodo de
salida. Para lograr este cometido, es necesario que ambas llaves estén cerradas para conectar el nodo de
referencia con el de salida (el del capacitor). Por lo tanto se necesita que A y B se encuentren a V cierre. Si
alguna de las llaves tiene la tensión de control conectada a V apertura, la corriente no encontrará un camino
para unir el nodo de referencia con el nodo de salida y transmitirle su estado lógico (Fig. 5).
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Tabla II: Tensiones asociadas a los transistores MOS
NMOS
PMOS
Estado lógico Fuerte
0V
Vdd
Vcierre
Vdd
0V
Vapertura
0V
Vdd
Fig. 5: Llaves en serie
Fig. 6: Llaves en paralelo
Llaves en paralelo
Nuevamente, deseamos imponer en el nodo de salida el estado lógico fuerte. Entonces, debe existir un
camino de corriente que conecte estos dos nodos. Esto quiere decir que si alguna de las llaves, A o B, se
encuentra a la tensión de cierre, se genera un camino entre ambos nodos y así el estado lógico se impone
en el nodo de salida. Es decir, A, B o ambos deben estar a la tensión de cierre. En el caso en que ambas
llaves tengan su terminal de control conectado a la V apertura, ambas ramas se encuentran a circuito abierto y
no existirá camino posible para que la corriente circule desde el nodo de referencia hasta el nodo de salida
(Fig. 6).
Lógica Combinacional CMOS
Para entender los circuitos combinacionales CMOS, es importante recordar el funcionamiento del inversor
CMOS y la función de cada bloque. También es muy importante familiarizarse con los valores y la función de
tensiones presentados en la última tabla.
Un inversor es un dispositivo de una única entrada (Fig. 7). Esta entrada, se conecta al Gate de cada uno de
lo transistores. También tiene una única salida, a la cual se conectan los terminales de Drain de ambos
transistores. En un principio parecería que existe una redundancia pero no es así, ya que ambos
transistores tienen un rol particular.
Como vimos en la introducción, el transistor NMOS impone un cero fuerte y el transistor PMOS impone un
uno fuerte. Entonces el inversor CMOS, dependiendo del valor de salida que se desea, “elige” cual de los
dos transistores usar para imponer un valor de salida fuerte. El inversor CMOS funciona de este modo no
sólo porque la referencia de los transistores es complementaria, sino también porque lo son las tensiones de
apertura y cierre. Es decir, ante una misma entrada, un transistor está abierto y el otro se encuentra cerrado.
Como se ve, esta complementariedad es lo que logra el funcionamiento del dispositivo, y de ahí el nombre
de la tecnología “Complementary MOS”.
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Fig. 7: Inversor CMOS
Ahora supongamos que tenemos el circuito de la figura 8, y veamos como se comporta.
Fig. 8: NAND CMOS
Los transistores de abajo son dos NMOS en serie. Los transistores NMOS imponen un cero fuerte a la
salida. Recordando lo visto en llaves en serie, para conectar el nodo de salida con el nodo de masa (y así
imponer el cero lógico), ambos transistores deben encontrarse en conducción, entonces la tension de Gate
de ambos transistores debe ser Vdd. Cualquier otra combinación de tensiones, no va a imponer un cero a la
salida.
Por otro lado, el circuito superior corresponde a dos transistores PMOS en paralelo. Los transistores PMOS
imponen u uno lógico fuerte a la salida, y en este caso lo harán siempre y cuando alguno de ellos dos, o los
dos, se encuentren “cerrados”. Para estar en este estado, la tensión de Gate debe ser cero. Es decir,
cuando se tenga algún 0 a la entrada, a la salida se impondrá un uno lógico fuerte.
Revisando lo discutido en los últimos párrafos, para la configuración descripta se obtiene la siguiente tabla
de verdad.
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Tabla III: Tabla de verdad de una compuerta NAND
A
B
Out
Transistor
que conduce
0
0
1
PMOS
0
1
1
PMOS
1
0
1
PMOS
1
1
0
NMOS
Esta tabla corresponde a una compuerta NAND. Por lo tanto, esta configuración sintetiza una compuerta
NAND en tecnología CMOS.
Ahora supongamos que tenemos el circuito de la figura 9. En la parte inferior del circuito hay dos
transistores NMOS en paralelo. En este caso, para imponer el cero fuerte a la salida sólo basta cerrar al
menos alguno de los dos transistores. Para eso, la tensión de Gate de uno de ellos, o de ambos, debe ser
un 1 lógico, así la tensión V GS es tal que existe formación de canal. Por el contrario, si ambos transistores se
encuentran conectados a cero volts (tensión de Gate) no existirá un camino eléctrico entre el nodo de salida
y el nodo de tierra.
Fig. 9: NOR CMOS
El circuito superior son dos transistores PMOS en serie. La única forma de que ambos estén en conducción
y se conecte el nodo de Vdd al nodo de salida, es cuando ambas entradas estén a cero volts. Así, se impone
un 1 fuerte a la salida. Cualquier otra combinación de entrada “abre” uno de los dos transistores y se
interrumpe la conexión.
En este caso se obtiene la siguiente tabla de verdad.
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Tabla IV: Tabla de verdad de una compuerta NOR
A
B
Out
Transistor
que conduce
0
0
1
PMOS
0
1
0
NMOS
1
0
0
NMOS
1
1
0
NMOS
Esta tabla corresponde a una compuerta NOR. Esta configuración sintetiza la compuerta NOR en tecnología
CMOS (Fig. 9).
Si se desea tener una compuerta AND u OR, basta con añadir un inversor a la salida.
Al conjunto de transistores NMOS, se lo denomina RED N, y al conjunto de transistores PMOS se lo
denomina RED P. La siguiente tabla resume la topología de cada red
AND
OR
Red N
Serie
Paralelo
Red P
Paralelo
Serie
Debe notarse que las topologías son también complementarias, enfatizando el nombre de la tecnología.
Ejemplo Nº 1
Supongamos que deseamos sintetizar la siguiente función lógica
Z = AB⋅C D E
Dejamos el análisis en profundidad para el lector, lo que se desea con este ejemplo es enfatizar la síntesis
de la topología. Entonces tendremos:
Función lógica:
 A OR B AND C OR D OR E 
Red N:
 A paralelo B serie C paralelo D paralelo E
Red P:
 A serie B paralelo C serie D serie E 
La figura 10 ilustra el circuito esquemático para esta función lógica.
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Fig. 10: Función Lógica en CMOS
Ejemplo Nº 2
Como segundo ejemplo de implementación de compuertas lógicas, veremos la forma de sintetizar una
compuerta XOR.
Por definición, la compuerta XOR corresponde a la siguiente función lógica:
  A⋅B
XOR= A⋅B
Debe notarse que la compuerta XOR es en verdad una compuerta de 4 entrada, ya que se debe disponer
de los valores originales más los valores negados. Por lo tanto, cada red tendrá cuatro transistores.
Aplicando doble negación, para mantener los mismos valores de salida, y aplicando las leyes de DeMorgan

XOR= A⋅B  A⋅B= AB⋅ A B
Aplicando leyes del álgebra de Boole obtenemos la siguiente expresión
XOR= A⋅B 
A⋅
B
Como se ve, la función XOR puede definirse de dos maneras distintas, como producto de maxitérminos o
como suma de minitérminos, y la salida siempre negada, por tratarse de tecnología CMOS.
Nótese que si bien la salida de la función lógica que define a la XOR es negada, la salida de la compuerta
no lo es, es decid, se trata de una XOR y no de una XNOR.

Producto de maxiterminos XOR= AB⋅ A B

Suma de miniterminos XOR= A⋅B 
A⋅B
Para la red N, se utiliza la suma de minitérminos ya que indica qué entradas deben ser simultáneamente 1
lógico (transistores NMOS en serie) para imponer un 0 lógico a la salida.
Para la red P, se utiliza el producto de maxitérminos, ya que indica qué entradas deben ser simultáneamente
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0 lógico (transistores PMOS en serie) para imponer un 1 lógico a la salida.

 A serie B paralelo  A serie B
  paralelo  A serie B
Red P:  A serie B
Red N:
La figura 14 ilustra el circuito esquemático para la compuerta XOR, incluyendo los inversores de entrada
para conseguir los cuatro valores lógicos necesarios.
Siguiendo las explicaciones detalladas en el presente apunte, el lector debe ahora encontrarse en
condiciones de sintetizar cualquier función lógica en tecnología CMOS.
Fig. 11: XOR. CMOS
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