técnicas para la simulación de los efectos de la radiación cósmica

Escuela Superior de Ingenieros
Universidad de Sevilla
TÉCNICAS PARA LA
SIMULACIÓN DE LOS EFECTOS
DE LA RADIACIÓN CÓSMICA
EN UN DISPOSITIVO CMOS
Trabajo Fin de Máster
Autor: Juan M. Mogollón García
MÁSTER OFICIAL EN ELECTRÓNICA, TEORÍA DE LA
SEÑAL Y COMUNICACIONES
Sevilla, 18 de noviembre de 2008
A Aurora, mi modelo 3D de apoyo y comprensión...
Índice general
1. Introducción
5
1.1. Electrónica y radiación cósmica en la carrera espacial . . . . . . .
5
1.2. Tests de fiabilidad . . . . . . . . . . . . . . . . . . . . . . . . . .
7
1.3. El papel de la simulación . . . . . . . . . . . . . . . . . . . . . .
9
1.4. Tipos de daño en tecnologías CMOS . . . . . . . . . . . . . . . .
11
2. Técnicas y Herramientas de Simulación
12
2.1. Spectre-CADENCE . . . . . . . . . . . . . . . . . . . . . . . . .
12
2.1.1. Localización de nodos sensibles en un biestable . . . . . .
14
2.1.2. Simulación de bit-flip empleando un pulso de corriente . .
15
2.2. SRIM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
20
2.3. TCAD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
3. Simulación 3D
32
3.1. Creación del modelo . . . . . . . . . . . . . . . . . . . . . . . .
33
3.1.1. Obtención de la estructura y dopado . . . . . . . . . . . .
33
3.1.2. Generación del Reticulado (Meshing) . . . . . . . . . . .
35
3.2. Calibración del modelo . . . . . . . . . . . . . . . . . . . . . . .
37
3.2.1. Curva característica Id-Vg . . . . . . . . . . . . . . . . .
38
3.2.2. Curva característica Id-Vd . . . . . . . . . . . . . . . . .
42
3
ÍNDICE GENERAL
ÍNDICE GENERAL
3.2.3. Respuesta transitoria a escalón . . . . . . . . . . . . . . .
46
3.3. Simulación SEE . . . . . . . . . . . . . . . . . . . . . . . . . . .
51
3.3.1. Impacto de partículas alfa . . . . . . . . . . . . . . . . .
52
3.3.2. Impacto de otros iones . . . . . . . . . . . . . . . . . . .
60
4. Conclusiones y trabajo futuro
68
5. Modelos HSPICE
70
4
Capítulo 1
Introducción
1.1. Electrónica y radiación cósmica en la carrera
espacial
Los efectos de la radiación ionizante sobre dispositivos semiconductores se
ponen de manifiesto por primera vez al detectarse anomalías en vuelo en la electrónica a bordo de las primeras misiones espaciales. Desde el comienzo de la era
espacial, se ha tenido constancia de este tipo de anomalías[1].
El primer satélite artificial de los Estados Unidos, el Explorer I, lanzado el
31 de Enero de 1958 portaba un contador Geiger de partículas ionizantes en un
experimento propuesto por J.A. Van Allen. El contador dejó de contar partículas
cuando el satélite alcanzó una determinada altura. Posteriormente se supo que el
contador había saturado. Ese día se descubrieron los Cinturones de Van Allen.
Su existencia se confirmó durante la misión Explorer III, cuyo lanzamiento tuvo
lugar el 26 de Marzo de 1958. En la figura 1.1 se observa el confinamiento electromagnético de partículas cargadas en la magnetosfera terrestre que ocasiona los
llamados Cinturones de Van Allen.
5
Introducción
1.1 Electrónica y radiación cósmica en la carrera espacial
Figura 1.1: Cinturones de Van Allen
Unos años después del lanzamiento del satélite Explorer I, el 10 de Julio de
1962, se lanzó el satélite de telecomunicaciones americano Telstar, diseñado y
construido en los laboratorios Bell. El satélite Telstar abrió la era de las telecomunicaciones vía satélite.
Un día antes del lanzamiento del satélite, el 9 de Julio de 1962, el gobierno
americano realizó una prueba nuclear en altitud. Entre otras consecuencias, el experimento nuclear inyectó gran cantidad de electrones en el escudo magnético de
la Tierra, aumentando los efectos de los Cinturones de Van Allen sobre la electrónica del satélite Telstar. El mal funcionamiento de éste terminó con la pérdida
total del satélite el 21 de Febrero de 1963. Fue el primer caso de pérdida de un
satélite debido a los efectos de la radiación sobre la electrónica.
En 1978, Intel observó una serie de errores en memorias DRAM (Dynamic
Random Access Memory) que operaban a nivel del mar. A estos efectos se les denominó efectos de evento simple o SEE (Single Event Effect), ya que son provocados por el paso de una única partícula. En el caso observado, se demostró que
la existencia de trazas de elementos radiactivos en el encapsulado de los chips
daba lugar a partículas alfa de alta energía a las que se atribuyó los fallos en las
memorias.
6
Introducción
1.2 Tests de fiabilidad
Aunque el caso del Telstar fue indirectamente provocado por la mano del
hombre, las anomalías en la electrónica causadas por la radiación cósmica natural procedente del viento solar, rayos cósmicos y Cinturones de Van Allen se
manifestaron desde el comienzo de la exploración espacial. En internet 1 pueden
encontrarse datos sobre anomalías en vuelo registradas hasta la fecha.
1.2. Tests de fiabilidad
Tanto en la fase de diseño de un circuito integrado, como durante las pruebas
de validación del chip para su uso en ambientes de alta radiación, existen técnicas
para la inyección de fallos en el sistema, para así probar la fiabilidad de éste.
Este tipo de técnicas son muy importantes durante la fase de diseño del chip,
si bien alguna de ellas necesita la existencia física del dispositivo bajo test. A
continuación se realiza una clasificación de estas técnicas[2]
Técnicas de inyección hardware
La inyección de fallos hardware implica el desarrollo de una plataforma
hardware específica y por supuesto la existencia física del chip. Por tanto,
no son técnicas válidas para diseño robusto de circuitos electrónicos, a no
ser que sea posible la fabricación de prototipos de bajo coste. Generalmente
son técnicas que implican una gran velocidad de ejecución del test, aunque
la ventaja en la velocidad de ejecución se ve contrarrestada por el tiempo
necesario para la preparación de la prueba y el procesado de resultados,
además son técnicas bastante rígidas en el sentido de que la obserbavilidad y
controlabilidad son limitadas o casi nulas. Entre estas técnicas se encuentra
el stuck-at o bridging de los pines de un chip. Este enfoque se denomina pin
level.
1
http://www.sat-index.com
7
Introducción
1.2 Tests de fiabilidad
Dentro de este tipo de técnicas se encuentran los test de irradiación en aceleradores de partículas, en las que el SUT (System Uder Test) es irradiado con
iones que emulan el entorno de radiación en órbita.
Técnicas de inyección en prototipos o sistema final
En este grupo se encuentran las técnicas de inyección de fallos en prototipos
de sistemas microprocesados. Consisten en la modificación del código que
se ejecuta en el microprocesador del SUT para alterar el estado del sistema,
tal y como ocurriría con el impacto de una partícula. Es posible inyectar fallos en varios niveles de abstracción, desde el nivel RTL(Register Transfer
Level) o fallos en memorias, a fallos de aplicaciones como duplicación de
paquetes en redes de comunicación. El método predominante consiste en la
inclusión de CEUs (Code Emulated Upsets) que introducen un fallo en una
determinada posición de memoria cuando son ejecutados. El mecanismo
de disparo para la inyección va asociado generalmente a una interrupción,
controlable mediante un temporizador o a través de algún pin dedicado (interrupción hardware)
Técnicas híbridas: emulación hardware
Este tipo de técnicas combinan las características de las técnicas basadas
en simulación y las basadas en inyección hardware[3][4]. Generalmente se
emplean FPGAs y es necesario disponer de una descripción HDL del SUT
(en ocasiones sólo es necesaria la netlist). Se restringe a la emulación de
circuitos digitales. La metodología más común consiste en sintetizar una
versión gold del modelo HDL y una réplica que será inyectada. Estas dos
síntesis del circuito se ejecutan en paralelo y se comparan las salidas de
ambas, tras la inyección del fallo es posible detectar discrepancias en las
salidas, con lo que se registra un error. De esta forma es posible analizar a
8
Introducción
1.3 El papel de la simulación
velocidad hardware, encontrándose las penalizaciones de tiempo en la comunicación con el host que almacena la información acerca de los errores y
se encarga de gestionar las campañas de inyección de fallos.
Técnicas basadas en simulación
En este caso se simula un modelo del SUT en una computadora. Los fallos
son inyectados alterando los niveles lógicos del modelo durante la simulación. Esto se consigue por varios medios, en función de la naturaleza
del modelo del SUT. Para un modelo de nivel RTL creado a partir de una
descripción HDL(Hardware Description Language), se puede emplear un
simulador como ModelSim. También es posible el modelado a nivel de
puerta lógica o incluso a nivel de transistor[5], con lo que el procedimiento
de inyección varía. En la mayoría de casos, se garantiza una gran observabilidad y controlabilidad del circuito, siendo posible atacar cualquier parte
del diseño. El problema es que generalmente requiere un gran tiempo de
computación, lo que hace que se consideren técnicas lentas.
El presente trabajo se centra en un conjunto de técnicas basadas en simulación
para el estudio a nivel de dispositivo de los efectos de la radiación ionizante.
1.3. El papel de la simulación
La validación de componentes electrónicos para su uso en misiones espaciales
se realiza generalmente en aceleradores de partículas, ya que es el experimento
que más aproxima las condiciones de operación de los componentes en órbita.
Una posible técnica alternativa puede ser la inyección de fallos empleando láseres
pulsados por debajo del picosegundo. La comunidad científica lleva haciendo desde hace años un esfuerzo considerable para equiparar los tests de irradiación con
9
Introducción
1.3 El papel de la simulación
láser pulsado a los tests en aceleradores de partículas[6][7]. La ventaja de un experimento de irradiación láser sobre una prueba en un acelerador de partículas
reside fundamentalmente en la reducción de los costes asociados al uso de aceleradores. El tiempo de haz es limitado y su coste suele ser prohibitivo, lo que hace
que la repetibilidad del experimento sea limitada. Sin embargo, el equipamiento
necesario para un test de irradiación láser tiene un coste comparablemente menor,
y su mantenimiento es también menos costoso. Esto hace que sea mucho más
asequible la creación de un laboratorio in home de irradiación láser para tests de
circuitos integrados. Sin embargo, hoy en día, el uso del láser para validación de
componentes microelectrónicos está bajo estudio por lo que es inevitable el uso
de aceleradores de partículas.
Una de las grandes ventajas de las herramientas de simulación es que permiten
la obtención de resultados en la fase de diseño del circuito integrado, de modo
que se pueden probar técnicas de “endurecimiento ” de la electrónica. El uso de
simulaciones con este fin no es tratado en este trabajo, aunque las pautas a seguir
serían idénticas.
En este trabajo fin de máster se explota el uso de herramientas de simulación
en la fase de test o validación del circuito integrado. A la hora de configurar
un test de radiación en un acelerador es necesario realizar un estudio exhaustivo del experimento que se pretende realizar. El uso de un acelerador, incluso de
los considerados de baja energía, implica el establecimiento de gran cantidad de
parámetros experimentales, que involucran fundamentalmente al tipo de ión, su
energía, abundancia de la especie iónica, limitaciones del electroimán selector y
la focalización del haz en la parte de interés del blanco. El ajuste de todos estos parámetros in situ es prohibitivo ya que conlleva multitud de pruebas del tipo
ensayo-error. Es por esta razón por la que resulta imprescindible el uso de herramientas de simulación en campañas de test.
10
Introducción
1.4 Tipos de daño en tecnologías CMOS
1.4. Tipos de daño en tecnologías CMOS
Dentro del ámbito de este trabajo, se puede considerar que existen dos tipos
de intercambio de energía radiación-materia; el desplazamiento atómico o implantación iónica tras una colisión y la ionización directa o indirecta (donde intervienen reacciones nucleares)[8].
Los principales daños producidos en tecnologías CMOS están asociados a dos
fenomenologías. Por un lado existen daños asociados a la dosis total acumulada
de radiación o TID (Total Ionizing Dose) y por otro lado existen daños asociados
a eventos simples o SEE (Single Event Effects).
Los principales daños de tipo TID están asociados, a su vez, a una degradación
de las características del dispositivo debida a una exposición prolongada a la radiación. Los defectos introducidos por colisión en el substrato de un circuito integrado pueden terminar alterando propiedades intrínsecas del semiconductor como
la movilidad o vida media de los portadores. Por su parte, la carga atrapada en el
óxido de puerta puede modificar el valor de la tensión umbral del transistor
.
Dentro de los efectos asociados a eventos simples, existen daños de tipo destructivo por Latch-up o SEL (Single Event Latch-up), daños de tipo transitorio o
SET (Single Event Transient) de especial interés en electrónica analógica y daños
de tipo lógico o SEU (Single Event Upset). La aplicabilidad de las técnicas desarrolladas en este trabajo se encuentra en el estudio de daños debidos a eventos
simples, en particular se realiza un análisis de la conmutación de un biestable tras
el paso de una partícula ionizante. Se analiza por tanto la fenomenología asociada
a la conmutación de un elemento de memoria.
11
Capítulo 2
Técnicas y Herramientas de
Simulación
2.1. Spectre-CADENCE
En la fase de diseño del circuito integrado con un toolkit de diseño como
CADENCE, es posible realizar simulaciones a nivel de transistor de la respuesta
del circuito a los efectos de la radiación en la electrónica. Spectre es el simulador
SPICE de CADENCE.
Para una primera batería de experiencias de radiación se ha desarrollado un
chip digital en tecnología AMIS C5 de 0.5m y 3 metales[9], lo cual ha sido
posible gracias al programa educacional MOSIS1 del gobierno estadounidense. El
diseño implementado permite observar la ocurrencia de SEE y tiene como única
funcionalidad ser blanco en un ensayo de radiación y que la naturaleza y localización del fallo pueda ser obtenida inspeccionando las salidas del mismo.
El circuito implementa dos secciones bien diferenciadas. Por un lado existe
un Shift Register(SR) de 32 bits con salida serie y paralelo y por otro lado hay 4
1
http://www.mosis.com
12
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.1: Diagrama de Bloques del CI
registros de 8 bits con carga paralela o serie y salida serie(PS). Ambas secciones
se interconectan por dos arrays de puertas XOR tal y como se muestra en la figura
2.1. Las matrices XOR tienen como entradas los 32 bits cargados en el SR y su
salida son 4 buses idénticos de 8 bits que sirven de entrada paralela en los registros
PS. La carga en paralelo de estos registros PS sólo se habilita a través de una señal
externa (ENA). Cuando esta señal no está habilitada, los registros PS son cargados
en serie de la forma en que se muestra en la figura 2.1.
Con esta estructura se consigue localizar el fallo en el caso en que el experimento de radiación sea desfocalizado, es decir, que exista un flujo aleatorio de
partículas cargadas sobre toda la superficie del chip, como es el caso de una línea
de haz común de un acelerador de partículas. En caso de que se produzca un bitflip en el SR, el SEU se manifestará en todas las salidas del chip (SRout, PS1out y
PS2out), en caso de que ocurra un fallo de tipo transitorio en una de las matrices
XOR, si el transitorio es capturado por algún registro PS, el error aparecerá sólamente en una de las salidas PS, en función de la matriz XOR afectada, además el
error debe aparecer en dos posiciones en la cadena de 16 bits leída de PS. Finalmente, si el fallo ocurre en uno de los registros PS, el error aparecerá en una de
las salidas PS y en una única posición de la cadena de 16 bits.
13
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.2: Esquemático de un FF con puertas triestado
Un primer acercamiento al problema de la determinación de los daños producidos en un circuito integrado digital es el análisis apriorístico de las regiones
sensibles en las estructuras básicas del chip. En este caso, la estructura de mayor
interés son los biestables Máster-Slave que conforman los registros SR y PS.
2.1.1. Localización de nodos sensibles en un biestable
En un circuito digital CMOS, los nodos de mayor susceptibilidad se corresponden con los drenadores de los transistores en «OFF» que forman parte de alguna estructura metaestable realimentada, como por ejemplo dos inversores en
realimentación[10]. Los biestables del circuito bajo estudio son del tipo MasterSlave con puertas triestado, con captura en flanco de subida. El esquema del biestable o flip-flop (FF) se muestra en la figura 2.2, donde se observa que existen
estructuras de inversores en realimentación. En función del nivel de la señal de
reloj, el latch se encuentra en la etapa del Maestro o en la etapa del Esclavo, esto
implica que los nodos sensibles lo son sólo durante la mitad de la fase de reloj,
aquella en que la etapa se encuentra latcheada.
En la fig 2.3 se observan los nodos de interés para una campaña de test en
la que en el SR se están introduciendo series de «0» lógicos. Como se puede
14
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.3: Esquemático a nivel de transistor de un FF
comprobar, los nodos seleccionados corresponden a drenadores de transistores
cortados cuando . Cuando el reloj se encuentra a nivel bajo, el nodo
sensible es el de la derecha, mientras que cuando el reloj está a nivel alto, el nodo
sensible es el de la izquierda.
Estos nodos se pueden localizar fácilmente en el layout físico del biestable,
su posición se muestra en la figura 2.4. Se puede apreciar como el blanco de la
derecha presenta una ventana de 0.3m para llegar al drenador. Este detalle es importante en experimentos de irradiación láser, donde el metal (en azul) que rodea
a la ventana del drenador (en verde) es totalmente opaco al haz láser. Cuando la
herramienta de test lo permite y el experimento así lo requiere, se puede focalizar
en regiones micrométricas o submicrométricas. Para ello, es muy importante el
conocimiento del layout físico del chip, bien por microscopía, o bien porque el
chip es de producción propia y se dispone de esa información.
2.1.2. Simulación de bit-flip empleando un pulso de corriente
A partir del esquemático del circuito diseñado en CADENCE, se pueden realizar medidas de sensibilidad a SEU empleando el simulador Spectre[11]. Para
ello se sitúa una fuente de corriente pulsada en el nodo sensible, con la misión de
15
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.4: Layout de un FF
simular el efecto de generación y movimiento de cargas que sigue al paso de un
ión o un pulso láser[12]. En el caso de un transistor NMOS cortado, el paso de
radiación ionizante establece un camino eléctrico en el substrato que permite que
la carga almacenada en el nodo de drenador sea evacuada y por tanto la tensión
caiga. Si esta caída de tensión es lo suficientemente grande y prolongada, puede
hacer que el estado del biestable sea conmutado, dando lugar a un bit-flip. En la
figura 2.5 se observa como se sitúa la fuente de corriente en el drenador de uno de
los transistores identificados como puntos sensibles del circuito.
La forma del pulso de corriente depende de varios factores, existen expresiones analíticas para caracterizar el transitorio de corriente generado, sin embargo, es común emplear una doble exponencial[13]:
(2.1)
El parámetro es la carga total evacuada del nodo, resultante de integrar
el pulso de corriente entre 0 e ½. Los parámetros y son los tiempos típicos
16
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.5: Inserción de fuente de corriente pulsada para la simulación de respuesta transitoria al paso de radiación ionizante
de subida y caída de la doble exponencial. Para que la fuente de corriente tenga la forma analítica deseada, ésta debe codificarse en el lenguaje de descripción
hardware AHDL (Analog Hardware Description Language) de CADENCE. En
la figura 2.6 se observa la forma del pulso para ciertos valores de los parámetros , y . Con la simulación en Spectre pretendemos obtener los valores
aproximados de los parámetros que consiguen conmutar el valor lógico almacenado por el flip-flop. Los tiempos de subida y bajada de la doble exponencial no
son críticos, por eso se consideran valores típicos en este tipo de simulaciones:
Estos tiempos están relacionados con la respuesta del semiconductor a la carga
generada. Las corrientes de drift que aparecen en la región de deplexión debido a
la presencia de altos campos eléctricos contribuyen a la primera parte del pulso.
Por su parte, la carga generada fuera de la región de deplexión es recolectada por
difusión en un proceso más lento que contribuye a la parte final del pulso. Además,
existe otro fenómeno en tecnologías CMOS que contribuye a la generación de
corrientes de drenador. Instantes después del paso de radiación ionizante, el campo
17
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.6: Pulso de corriente correspondiente a la ec. 2.1 para y Figura 2.7: BJT parásito en transistor NMOS
18
,
Técnicas y Herramientas de Simulación
2.1 Spectre-CADENCE
Figura 2.8: Barrido paramétrico en . Conmutación de «1» a «0» lógico
eléctrico en el substrato se ve perturbado, de manera que aparece una diferencia
de tensión en la unión entre la fuente y el substrato del transistor, dando lugar a la
polarización en directa de la base del transistor bipolar lateral parásito (ver figura
2.7).
El procedimiento a seguir consiste en realizar simulaciones de transitorios barriendo el parámetro , para obtener el umbral para el cual se produce la conmutación. El mínimo valor de que produce bit-flip se denomina . En la
figura 2.8 se observa el resultado de un barrido paramétrico para uno de los nodos
sensibles del biestable. De estas simulaciones se extrae un valor de carga crítica:
³ (2.2)
Este valor de carga está relacionado con la carga generada por ionización,
pero no es la misma, ya que hay que tener en cuenta las pérdidas de portadores
por recombinación además del efecto de amplificación causado por el encendido
del transistor BJT parásito, que en ocasiones supone un 30-40 % de [14]. Por
tanto, la carga evacuada del nodo no es igual a la carga generada por ionización
19
Técnicas y Herramientas de Simulación
2.2 SRIM
en el substrato. En [15] se realiza un estudio heurístico para la estimación de la
carga crítica en un experimento de irradiación láser, en función de los parámetros
del láser y otras variables experimentales.
El resultado obtenido con la simulación Spectre es una primera aproximación
al valor umbral de carga necesaria para conmutar una estructura de inversores
realimentados en la tecnología bajo estudio. El valor de carga crítica obtenido
será una referencia fundamental en las técnicas de simulación que se describen a
continuación.
2.2. SRIM
La fórmula de Bethe describe la pérdida de energía por ionización de partículas cargadas en movimiento (protones, partículas alfa, iones) excepto electrones,
cuando éstas atraviesan un material. Esta fórmula fue planteada por Hans Bethe
en 1930:
(2.3)
En esta fórmula, es la relación , es la velocidad de la partícula cargada, la
velocidad de la luz, es la energía de la partícula, es la distancia recorrida por
la partícula, es la carga de la partícula, es la carga del electrón, es la masa
en reposo de la partícula, la densidad electrónica del material, es la energía
promedio de ionización del material y la permitividad eléctrica del vacío.
La fórmula 2.3 considera que la partícula cargada se encuentra totalmente desprovista de electrones, por lo que no resulta una buena aproximación para iones
a baja velocidad o de número atómico elevado. La teoría LSS (Lindhard-ScharffSchiott) mejora el tratamiento teórico de la interacción ión-materia incluyendo un
modelo completo de la dependencia del estado de carga del ión con su velocidad
en el material. SRIM[16] (Stopping Range of Ions in Matter) es un software libre
20
Técnicas y Herramientas de Simulación
2.2 SRIM
para el estudio del paso de iones a través de materiales
2
que aglutina todos los
avances teóricos y semiempíricos que han tenido lugar desde la fórmula de Bethe,
el abanico de posibilidades de esta herramienta es amplio:
Rango de iones en materiales
Implantación iónica
Sputtering
Transmisión de iones
Radioterapia con iones
El simulador realiza un tratamiento mecánico-cuántico de las colisiones iónátomo. El cálculo se realiza mediante algoritmos estadísticos que obienen el promedio de una serie de colisiones que tienen lugar en un determinado rango incremental de la trayectoria del ión. El estado de carga del ión dentro del material es descrito usando el concepto de carga efectiva, que incluye un estado de carga del ión
dependiente de la velocidad del mismo y considera apantallemiento de Coulomb
de largo alcance debido al “mar de electrones” del blanco.
Con el fin de obtener la carga generada por el paso de iones, el interés de este
trabajo se centra en la interacción por ionización directa con el material. La salida
del simulador es la energía depositada a lo largo de la trayectoria del ión, que se
puede convertir en carga a través de la energía de creación del par electrón-hueco,
que en el caso del Silicio es:
(2.4)
El uso de este simulador en el estudio de dispositivos semiconductores puede
arrojar información elemental sobre los procesos de generación de carga debidos
al paso de iones y ha sido explotado en diversos trabajos[17][18].
2
http://www.srim.org
21
Técnicas y Herramientas de Simulación
2.2 SRIM
El rango de los iones y la energía depositada por ionización directa son variables necesarias, junto al volumen crítico de recolección de carga, para integrar la
cantidad de carga y obtener un límite superior para la carga del nodo que puede
ser evacuada. Las dos primeras variables son extraídas de las simulaciones en
SRIM, sin embargo, el volumen crítico para la recolección de carga depende de
la tecnología. Para tecnologías de 130nm la profundidad a la cual la recolección
de carga satura es aproximadamente de 1 micra. Cuando la estela de carga generada por el paso de un ión tiene una profundidad superior a una micra, ésta no
contribuye a la corriente transitoria de drenador[19]. Para la tecnología AMIS C5
se ha estimado a priori una profundidad crítica de 3m dado que se trata de una
tecnología de 0.5m.
El modelado del blanco consiste en la superposición de capas de material, para
replicar la sección transversal de la oblea de silicio. Para simplificar esta estructura
sin reducir el poder de frenado de las capas superiores del chip, se ha optado por
disponer la siguiente composición:
Material
Espesor
Densidad (g/ ¿ )
Oxido (SiO2)
1.5m
2.200
Metal1 (Al)
0.94m
2.702
Substrato
6m
2.321
Tabla 2.1: Modelo de capas del blanco AMIS C5
En la figura 2.9 se observa una captura de pantalla del software SRIM. En
la parte superior se muestra información sobre el ión usado como proyectil, y
en la parte inferior se define la estructura de capas del blanco. Empleando este
modelo de capas se pueden ensayar diferentes iones para obtener los perfiles de
ionización directa. En la sucesión de figuras 2.10 se muestra el perfil de LET
(Linear Energy Transfer) para diferentes iones a diferentes energías. Las gráficas
22
Técnicas y Herramientas de Simulación
2.2 SRIM
Figura 2.9: Captura de pantalla de SRIM
se han obtenido promediando sobre un total de 1000 ensayos. En 2.10-a se observa
el LET correspondiente a Fe a 200MeV. Como puede comprobarse, la deposición
de energía es prácticamente constante en el bulk, lo cual es el comportamiento
típico de iones pesados a alta energía, el valor de LET es aproximadamente de 650
eV/Å, o lo que es lo mismo 6.50 MeV/m. Esta energía depositada por ionización
directa, teniendo cuenta el resultado 2.4, supone una generación de portadores
de 1.806
e-h/m. A medida que disminuye la energía del ión, disminuye el
rango de éste, incluso para valores de Z relativamente bajos. El rango del ión
en el material depende fundamentalmente de su energía (velocidad) y su número
atómico (Z) (ver ecuación 2.3)
A partir de los perfiles de ionización, se puede obtener aproximadamente la
carga depositada en el volumen crítico del transistor. Para ello se integra el área
bajo la curva para una profundidad crítica de unas 3 m. La tabla 2.2 resume este
cálculo para las diferentes especies ensayadas en las simulaciones de la figura
2.10.
A la vista de estos resultados, y comparando con el valor de referencia para
de 510 fC obtenido en el subcapítulo 2.1.2 se concluye que de las especies
23
Técnicas y Herramientas de Simulación
2.2 SRIM
(a) Fe 200 MeV
(b) Ca 100 MeV
(c) S 50 MeV
(d) Al 25 MeV
(e) Mg 12 MeV
(f) O 6 MeV
Figura 2.10: Perfil de LET para diferentes iones
24
Técnicas y Herramientas de Simulación
Especie iónica Energía (MeV)
2.2 SRIM
Carga generada (fC)
Fe
200
866.7
Ca
100
666.7
S
50
500.0
Al
25
360.0
Mg
12
143.3
O
6
65.3
Tabla 2.2: Deposición de carga en el modelo de capas del blanco AMIS C5
iónicas simuladas, únicamente el Hierro y el Calcio se encuentran en condiciones
de generar bit-flips en el circuito integrado de test.
Este resultado es interesante de cara a la configuración de un experimento de
radiación en un acelerador de partículas sobre el chip AMIS C5. En un acelerador lineal como el Tandem Van der Graaf de 3MV del CNA (Centro Nacional
de Aceleradores3 ) en la Universidad de Sevilla, la disponibilidad de especies iónicas es elevada, sin embargo existen limitaciones en la energía a la que pueden
acelerarse dichos iones. La principal limitación en energía la impone el máximo
potencial electrostático disponible (3MV). La energía disponible depende del estado de ionización del ión, expresada en MeV, esta energía se obtiene de:
(2.5)
donde es el estado de valencia del ión. Obtener un estado de ionización por encima de +6 es posible, pero la cantidad de iones del haz se reduce drásticamente,
obteniéndose corrientes demasiado bajas. Tomando un valor de ionización de +5
como límite superior, de la ecuación 2.5 se extrae que la máxima energía absoluta
para el acelerador es de 18 MeV. Además del límite impuesto por la cámara de
3
http://centro.us.es/cna/
25
Técnicas y Herramientas de Simulación
2.2 SRIM
Figura 2.11: Planta del acelerador Tandem Van der Graaf del CNA
aceleración electrostática, existen limitaciones en los máximos campos magnéticos aplicables en los dispositivos de guiado y focalización del haz de iones. En
primer lugar, el proceso de stripping en la camara de aceleración da lugar a varios
estados de valencia del ión, para seleccionar la especie elegida existe un electroimán de 90o que actúa como imán selector curvando la trayectoria del haz, de
manera que únicamente la especie iónica con la energía requerida por el operador
tome la trayectoria adecuada (ver figura 2.11). En segundo lugar, la focalización
del haz con lentes electromagnéticas impone una severa limitación a la energía
puesta en juego en el experimento. Estos dos elementos limitan la disponibilidad
iónica y energética del CNA. Atendiendo a la tabla 2.2, únicamente los experimentos con Magnesio y Oxígeno serían realizables.
El procedimiento de simulación descrito en este subcapítulo concluye que es
materialmente imposible realizar un experimento de inyección de bit-flips en el
acelerador Tandem Van der Graaf del CNA sobre un chip digital CMOS fabricado
en un proceso AMIS C5.
26
Técnicas y Herramientas de Simulación
2.3 TCAD
Sin embargo, hay dos elementos clave en el método seguido hasta ahora que
hacen que los resultados obtenidos puedan ser cuestionados en cierta medida. En
primer lugar, las simulaciones llevadas a cabo en Spectre introducen una fuente de
corriente en el circuito. La forma de este pulso de corriente afecta decisivamente
al valor , de manera que si en lugar de una doble exponencial se simulase
un pulso cuadrado, el valor de sería del orden de miles de fC. Por tanto,
al imponer una forma para el pulso de corriente se está condicionando la medida. En segundo lugar, para la obtención de en las simulaciones SRIM, se
ha considerado un valor aproximado de volumen crítico atendiendo a referencias
bibliográficas sobre otras tecnologías, esta aproximación puede o no ser adecuada. Para evitar este tipo de inferencias, es necesario recurrir a la simulación de
elementos finitos del dispositivo semiconductor ante el impacto de partículas cargadas. Para tal fin se propone el uso de la herramienta descrita en el siguiente
subcapítulo.
2.3. TCAD
TCAD (Technology Computer Aided Design) es una suite de herramientas
software para la simulación de procesos de fabricación y modelado de dispositivos semiconductores[20]. El uso de tecnologías submicrónicas y el advenimiento de tecnologías nanométricas tiene un impacto directo en la susceptibilidad de
los dispositivos microelectrónicos a la ocurrencia de SEUs[21], y este tipo de herramientas se antojan decisivas en la evaluación de estas tecnologías. La progresiva mejora en la capacidad de cómputo de los equipos microprocesadores permite
el uso de herramientas como TCAD en la simulación de la física de estado sólido
que subyace a los fenómenos de paso de radiación ionizante a través dispositivos
semiconductores [22]. La resolución por métodos numéricos de la ecuación no
27
Técnicas y Herramientas de Simulación
2.3 TCAD
lineal de Poisson (ec. 2.6) acoplada a las ecuaciones de continuidad de los portadores de carga (ec. 2.7) en un modelo tridimensional de un dispositivo semiconductor es el objetivo que se persigue.
Ö ¡ Ö Ö ¡ ! " Ö ¡ ! " (2.6)
(2.7)
El modelo 3D del dispositivo semiconductor es complejo y engloba desde la estructura física del mismo hasta modelos físicos para la movilidad de portadores,
estrechamiento del band gap o generación de portadores por el impacto de iones.
La parte del modelo correspondiente a la estructura física del mismo es diseñada
por el usuario, y toda la fenomenología que modela las propiedades del semiconductor es añadida mediante comandos en un paso previo a la simulación del
conjunto.
El simulador empleado es Sentaurus Device. Es posible realizar simulaciones
de transitorios, simulaciones DC y AC. Dentro de las simulaciones de transitorios,
cabe la posibilidad de simular un circuito que contenga modelos 3D y modelos
SPICE de dispositivos. Este tipo de simulación se denomina mixed-mode y será
explotada en el próximo capítulo.
En el diagrama de bloques de la figura 2.12 se muestra el procedimiento para
llevar a cabo una simulación. El software Structure Editor permite crear el modelo
estructural del dispositivo, con sus perfiles de dopado. Además permite generar el
reticulado o meshing del dispositivo para la simulación de elementos finitos. Las
principales entradas de Sentaurus Device son el modelo generado con Structure
Editor y el archivo con el script de comandos que completa el modelado físico del
semiconductor y transmite al simulador otras instrucciones para la simulación.
Las herramientas gráficas de TCAD son muy potentes y permiten obtener de
forma visual una gran información acerca del dispositivo. Por ejemplo, es interesante visualizar la extensión de la región de deplexión de las uniones p-n del mo28
Técnicas y Herramientas de Simulación
2.3 TCAD
Figura 2.12: Flujo de trabajo del simulador Sentaurus
delo. En la figura 2.13 se muestra una imagen de un transistor NMOS polarizado
en saturación, se observan claramente las regiones de deplexión en las difusiones
de drenador y fuente, donde el campo eléctrico se maximiza. La figura 2.14 muestra el potencial electrostático en el mismo transistor. La parte en rojo corresponde
al drenador y la puerta, polarizados a la tensión .
El uso de TCAD puede combinarse con SRIM. En Sentaurus Device, el modelo físico para la tasa de generación de portadores debida a iones pesados atravesando el semiconductor admite la configuración del perfil de LET del ión. En
cualquier caso, este perfil se puede mantener constante, lo cual sería adecuado en
la simulación de un impacto de ión Fe a 200 MeV como muestra la simulación
SRIM de la figura 2.10.a. Éste es el uso común del modelo de iones pesados. Sin
embargo, de las simulaciones SRIM se deduce que un perfil de LET constante no
es realista con iones de menor energía como puede verse en la misma figura. Éste
es el caso de los iones disponibles en el CNA. En el ejemplo del Mg 12 MeV, en
la figura 2.10.e, es posible obtener un perfil aproximado del LET del ión tomando una serie de puntos a intervalos regulares, dejando que el simulador interpole
linealmente el resto de los puntos. La posibilidad de incluir en el simulador un
perfil de LET dependiente de la profundidad, hace que el uso conjunto de SRIM
y TCAD sea muy recomendable, sobre todo en el caso de iones de baja energía,
29
Técnicas y Herramientas de Simulación
2.3 TCAD
Figura 2.13: Regiones de deplexión en un transistor NMOS (AMIS C5)
Figura 2.14: Polarización en un transistor NMOS (AMIS C5)
30
Técnicas y Herramientas de Simulación
2.3 TCAD
ya que se incrementa la fiabilidad de los resultados de la simulación.
En el siguiente capítulo se explica en detalle todo el proceso de modelado y
simulación de un transistor CMOS empleando el paquete TCAD.
31
Capítulo 3
Simulación 3D
El presente capítulo describe la utilización de TCAD[23] como herramienta de simulación crítica en la configuración de un experimento de radiación con
iones en el Centro Nacional de Aceleradores. Las aplicaciones que se han empleado principalmente son Sentaurus Structure Editor y Sentaurus Device. Para la
visualización de las salidas del simulador se ha empleado impact para el trazado
de curvas, y tecplot-sv para la representación gráfica de las variables físicas del
modelo. Se ha modelado un transistor NMOS correspondiente al chip de test fabricado con la tecnología AMIS C5, se ha calibrado frente a modelos HSPICE del
fabricante y finalmente se ha simulado el impacto de partículas alfa e iones en un
biestable mediante simulación transitoria mixed-mode.
A continuación se describe el proceso de diseño 3D del dispositivo semiconductor. El capítulo se divide en “Creación y Calibración ” del modelo, sin embargo, ambas etapas están ligadas y se realimentan, de manera que el calibrado
obliga a numerosos ajustes en la definición de los dopados propios de la creación
del modelo.
32
Simulación 3D
3.1 Creación del modelo
3.1. Creación del modelo
Para la confección del modelo se trabaja con Sentaurus Structure Editor, a
partir de la información del layout físico de CADENCE se obtiene la disposición
de las difusiones de drenador y fuente, así como las dimensiones de la puerta del
transistor y contactos de drenador, fuente y substrato. Una vez creada la estructura
del modelo, hay que añadir los perfiles de dopado. Este paso es crítico y requiere
de información del proceso de fabricación por parte del fabricante. Cuando se han
definido los dopados, hay que realizar el reticulado del dispositivo, de manera
que se obtenga una densidad de puntos suficiente para asegurar la convergencia
del algoritmo de resolución del simulador. El resultado de este proceso son los
archivos .grd y .dat, o un archivo combinado .tdr. Estos archivos sirven de entrada
a Sentaurus Device.
3.1.1. Obtención de la estructura y dopado
En la figura 3.1.a se tiene el layout de un transistor NMOS del circuito de test,
extraído del diseño CADENCE del mismo. Se observan los contactos de drenador
y fuente en las pistas de metal1 (en azul), la puerta de polisilicio (en rojo) y el
contacto del substrato en una pista de metal2 (en violeta). Con las dimensiones
del layout y algunas especificaciones del fabricante se puede construir el modelo
3D. En la secuencia de la figura 3.2 se observa como en primer lugar se construye
un bloque de silicio, para después añadir el óxido de puerta, la puerta de polisilicio
y el óxido de campo aislando las regiones activas. El cubo de Silicio debe tener
una profundidad suficiente para garantizar la recolección de la carga generada por
ionización.
En la figura 3.1.b se muestra la vista superior del modelo 3D final. El siguiente paso es añadir los perfiles de dopado al modelo. Este paso es el más com33
Simulación 3D
3.1 Creación del modelo
(a) CADENCE Layout
(b) Modelo 3D
Figura 3.1: Transistor NMOS. Detalle del layout
plejo porque la información por parte del fabricante es escasa. En el subcapítulo
3.2 se validarán los perfiles de dopado definidos mediante la comparación con
simulaciones de un modelo HSPICE del transistor.
Las dimensiones del dispositivo creado son 4.65x6.3x6 m y para la generación
de la estructura se han empleado 3 materiales de la base de datos de TCAD: Silicio, SiO2 y Polisilicio. Los dopantes son Arsénico como donador y Boro como
aceptor. En la tabla 3.1 se recogen los perfiles de dopado gaussianos empleados
en el modelado del dispositivo. El valor Máx. hace referencia a la concentración
de impurezas en la superficie, las dos últimas columnas son la concentración de
impurezas en la unión pn y la profundidad de la unión. Los valores reflejados en
esta tabla son fruto de un laborioso trabajo de ajuste mediante la obtención de
curvas características del transistor (subcapítulo 3.2). En particular, los dopados
correspondientes a
implant (Implantación de boro justo debajo del óxido de
puerta), LDD (Lightly Doped Drain) y LDS (Lightly Doped Source) son impor-
34
Simulación 3D
(a) Bulk
3.1 Creación del modelo
(b) Oxido de
(c) Puerta de
(d)
puerta
polisilicio
de
Oxido
campo
y
contactos
Figura 3.2: Proceso de creación de la estructura
tantes en el calibrado del dispositivo (ver figura 3.3).
Además de estos perfiles variables en profundidad, en la tabla 3.2 se muestran
los dopados constantes del bulk y del polisilicio. Cuando la estructura está definida es necesario añadirle los contactos eléctricos. Existen varios modelos físicos
para el contacto (Schottky, óhmico, etc..) pero generalmente se emplea el contacto óhmico.
3.1.2. Generación del Reticulado (Meshing)
Cuando se han definido los dopados en el dispositivo semiconductor, es necesario generar el meshing o reticulado del componente para el cálculo de elementos finitos del simulador. El número de puntos debe ser suficientemente grande
para asegurar la convergencia en el cálculo, aunque no demasiado grande para no
ralentizar el cómputo demasiado. En dispositivos como los transistores CMOS,
conviene realizar un refinamiento de la retícula en las regiones “calientes ” del
dispositivo como la región del canal o las uniones pn en la fuente y el drenador.
La región del canal o región de iversión es obviamente la zona más crítica del dis35
Simulación 3D
3.1 Creación del modelo
Región
Dopante
Máx. ( )
Unión ( )
Profundidad (m)
Drenador
Arsénico
1e+20
5e+17
0.45
Fuente
Arsénico
1e+20
5e+17
0.45
Contacto bulk
Boro
1e+20
5e+17
0.3
Boro
9.7e+17
4e+16
0.02
LDD
Arsénico
1e+18
3e+17
0.018
LDS
Arsénico
1e+18
3e+17
0.018
implant
Tabla 3.1: Perfiles de dopado variables en profundidad
Región
Dopante
Concentración ( )
Puerta
Arsénico
1e+20
Bulk
Boro
3e+16
Tabla 3.2: Perfiles de dopado constantes
positivo, por eso el grado de refinamiento en la zona es muy alto. Las regiones de
deplexión en este caso son de especial interés en la recolección de carga generada
por el paso de radiación ionizante, porque es donde se generarán las corrientes de
deriva. En la figura 3.4 se observa el refinamiento aplicado al dispositivo. En el
modelo desarrollado para un transistor NMOS en la tecnología AMIS C5 se ha
utilizado un reticulado de unos 86000 puntos. Teniendo en cuenta el volumen del
modelo 3D se alcanza la convergencia con facilidad ya que el esfuerzo de interpolación del simulador es pequeño. Se ha comprobado que un reticulado de unos
100k puntos sólo contribuye a ralentizar el cómputo, sin que los resultados de las
simulaciones resulten afectados.
El resultado del modelado estructural, dopado y reticulado del dispositivo es
la generación de dos archivos que sirven de entrada para el simulador Sentaurus
36
Simulación 3D
3.2 Calibración del modelo
Figura 3.3: Dopados críticos para el ajuste de las características I-V del transistor
TCAD.
3.2. Calibración del modelo
La parte más importante en la creación de un modelo 3D de un dispositivo
electrónico es la calibración contra un modelo HSPICE del mismo proporcionado por el fabricante. Con este fin se han realizado diversas simulaciones de las
características DC del transistor y se ha simulado una prueba de respuesta transitoria ante escalón, de manera que el dispositivo ha sido validado para su uso en
simulaciones mixed-mode.
La información sobre el proceso empleado en la tecnología que se quiere modelar es crucial. Como se ha mostrado en el subcapítulo anterior, es necesario conocer los perfiles de concentración de los dopados de drenador, fuente y substrato.
Es necesario conocer además el espesor del óxido de puerta y el espesor del polisilicio de la puerta. En el momento de la calibración, el ajuste de las curvas es ex37
Simulación 3D
3.2 Calibración del modelo
Figura 3.4: Refinamiento del reticulado
tremadamente sensible a la variación de los perfiles de dopado correspondientes a
implant y a las regiones LDD y LDS[19].
Los valores de los perfiles de dopado ajustados son los que se muestran en las
tablas 3.1 y 3.2. Cuando la información del fabricante no es detallada, es necesario
realizar baterías de pruebas del tipo ensayo-error que incluyan simulaciones y
modificaciones en los parámetros de dopado como concentración en la unión o
profundidad del perfil.
3.2.1. Curva característica Id-Vg
En la figura 3.5 se muestra el resultado de la simulación DC para la corriente
de drenador con diferentes valores de tensión en la puerta. El valor de la tensión
de drenador se fija a 3.3V. El ajuste de la tensión umbral se consigue variando el
dopado
implant principalmente.
Para la obtención de estas curvas se ha creado el código que se muestra a
38
Simulación 3D
3.2 Calibración del modelo
Figura 3.5: Mejor ajuste Id vs. Vg para el modelo 3D
continuación:
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Simulación 3D
3.2 Calibración del modelo
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Simulación 3D
3.2 Calibración del modelo
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En la sección File se incluyen los archivos generados en los capítulos anteriores con la información de estructura, dopado y reticulado del dispositivo y en
Electrode los contactos eléctricos del mismo. El resto de secciones describen los
modelos físicos incluidos en la simulación (Physics) y el circuito a simular (en este
caso se trata de una instancia del dispositivo 3D llamada “nmos ”, polarizado con
dos fuentes de tensión “v ” y “v1 ”) se describe en la sección System. La sección
Plot informa sobre las variables que deben ser registradas en el volumen del semiconductor, en la sección Math se incluyen comandos que optimizan el cómputo
en función de las características de la simulación (la opción Method ILS junto
a number_of_threads 4, permite trabajar con los cuatro microprocesadores del
41
Simulación 3D
3.2 Calibración del modelo
Figura 3.6: Mejor ajuste Id vs. Vd para el modelo 3D
host en paralelo, reduciendo considerablemente los tiempos de cómputo). Finalmente, la sección Solve contiene los tipos de simulaciones que deben ser llevadas
a cabo. En este caso Coupled indica al simulador que las ecuaciones entre llaves
deben ser resueltas acopladas y Quasistationary indica un barrido de una de las
variables del circuito.
3.2.2. Curva característica Id-Vd
En la figura 3.6 se aprecia la característica Id-Vd del transistor para dos valores
de tensión en la puerta. El mejor ajuste se consigue variando las características del
dopado en las regiones LDD y LDS. El código desarrollado es el siguiente:
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42
Simulación 3D
3.2 Calibración del modelo
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Simulación 3D
3.2 Calibración del modelo
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Simulación 3D
3.2 Calibración del modelo
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La parte más interesante de este código se encuentra en la sección Solve. Con
todas las tensiones en los contactos del dispositivo 3D a 0V, se realiza un barrido
en la tensión de la puerta (Vg) hasta 2.5 V y se salva el escenario con el prefijo vg1. A continuación, se continúa el barrido desde 2.5 V a 3.3 V en Vg y se
salva el escenario en vg2. Entonces empieza el barrido paramétrico en Vd recu45
Simulación 3D
3.2 Calibración del modelo
perando en primer lugar el escenario vg1 y posteriormente el escenario vg2. Este
procedimiento mejora la convergencia de la solución y redunda en una mejora
sustancial en los tiempos de cómputo.
Los resultados para las simulaciones Id-Vd y Id-Vg en las figuras 3.5 y 3.6 comparan las salidas del simulador para el código mostrado anteriormente con la salida
del simulador para el modelo HSPICE del transistor que sustituye al dispositivo
3D. Los tiempos de cómputo en el caso de simulaciones 3D son aproximadamente 4 órdenes de magnitud mayores a la simulación SPICE pura, que tarda
aproximadamente un segundo en completarse.
3.2.3. Respuesta transitoria a escalón
Las simulaciones en DC no dan información acerca de las capacidades asociadas a los nodos del modelo 3D diseñado, y como es sabido, las capacidades
intrínsecas de un dispositivo CMOS condicionan su comportamiento en media y
alta frecuencia. En el caso de señales con componentes frecuenciales alejadas de
DC, el comportamiento del modelo debe ser verificado.
Para el uso del modelo 3D en circuitos mixtos y simulaciones transitorias, se
debe probar la respuesta transistoria del modelo. Con este objetivo, se ha incluido
el modelo 3D en una configuración de inversor lógico CMOS, en un circuito mixto
como el de la figura 3.7. El transistor PMOS es un modelo HSPICE mientras que
el transistor NMOS es el modelo 3D calibrado previamente en DC. La salida del
inversor CMOS se carga con una capacidad de 1 fC similar a la capacidad de una
puerta de un transistor CMOS en esta tecnología. El inversor es atacado por una
señal escalón, con un tiempo de subida de 0.1 ns. La señal de entrada del circuito
es lo suficientemente rápida como par incorporar componentes frecuenciales muy
por encima del MHz (frecuencia a la que opera el chip en los test de radiación).
46
Simulación 3D
3.2 Calibración del modelo
En la figura 3.8 se observa la fidelidad del modelo 3D en comparación con la
respuesta del modelo HSPICE del fabricante. A continuación se muestra el código
correspondiente a la simulación del inversor mixto:
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Simulación 3D
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3.2 Calibración del modelo
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Simulación 3D
3.2 Calibración del modelo
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Simulación 3D
3.2 Calibración del modelo
Figura 3.7: Inversor CMOS mixto
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En el código se observa cómo se ha sustituido en la section Solve la simulación
Transient de 2ns por la simulación de tipo Quasistationary.
Cuando el modelo ha sido calibrado en DC y en transitorio, se puede incluir en
simulaciones mixtas con la seguridad de que el comportamiento en polarización
y su respuesta transitoria, fundamentalmente condicionada por las capacidades de
unión de drenador y fuente, son los adecuados.
50
Simulación 3D
3.3 Simulación SEE
Figura 3.8: Inversor CMOS mixto. Respuesta del modelo a escalón en Vg
3.3. Simulación SEE
El objetivo de este subcapítulo es la simulación en modo mixto del comportamiento de un circuito ante el impacto de una partícula ionizante (partículas alfa
e iones de otra naturaleza). Como se ha visto a lo largo del capítulo, se ha confeccionado un modelo 3D de un transistor NMOS para ser incluido en una estructura
con cierta complejidad y con funcionalidad en un circuito digital real. La estructura digital que se va a simular corresponde a la etapa de esclavo de un flip-flop.
La estructura en cuestión se muestra en la figura 3.9. Los transistores unidos por
el drenador en el nodo “B ” se deben a que se trata de una puerta triestado. Con
la configuración que se muestra en la figura, la puerta triestado no se encuentra
en alta impedancia, de manera que el conjunto se comporta como un bloque de
dos inversores realimentados (recordando el diseño del flip-flop esto sólo ocurre
en medio ciclo de reloj, en el siguiente semiciclo el nodo “B ” se encuentra en
alta impedancia y el transistor NMOS representado por el modelo 3D quedaría
51
Simulación 3D
3.3 Simulación SEE
aislado).
A través del modelado 3D se pueden generar estructuras complejas que incluyan varios dispositivos, lo cual puede suponer un reticulado excesivamente
grande en una tecnología de 0.5 m como la que se ha estado estudiando en este
documento. Es posible diseñar en 3D un modelo que comprenda toda la estructura de la figura 3.9. Con estos modelos se pueden realizar estudios de susceptibilidad entre dispositivos, de manera que se puede estudiar la medida en la que
un impacto en un nodo determinado llega a afectar a oltro cualquiera del circuito.
Existe un fenómeno de transferencia de carga a través del substrato denominado
charge sharing que puede dar lugar a SEE en estructuras endurecidas (si estas
estructuras se encuentran próximas a regiones sensibles[24]) o a MBU (Multi-Bit
Upset). En las simulaciones llevadas a cabo no se estudian efectos de influencia
entre diferentes dispositivos semiconductores porque únicamente se ha modelado un dispositivo 3D, de modo que las simulaciones realizadas suponen que la
partícula ionizante impacta en el propio dispositivo.
A continuación se realiza un estudio de impacto de partículas alfa e iones
más pesados. El acelerador Tandem Van der Graaf del CNA dispone de estos
proyectiles y el estudio desarrollado a continuación pretende arrojar luz acerca de
las características del proyectil de mínimo LET capaz de generar SEUs.
3.3.1. Impacto de partículas alfa
El uso de partículas alfa está muy generalizado en el CNA y tiene multitud
de aplicaciones en el campo de las técnicas IBA (Ion Beam Analysis). El equipo
que configura los experimentos está muy familiarizado con este tipo de ión y existen gran cantidad de datos de calibración y focalización de haz. Este hecho ha
motivado la realización de una serie de simulaciones con este ión. El código de la
simulación correspondiente a partículas alfa a 9 MeV se muestra a continuación:
52
Simulación 3D
3.3 Simulación SEE
Figura 3.9: Esquema de simulación SEE
53
Simulación 3D
3.3 Simulación SEE
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5!8 *6 F! B F! B 6! B54 6! B54&
?E5 3G -0 +"+/
5!8 *!C8 C!C B C!C B 8!C B54 8!C B54&
?E5 3C - 2 +"+ +"+/
5!8 *!C8 C!C B C!C B 8!C B54 8!C B54&
?E5 ?8 -2 0 +"+ +"+/
5!8 *!C8 C!C B C!C B 8!C B54 8!C B54&
$: -2/
$: -06!6/
# ? - -/ -2/ -0/ -3/ -/ -35 3/ -3F 0/
-3G 0/ -3C / -?8 2/ -? 2//
&
56
Simulación 3D
3.3 Simulación SEE
3 - 5/3&
3 - 5/# &
3 - 5/# 3&
3 - 5/# 3 3 &
3 - 5/# . 3 3 &
3 - 5/# ' . 3 3&
? - $? ? 5!CC BC
$
5 B54 5 B5/
35! 35!+ 35! 35! &&
? -$? 5!CC BC ? 58!8 BC
$
5 B54 4!8 B54/
35! 35!+ 35! 35! &
# - # ? -5 BCH5!8 BCH5!5 BCH5!48 BCH5!8 BC/ * /&
? - $? 58!8 BC ? 5F BC
$
5 B54 G!8 B55/
35! 35!+ 35! 35! &&
? - $? 5F BC ? 6 BC
$
5 B54 G!8 B5/
35! 35!+ 35! 35! &&
&
57
Simulación 3D
3.3 Simulación SEE
Alpha 9MeV
0
3
−0.0002
1
Intensity (A)
Voltage (V)
−0.0001
2
Idrain
V(C)
0
−0.0003
V(B)
V(A)
1.48e−08
1.5e−08
1.52e−08
Time (s)
Figura 3.10: Impacto de partícula alfa (9 MeV)
Se observa la inclusión del modelo de partículas alfa en la section Physics y
4 simulaciones consecutivas de tipo Transient. La simulación transitoria se divide
en cuatro tramos consecutivos para que el paso de simulación sea muy fino en los
instantes posteriores al impacto de la partícula alfa (inferior a 2.5ps) y algo más
grueso en el resto de intervalos de simulación. En total se simulan 30ns, tiempo
suficiente para que el circuito relaje a un estado estacionario estable.
En la figura 3.10 se muestran los resultados de la simulación de impacto de una
partícula alfa con una energía de 9 MeV. Esta es la máxima energía que se puede
alcanzar en el CNA para este tipo de proyectil. Los nodos A,B y C corresponden
a los nodos de la figura 3.9. Se observa la corriente de drenador generada tras
el impacto, vemos como la forma es similar a la que se obtiene con una doble
exponencial como las empleadas en las simulaciones Spectre (ver figura 2.6). Se
oberva como el impacto no es capaz de conmutar los niveles lógicos de los nodos
A,B,C. Apenas se observa una leve perturbación de 0.5 V aprox. en el nodo C.
58
Simulación 3D
3.3 Simulación SEE
La curva de LET de partículas alfa muestra el perfil que se observa en la figura
3.11. Cuando la partícula está frenándose, cede más energía al material de acuerdo a la ecuación de Bethe (ec. 2.3) dando lugar a lo que se conoce como pico de
Bragg. El uso del simulador SRIM para partículas alfa, muestra que para energías
cercanas al MeV, el pico de Bragg se haya dentro de la región activa del transistor.
Para corroborar que la entrega de energía es mayor en la región de interés, o incluso es posible un bit-flip con partículas alfa de 1 MeV, se realizó una simulación
cambiando la energía en el modelo físico AlphaParticle de 9 a 1MeV. El resultado
(figura 3.12) es sensiblemente diferente al caso de 9 MeV. Aunque no se consigue
conmutar el estado lógico de los nodos, se aprecia un transitorio de 1V en el nodo C y el pico de corriente recolectada en drenador es más acusado, confirmando
que la transferencia de energía es mayor en la región activa del transistor. En la
siguiente tabla se recoge la carga correspondiente a la integración de cada uno de
los pulsos de corriente de las figuras 3.10 y 3.12:
Energía partícula alfa (MeV)
ØÓØ (fC)
1
27
9
7
Tabla 3.3: Cargas recolectadas para partículas alfa a 1 y 9 MeV
Se comprueba como los valores de son muy bajos en comparación con
los 510fC obtenidos en el subcapítulo 2.1.2.
Para energías inferiores a 1 MeV, las partículas alfa apenas consiguen alcanzar
el substrato del chip, de modo que no se realizaron más simulaciones con partículas alfa, entendiéndose que no es el proyectil adecuado para generar SEUs con las
energías disponibles en el CNA. En la figura 3.13 se contempla el efecto del paso
de la partícula a través del sustrato, instantes después del impacto.
59
Simulación 3D
3.3 Simulación SEE
Figura 3.11: Curva de Bragg
El siguiente hito será simular iones más pesados, con una mayor capacidad de
transferencia energética.
3.3.2. Impacto de otros iones
Para la simulación de otros iones es necesario reemplazar el modelo de partículas alfa por el modelo HeavyIon en la sección Physics del script de comandos
para Sentaurus Device. El fragmento que se muestra a continuación corresponde
al modelo en cuestión:
. ,$ 5 BC
"+
*+!8
9 -6D5D/
-DDB5/
9'?!654F
# 3 (/
60
Simulación 3D
3.3 Simulación SEE
Alpha 1MeV
0
3
2
−0.0004
1
Idrain
0
Intensity (A)
Voltage (V)
−0.0002
−0.0006
V(C)
V(A)
4.8e−09
5e−09
5.2e−09
Time (s)
Figura 3.12: Impacto de partícula alfa (1 MeV)
Figura 3.13: Generación de portadores en el transistor tras el impacto de una
partícula alfa ( )
61
Simulación 3D
3.3 Simulación SEE
Ion Let=0.09 pC/um
0
3
2
−0.001
1
Intensity (A)
Voltage (V)
−0.0005
−0.0015
Idrain
V(C)
0
V(B)
V(A)
−0.002
5e−09
6e−09
7e−09
Time (s)
Figura 3.14: Impacto de ión con LET=0.09 pC/m
El principal comando es el que asigna un LET al modelo. En este caso, 0.3128
pC/m. Es importante observar que el LET se da en unidades de carga/distancia
en lugar de en unidades de energía/distancia. Otro comando importante es la asignación de la penetración del ión, en este caso 6 m. En el fragmeto de código
mostrado se está suponiendo un perfil de LET constante en profundidad, lo cual
es válido para iones a altas energías. Sin embargo puede no ser preciso en el caso
de iones a medias-bajas energías (<20 MeV) para una profundidad de 6 m. En
cualquier caso, el procedimiento de simulación será intentar obtener el LET que
es capaz de producir SEU. En primer lugar se ensaya con un LET de 0.09 pC/m.
Se considera un perfil de LET constante. En la figura 3.14 se muestra el resultado
de la simulación transitoria del impacto. En primer lugar es necesario observar como la corriente generada en el drenador no es exactamente la forma del pulso de
la doble exponencial. Este hecho hace que las simulaciones en Spectre deban ser
revisadas o mejorado el modelo de corriente pulsada. Aunque el impacto induce
un transistorio importante en las tensiones de los nodos B y C (se observa que la
62
Simulación 3D
3.3 Simulación SEE
tensión en C incluso llega a 0V), el circuito se recupera.
La integral del pulso de corriente arroja un valor de 129 fC para la carga
recolectada en el nodo. Este valor es claramente inferior al valor umbral de 510
fC. Simulaciones en SRIM sugieren que el ión Oxígeno a 8 MeV podría dar un
perfil de LET similar a 0.09 pC/m en nuestro chip de test. En cualquier caso, este
ión sería insuficiente, por lo que es necesario un incremento en el LET simulado
para buscar la producción de SEU.
La siguiente simulación ensayada incorpora un LET de 0.11 pC/m. Los resultados del transistorio se muestran en la figura 3.15. Como puede observarse,
en este caso el impacto saca al circuito de su estado estacionario y conmuta los
valores lógicos de los nodos llevando al sistema al estado estacionario conmutado. De manera que se puede concluir que ha tenido lugar un bit-flip. La integral
del pulso de curriente indica que la carga colectada es 230 fC. Este resultado es
muy interesante porque es mucho menor que el umbral obtenido con la simulación Spectre. Aún así, el LET ensayado no es alcanzable en el CNA según las
simulaciones SRIM.
Sin embargo, se han simulado en SRIM algunos de los iones de mayor LET
disponibles en el CNA. En particular, se muestra la simulación correspondiente a
un ión Magnesio acelerado a 12 MeV. En la figura 3.16 izquierda se puede ver el
perfil de LET del ión en el blanco.
Para una mayor exactitud en las simulaciones TCAD, se ha explotado la posibilidad del modelo HeavyIon de introducir un LET variable en profundidad en
lugar de considerar un LET constante con una profundidad determinada. En la
figura 3.16 derecha se observa el ajuste realizado empleando siete puntos y trazando líneas rectas entre estos. La única inferencia que hay que hacer es convertir los
valores de energía depositada que ofrece SRIM por valores de carga depositada
empleando la energía de creación de pares e-h en silicio, lo cual puede no ser del
63
Simulación 3D
3.3 Simulación SEE
Ion Let=0.11 pC/um
0
3
2
−0.001
1
Intensity (A)
Voltage (V)
−0.0005
−0.0015
Idrain
V(C)
0
V(B)
V(A)
−0.002
5e−09
6e−09
7e−09
Time (s)
Figura 3.15: Impacto de ión con LET=0.11 pC/m
Figura 3.16: Ajuste del perfil de LET para Sentaurus Device
64
Simulación 3D
3.3 Simulación SEE
Figura 3.17: Densidad de carga en el transistor tras el impacto de un ión Mg acelerado a 12 MeV ( )
todo exacto. Existe la posibilidad de introducir en el modelo HeavyIon estos siete puntos, de manera que el simulador interpola linealmente el resto de la curva,
obteniendo un perfil variable en profundidad similar al del ión en SRIM. A continuación se muestra el fragmento de código correspondiente al modelo físico de
generación de carga con un perfil de LET variable en profundidad:
. ,$ 8 BC
"+I !C 5!4 4!6 6!8 ! !J
*+I!6 !6 !48 !4 !4 !5 !5J
9'?I!55 !5 !FG !88 !46 !5 J
9 -6D5!8D/
-DDB5/
# 3 (/
65
Simulación 3D
3.3 Simulación SEE
Ion Let=Let(depth) pC/um
0
3
2
−0.001
1
Intensity (A)
Voltage (V)
−0.0005
−0.0015
Idrain
V(C)
0
V(B)
V(A)
−0.002
5e−09
6e−09
7e−09
Time (s)
Figura 3.18: Impacto de ión con LET variable en profundidad (Mg 12 MeV)
Como se observa la variable length y la variable LET_f introducen las parejas
de valores de LET para 7 puntos siendo el resto interpolados linealmente. Este
uso del modelo físico HeavyIon es más preciso y sugiere cierta simbiosis entre
los simuladores SRIM y Sentaurus Device. En la figura 3.17 se observa la generación de carga tras el paso del ión Magnesio con el perfil de LET sugerido por
la simulación SRIM. La simulación del transitorio se muestra en la figura 3.18.
Se comprueba que se genera bit-flip. Es interesante apreciar que es posible que
éste caso se trate de un límite de inyección de SEU porque se observa que, tras un
primer cruce tras el impacto de las curvas de tensión en los nodos A y C, las dos
curvas en cuestión se tocan sin llegar a cruzarse instantes después. En la siguiente
tabla se recogen los valores de carga recolectados en cada una de las simulaciones
comentadas:
Se observa que el umbral de generación de bit-flip se encuentra en torno a los
230-240 fC.
66
Simulación 3D
3.3 Simulación SEE
Perfil de LET (pC/m)
ØÓØ (fC)
Gen. bit-flip
Ión CNA
0.09
129
No
O 8 MeV
0.11
230
Sí
-
*variable
240
Sí
Mg 12 MeV
Tabla 3.4: Cargas recolectadas para iones
Se ha comprobado tras varias simulaciones que cuando las curvas de tensión
llegan a cruzarse dos veces, no se produce bit-flip y la simulación puede ser abortada. Es el caso que se observa en la figura 3.14, donde las curvas se cruzan dos
veces. Sin embargo en la figura 3.15 sólo hay un cruce y efectivamente aparece
bit-flip. De manera que existe la posibilidad de que el ion Mg acelerado a 12
MeV genere SEUs en el circuito digital bajo test. Este proyectil se encuentra en el
límite técnico de las posibilidades del CNA, sin embargo, el uso de un simulador
de elmentos finitos como TCAD ha abierto la posibilidad de experimentar en esta
instalación, lo cual que en una primera fase de las simulaciones basadas en Spectre y SRIM estaba descartado dada la sobreestimación (510 fC) en el valor umbral
de carga obtenido en estas simulaciones.
67
Capítulo 4
Conclusiones y trabajo futuro
En este Trabajo Fin de Máster se ha intentado reproducir el trabajo de simulación realizado por el autor para la evaluación de los efectos de la radiación en
un chip digital diseñado para la Tecnología AMIS C5, estableciendo un modus
operandi para la caracterización de cualquier tecnología .
Las simulaciones realizadas con Spectre y SRIM sugerían que el uso del acelerador Tándem Van der Graaf del CNA no estaba recomendado en este caso como
herramienta de inyección de fallos, debido a que aparentemente no se alcanza el
umbral de SEU. Sin embargo, un estudio más profundo realizando simulaciones
3D ha permitido la configuración de un experimento real de inyección de fallos
en un acelerador de partículas de baja energía, validando a priori, el uso de este
acelerador para la generación de SEE en circuitos electrónicos digitales de una
determinada tecnología. El trabajo realizado en el modelado del dispositivo es
reutilizable en otro tipo de aplicaciones, de manera que los archivos de modelo
generados no están necesariamente destinados al estudio del efecto de la radiación
cósmica en el dispositivo.
El uso del modelo calibrado para simulaciones de irradiación con láser pulsado
es una línea de trabajo que está empezando a ser explotada. El principal obstáculo
68
Conclusiones y trabajo futuro
de estas simulaciones es que el simulador Sentaurus Device no posee un modelo
específico para el modelado de la generación de carga asociada al pulso láser.
Sin embargo el manual de usuario del simulador sugiere que se puede adaptar
la función de generación de carga asociada a las partículas alfa para simular la
generación de carga asociada al pulso láser.
De cara a futuras simulaciones de irradiación del dispositivo, es necesario realizar un estudio de la profundidad efectiva de recolección de carga del transistor
modelado. El procedimiento a seguir es simular diferentes perfiles de LET con
diferentes profundidades y obtener la profundidad a la que satura la recolección
de carga. Con este estudio se determina eficazmente la profundidad de recolección de manera que es posible que se pueda reducir el espesor del substrato en la
estructura 3D diseñada. De este modo, se simplifica el modelo y el meshing puede
ser más reducido, aligerando la carga de cómputo del simulador.
Como se ha comprobado en las simulaciones en TCAD es necesario trabajar
en una mejora del modelado del pulso de corriente empleado en las simulaciones
Spectre. A la hora de generar SEUs no sólo es importante la cantidad de carga
colectada (integral de pulso de corriente) sino también la forma del pulso[13].
Finalmente, es necesaria la realización de un experimento en el CNA para
contrastar los resultados obtenidos en este trabajo de simulación. Actualmente
se está preparando un test en el acelerador Tándem del CNA con iones como el
Magnesio a 12 MeV para validar los resultados de la simulación obtenidos en el
subcapítulo 3.3.
69
Capítulo 5
Modelos HSPICE
Archivo .scf para el simulador Sentaurus Device con el modelo HSPICE de
un transistor nmos en la tecnología AMIS C5
#
'? ?E5 '%$3' .
9C86
#212'?'1
5
C
6!5
4G
5!5 BF
=
5!8 BG
+
5!G 5G
+
!GGGF5
)5
!CF65C
)4
B!54F4
)6
44!F884884
)6(
B55!4FG
70
Modelos HSPICE
*
5 BF
5 BC
*
5*
4*
6!66G56
5
!6F8566
4
B!GF5G5
FC!8884G4
5!F66 B55
(
4!4445G B5F
4!4C85C B55
5!6F48 8
!86856
"
!5G5F
(
6!8C64 B
(5
8 B
) B!5CG5 B6
5
5!8564F B8
4
!8GGCG
*
5!C84F5 6
*"
B!464
*(
!C8C
*
5
*
4!C4C5FC BG
6!5F46F BF
71
Modelos HSPICE
*
*"
B4!8F BF
*(
!C855 BC
B!4C58
!FC5FF
4! B
(
!5444
(
B4!45G4 B6
(
!5F4
5!C56C8
(5 B!48C44
(4 4!8565 B6
(( B!GC68F
!CF48G8
( 5
8!G4G F
( 4
6!6GG4 B8
"
!684
!5
( 5
B5!8
)5
B!55
)5
)4
!44
72
Modelos HSPICE
5
!65 BC
(5
BG!5 B5F
5
B8! B55
6!6 *
*
5
**
**
5
**
B!88 B4
5
*
*
5
*
BC!5 B4
4
!
"
5!G4 B5
"
5!G4 B5
"(
5 B55
=
!68GG B
(
!C8FFGG
=
!6C5
=*
6!G8G8C B5
(*
!554CFF8
=*
!56G85
+
!65C5G
*
B5!884
73
Modelos HSPICE
)4
G!4648 B6
*) !8F5G B6
) F!5G5G B6
' #
'?
Archivo .scf para el simulador Sentaurus Device con el modelo HSPICE de
un transistor pmos en la tecnología AMIS C5
#
'? ?E5 '%$3' .
9C86
#212'?'1
5
C
6!5
4G
5!5 BF
=
5!8 BG
+
5!G 5G
+
B!C65G5F4
)5
!8C54G6
)4
5!F5F5 B6
)6
!4484CC
)6(
B5!65
*
6!868 BG
4!8FG4 BC
*
5*
4*
74
Modelos HSPICE
4!C5G8G5F
5
!864644
4
B!GC48
4F4!G8G6
!8GF5 BC
(
4!88 B45
B!588 B55
5!G8C4F 8
!FC66CC
"
!5G
(
5!C4 B
(5
8 B
) B6!864F5 B6
5
!G66F6 B
4
!8685
*
4!8F5 6
*"
B!G
*(
B!F88
*
5
*
6!F4C BG
6!5C5G44 BF
*
*"
B4!CCGF8 BF
*(
F!GC68 BC
B!GF666
!CFCFC86
75
Modelos HSPICE
4! B
(
!58F6
(
B5!F45G6 B6
(
!5F54
6!8C8F8G8
(5 !8F4F65
(4 5!FFG5 B6
(( B4!5F B6
!G4CC4
( 5
5!5FFF 5
( 4
C!CGG B5
"
!54CCC8
!5
( 5
B5!8
)5
B!55
)5
)4
!44
5
!65 BC
(5
BG!5 B5F
5
B8! B55
6!6 *
76
Modelos HSPICE
*
5
**
**
5
**
B5!48 B4
5
*
*
5
*
!4F B45
4
!
"
4!4 B5
"
4!4 B5
"(
5 B55
=
G!4484 B
(
!C8FC5
=
!CG8845
=*
4!6F4C4 B5
(*
!CC
=*
!66448
+
8!CF5 B6
*
5!F8CF4
)4
6!G6CF5 B6
*) B8!6F B
) !4544G B6
' #
'?
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