Tema 13 Memorias digitales Parte2

Escuelas Técnicas de Ingenieros
Universidad de Vigo
Departamento de Tecnología Electrónica
Electrónica Digital: Unidades de memoria digitales
ELECTRÓNICA DIGITAL
Tema 13
UNIDADES DE MEMORIA DIGITALES (PARTE 2)
Enrique Mandado Pérez
Escuelas Técnicas de Ingenieros
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Departamento de Tecnología Electrónica
Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO DIRECTO Y
ESTRUCTURA INTERNA ALEATORIA
MEMORIAS DE ACCESO ALEATORIO
• Volátiles
• Activas
Clasificación
de las
memorias
de acceso
aleatorio
• No volátiles
• Según la volatilidad
• Pasivas
• Escritura y lectura simultáneas
• Según la forma de realizar las
operaciones de escritura y lectura
• Escritura y lectura no simultáneas
• Acceso múltiple
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MEMORIAS DE ACCESO ALEATORIO
ACTIVAS (READ/WRITE)
El tiempo que tarda en realizarse una operación de
escritura y una de lectura es del mismo orden de magnitud.
Pueden ser volátiles o no volátiles.
PASIVAS (READ ONLY)
Tardan mucho más en ser escritas que en ser leídas. No son
volátiles.
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS ACTIVAS
Se suelen denominar memorias de escritura/lectura
(Read/Write) y se les llama RAM cuando son de escritura y
lectura no simultáneas.
Se pueden implementar:
- Con biestables activados por niveles
Se denominan estáticas (SRAM)
- Con condensadores
Se denominan dinámicas (DRAM)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS DE ACCESO ALEATORIO ACTIVAS
DE ESCRITURA Y LECTURA NO SIMULTANEAS (RAM)
• Estáticas
• Asíncronas (ASRAM)
• Síncronas (SSRAM)
• Volátiles
Clasificación
según la volatilidad
de las memorias
de acceso aleatorio
activas de escritura y
lectura no simultáneas
• Asíncronas (DRAM)
• FPMDRAM
• Dinámicas
• EDODRAM
• Síncronas
• BEDODRAM
• SDRAM
• SLDRAM
• RDRAM
• NVRAM
• No volátiles
• FRAM
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS RAM ACTIVAS ESTÁTICAS DE
ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM)
Se caracterizan porque solo se puede seleccionar en cada
instante una posición para escribir en ella o leer la
información que contiene. Se pueden clasificar en dos
grandes tipos:
- Memorias SRAM asíncronas (ASRAM).
- Memorias SRAM síncronas (SSRAM).
Variables
de dirección
Señales
de control
n2
m
MEMORIA DE
ACCESO ALEATORIO
DE ESCRITURA Y
LECTURA NO
SIMULTÁNEAS
n1
Entrada/Salida
de información
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS RAM ACTIVAS ESTÁTICAS
DE ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM)
n2
Variables de dirección
WE
Impulso escritura
Desinhibición escritura/lectura
Desinhibición de salida
CE
OE
0
RAM
A n2
2 -1
C
G
&
EN
A∇
Símbolo lógico de
una memoria SRAM
Terminales de
entrada/salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA SRAMt
lectura
Variables de dirección
(Address variables)
Desinhibición de
escritura/lectura (CE)
(Chip enable)
Cronograma de las señales
de una memoria SRAM
durante un ciclo de lectura
Desinhibición de
salida (OE)
(Output enable)
Nivel uno
Impulso de escritura (WE)
(Writing pulse)
Nivel cero
Terminales de
entrada/salida
(Input/Output pins)
t desinh. salida
t salida indefinida
t acceso
(Access time)
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MEMORIAS DE ACCESO ALEATORIO
t escritura
MEMORIA SRAM
Variables de dirección
(Address variables)
Cronograma de las señales
de una memoria SRAM
durante un ciclo de escritura
Desinhibición de
escritura/lectura (CE)
(Chip enable)
Nivel uno
Desinhibición de
salida (OE)
Nivel cero
(Output enable)
te
(t setup)
t
tm
(t hold)
Impulso de escritura (WE)
(Writing pulse)
Terminales de
entrada/salida
(Input/Output pins)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA SRAM
+VDD
T3
T5
T4
Q
CELDA MOS
Q
T1
T6
ESTÁTICA
T2
I
I
I
I
Línea de
selección
Línea de
selección
Esquema y bloque funcional de una memoria SRAM
de tecnología MOS de canal N
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MEMORIAS DE ACCESO ALEATORIO
I
MEMORIA SRAM
X/Y
MOS
ESTÁTICA
I
I
I
I
0
X1
A1
1
X2
I
X3
CELDA
MOS
ESTÁTICA
I
Memoria SRAM de
16x1 posiciones de
organización 3D
I
MOS
ESTÁTICA
I
I
CELDA
MOS
ESTÁTICA
CELDA
MOS
T7
CELDA
MOS
I
I
ESTÁTICA
I
I
I
I
ESTÁTICA
X/Y
CELDA
CELDA
MOS
ESTÁTICA
CELDA
MOS
ESTÁTICA
CELDA
MOS
0
Y1
A3
1
Y2
G
Y3
Entrada de
información
T7
MOS
I
I
I
I
CELDA
MOS
ESTÁTICA
CELDA
MOS
I
I
CELDA
MOS
ESTÁTICA
I
T8
T7
∇
1
EN
&
∇
EN
1
WE
&
∇
EN
Salida de
información
CELDA
MOS
I
ESTÁTICA
I
I
I
I
ESTÁTICA
1
&
OE
I
ESTÁTICA
ESTÁTICA
T8
CELDA
Y0
A2
CE
I
X0
A0
G
CELDA
CELDA
MOS
ESTÁTICA
CELDA
MOS
I
I
ESTÁTICA
T8
T7
T8
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MEMORIAS DE ACCESO ALEATORIO
Variables de
dirección
(A 0 a A (n 2 / 2) −1 )
X/Y
n2/2
MEMORIA SRAM
2n 2 / 2
G
CONJUNTO DE
CE
CELDAS MOS
WE
ESTÁTICAS Y
OE
AMPLIFICADORES
Variables de
dirección
(A n 2 / 2 a A n 2 −1 )
X/Y
n2/2
2n 2 / 2
G
Esquema de bloques de una memoria de acceso aleatorio
estática de 2n2 posiciones de un bit
Salida de
Información
Entrada de
Información
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA SRAM
Variables de
dirección
(A 0 a A (n 2 / 2) −1 )
X/Y
n2/2
2n2 / 2
G
CONJUNTO DE
CONJUNTO DE
CE
CELDAS MOS
CELDAS MOS
WE
ESTÁTICAS Y
ESTÁTICAS Y
OE
AMPLIFICADORES
AMPLIFICADORES
Variables de
dirección
(A n 2 / 2 a A n 2 −1 )
X/Y
n2/2
2n2 / 2
G
Entrada de
Información
Salida de
Información
Esquema de bloques de una memoria activa de acceso aleatorio estática
de 2n2 posiciones de dos bits cada una, con organización 3D
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA SRAM
Memoria activa estática
de escritura y lectura
no simultáneas
APLICACIONES
Barra de dirección
MICROPROCESADOR
RAM
n1
A
0
n1
2 -1
Señales de control
Barra de datos
A
Memoria activa de acceso aleatorio estática
de escritura y lectura no simultáneas (SRAM )
utilizada como unidad de memoria de un
procesador digital programable.
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MEMORIAS DE ACCESO ALEATORIO
Registro de
dirección
MEMORIA SSRAM
Reloj del
C1
sistema
Variables
de dirección
n2
1D
n2
Esquema de bloques
CE
de una memoria
de acceso aleatorio
activa estática síncrona
(SSRAM) de escritura
y lectura no simultáneas
(Synchronous SRAM )
Terminales
de entrada
Q
1D
0
2
GENERADOR
DEL IMPULSO
WE
C1
DE ESCRITURA
CE
G
n2
SRAM
Registro de
salida
-1
EN
C
C1
Registro de
entrada
n1
1A
C1
n1
n1
1D
Q
OE
A
1D
C1
A
n1
∇
Terminales
de salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA SSRAM
n2
CE
OE
Símbolo lógico
de una memoria
de acceso aleatorio
activa estática síncrona
(SSRAM) de escritura
y lectura no simultáneas
Terminales
de entrada
0
SSRAM
A n2
2 -1
G
EN
C1
n1
n1
1A
A∇
Terminales
de salida
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MEMORIAS DE ACCESO ALEATORIO
n2-3
A3 − A 2n 2 −1 − 1
MEMORIA BSSRAM
Esquema de bloques
de una memoria
de acceso aleatorio
activa estática síncrona
de ráfagas (BSSRAM)
de escritura y lectura
no simultáneas
A’2
Variables
de dirección
n2
=1
A2
=1
A1
=1
A0
A’1
A’0
Control de
ráfagas
CTR
G2
C1,2+
Q0
(Burst Synchronous
SRAM )
Q1
Q2
n2
CE
OE
Reloj del
sistema
Terminales
de entrada
SSRAM
A n02
2 -1
G
EN
C1
n1
n1
1A
A∇
Terminales
de salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DE ACCESO ALEATORIO DINÁMICA
DE LECTURA Y ESCRITURA NO SIMULTÁNEAS (DRAM)
Decodificador
de filas
X/Y
Línea de entrada/salida
de información
Dirección
de filas
n2/2
Línea de
selección
(Word line)
Línea de
lectura BL
(Bit line)
Línea BL
CELDA
T
Línea de selección
C
C BL
T
C BL
C
SENSE
AMPLIFIER
Celda de memoria
CIRCUITO
DE
LECTURA
Señal de reescritura
Esquema de bloques del circuito
de lectura y regrabado.
Terminal
de salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
n2
Dirección o selección
de fila (Row)
Dirección o selección
de columna (Column)
Señales
de control
n2/2
n2/2
CONJUNTO
DE CELDAS
m
DINÁMICAS
Bloque funcional básico de una memoria de acceso aleatorio dinámica
de escritura y lectura no simultáneas (DRAM)
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MEMORIAS DE ACCESO ALEATORIO
Registro de
dirección de filas
MEMORIA DRAM
RAS
Esquema de bloques de una
memoria de acceso aleatorio
dinámica de escritura y lectura
no simultáneas con
registros temporales
de memorización de la dirección
Variables
de dirección
C1
n2 /2
1D
Registro de dirección
de columnas
CAS
C1
n2/2
n2 /2
n2/2
1D
DE CELDAS
m
CIRCUITO
DE
R/W
CONJUNTO
CONTROL
Señales
de control
DINÁMICAS
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
Variables
de dirección
RAS
CAS
n2 /2
RAM
DINÁMICA
2 n 2 x n1
n1
n1
R/W
Símbolo lógico de una
memoria de acceso aleatorio
dinámica de escritura y lectura
no simultáneas con
registros temporales
de memorización de la dirección
A8
D
R/W
RAS
A0
A2
A1
VDD
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VSS
CAS
Q
A6
A3
A4
A5
A7
Encapsulado de la memoria
DRAM TMS 4256 de 256K1
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
Dirección
de fila (Row)
Dirección de
Columna (Column)
Dirección
de fila
Dirección
(Address)
t Ciclo de lectura (t RC)
(t RAS)
RAS
CAS
t RCS
R/W
(t RAC)
Información
de salida
Entrada/Salida
Cronograma de las señales de una memoria de acceso aleatorio dinámica
de escritura y lectura no simultáneas durante un ciclo de lectura
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
Dirección
de fila (Row)
Dirección de
Columna (Column)
Dirección
de fila
Dirección
(Address)
t Ciclo de escritura (t WC)
(t RAS)
RAS
CAS
t RCS
R/W
(t RAC)
Información
de entrada
Entrada/Salida
Cronograma de las señales de una memoria de acceso aleatorio dinámica
de escritura y lectura no simultáneas durante un ciclo de escritura
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
Variables de
dirección
Variables de
dirección
Señales
de control
n2 /2
n2
m
CONTROLADOR
RAS
DE MEMORIA
CAS
DINÁMICA
R/W
RAM
DINÁMICA
2 n 2 x n1
n1
n1
Memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas
(DRAM) con circuito controlador de regrabado (Refreshing)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
CAS
CAS
RAS
CTR
R
Esquema de bloques básico
de un controlador de una Señales
memoria de acceso aleatoriode control
dinámica de escritura y lectura
no simultáneas (DRAM)
sin generador de señales de control
(Timing controller)
RAS
C
0
G 3
n2 /2
0
n2 /2
1
2
3
Registro
C
n2 /2
Variables
de dirección
MUX
2
n2
n2 /2
n2 /2
Variables
de dirección
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM
Petición de ciclo
de memoria
Señal de ciclo de
regrabado en ejecución
UNIDAD DE MEMORIA DINÁMICA
Variables de dirección
CONTROLADOR DE MEMORIA DINÁMICA
n2 /2
GEN ERADOR
DE S EÑALES
DE CONTROL
MICROPROCES ADOR
Barra de dirección
n2
CIRCUITO
RAS
CONTROLADOR
CAS
R/W
RAM
DINÁMICA
2 n 2 x n1
R/W
Barra de datos
Unidad de memoria de acceso aleatorio dinámica
de escritura y lectura no simultáneas (DRAM) acoplada a un microprocesador
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM AVANZADAS
• Estáticas
• Asíncronas (ASRAM)
• Síncronas (SSRAM)
• Volátiles
Clasificación
según la volatilidad
de las memorias
de acceso aleatorio
activas de escritura y
lectura no simultáneas
• Asíncronas (DRAM)
• FPMDRAM
• Dinámicas
• EDODRAM
• Síncronas
• BEDODRAM
• SDRAM
• SLDRAM
• RDRAM
• NVRAM
• No volátiles
• FRAM
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA DRAM AVANZADAS FPMDRAM
Se basan en que la mayoría de los programas que se ejecutan en los computadores de
aplicación general acceden a direcciones de la memoria que están en la misma página
y la parte alta de la dirección permanece constante. Si dicha parte se aplica a la dirección
de las filas se puede mantener la entrada en un nivel constante y aplicar flancos de bajada
sucesivos a la entrada . De esa forma la precarga, descrita anteriormente, se hace una sola
vez y se disminuye el tiempo de acceso.
Dirección
de fila
Dirección de
columna
Dirección de
columna
Dirección de
columna
Dirección
(Address)
RAS
CAS
R/W
Información
de salida
Información
de salida
Información
de salida
Entrada/Salida
Cronograma de las señales de una memoria FPMDRAM
(Fast Page Mode DRAM) durante un ciclo de lectura
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
VCC
CAS
DQ1
A0
A1
DQ2
A2
A3
VSS
DQ3
A4
A5
DQ4
A6
A7
DQ5
A8
A9
A10
DQ6
W
VSS
DQ7
NC
DQ8
NC
RAS
NC
NC
VCC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
MEMORIA DRAM
Módulo SIMM (Single-In –Line Module)
de una memoria DRAM
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA ACTIVA RAM DE ESCRITURA
Y LECTURA SIMULTÁNEAS
INTERFAZ
MEMORIA ACTIVA
PROCESADOR
DE ES CRITURA
PERIFÉRICO
DIGITAL
Y LECTURA
DE SALIDA
SIMULTÁNEAS
Memoria de acceso aleatorio activa de escritura y lectura simultáneas
como interfaz entre un procesador y un periférico de salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA ACTIVA RAM DE ESCRITURA
Y LECTURA SIMULTÁNEAS
Dirección de escritura
Dirección de lectura
Impulso de escritura
Control o desinhibición de salida
Terminales
de entrada
n2
n2
1A
0
RAM
2 n 2 -1
0
2A n 2
2 -1
C3
EN4
1A,3D
2A,4∇
Terminales
de salida
Símbolo lógico de una memoria de acceso aleatorio activa estática
de escritura y lectura simultáneas
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS
CONJUNTO DE CELDAS DE MEMORIA
(MEMORY CELLS)
POSICIÓN 0
DEC 1
Dirección
de escritura
X/Y
n2
0
1
Bit
1
2
n1
n1
G
POSICIÓN 1
2n2 -1
X/Y
n2
1
n1
∇
DEC 2
Control
de salida
Bit
n1
Impulso
de escritura
Dirección
de lectura
Bit
EN
Bit
Bit
Bit
1
2
n1
0
1
n1
n1
1
n1
∇
n1
EN
G
Esquema de bloques
de una memoria
RAM de escritura y
lectura simultáneas
en posiciones diferentes
con organización 2D
2n2 -1
POSICIÓN 2 n 2 - 1
Bit
Bit
Bit
1
2
n1
n1
n1
1
n1
∇
n1
Terminales de entrada
EN
Terminales
de salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA ACTIVA RAM DE ESCRITURA
Y LECTURA SIMULTÁNEAS
INTERFAZ (INTERFACE)
RAM
Dirección de escritura
2A
PROCESADOR
DIGITAL
1A
Impulso de escritura
C3
SINCRONO
Información
1A,3D
G
2A
Dirección
de lectura
Esquema de bloques del circuito
de acoplamiento de un procesador
digital y un periférico de salida
realizado con una memoria
de acceso aleatorio activa de escritura
y lectura simultáneas
UNIDAD
DE
PERIFÉRICO
Impulso de transferencia
CONTROL
Señal de transferencia aceptada
G
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS
VISUALIZADOR ESTÁTICO
UNIDAD DE CONTROL
2
Dirección de escritura
PROCESADOR
Impulso de escritura
DIGITAL
RAM
0
1A 3
0
2A 3
C3
SINCRONO
VISUALIZADOR DINÁMICO
Información (Dígito ASCII)
Circuito de conversión
de un visualizador
dinámico en estático
mediante una memoria
de acceso aleatorio activa
estática de escritura
y lectura simultáneas
6
6
1A,3D
CONVERTIDOR
2A
DE CÓDIGO
17
G
CTR
C
X/Y
2
I1
I2
I3
Dirección
de lectura
I4
+V
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
(MULTIPORT MEMORIES)
Dirección de
escritura/lectura
n2
n2
Dirección de lectura
RAM
1A
2A
0
2n 2 -1
0
2 n 2 -1
Señales de control
n1
Terminales
de entrada
Símbolo lógico
normalizado de una memoria RAM
activa de acceso doble en lectura y
escritura simultáneas
1A
n1
1A
n1
2A
Terminales
de salida
Terminales
de salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
Variables de dirección
Variables de dirección
Canal
1A
Señales de control
CIRCUITO DIGITAL
Señales de control
Señal de memoria
ocupada (Busy)
DE ARBITRAJE
Señal de memoria
ocupada (Busy)
Esquema de bloques
de una memoria activa
de acceso aleatorio doble
en escritura y lectura
(Dualport Static RAM)
(DPRAM)
Impulso de escritura
X/Y
X/Y
CONJUNTO
DE CELDAS
G
DE MEMORIA
G
Terminales de
entrada/salida
CIRCUITOS DE
Terminales de
entrada/salida
del canal 1A
SELECCIÓN Y CONTROL
DE ENTRADA/SALIDA
Terminales de
entrada/salida
del canal 2A
Canal
2A
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
n2
Variables de dirección
RAM
1A
0
2 n 2 -1
2A
0
2 n 2 -1
n2
Variables de dirección
Señales de control
Señales de control
Memoria ocupada
Memoria ocupada
Terminales
del canal 1A
1A
2A
Terminales
del canal 2A
Símbolo lógico de una memoria DPRAM
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
Barra de dirección n2
PROCESADOR
DIGITAL
RAM
1A
0
2 n 2 -1
2A
0
2n 2 -1
Señales de control
Señales de control
Señal de memoria
ocupada
Barra de datos
n2 Barra de dirección
Señal de memoria
ocupada
1A
2A
Barra de datos
Utilización de una memoria DPRAM
para acoplar dos procesadores digitales
PROCESADOR
DIGITAL
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
APLICACIONES
Al sistema
electrónico
de control
RAM
de acceso
doble
Interfaz de
comunicaciones AS-i
Al cable AS-i
Bus interno
Unidad
central de
proceso
E2PROM
Interfaz de
configuración
Al usuario
Esquema de bloques del procesador de comunicaciones
principal de una red de comunicaciones AS-i que utiliza una memoria DPRAM
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
Sistema electrónico
de control
Procesador de comunicaciones
principal (AS-i “master”)
APLICACIONES
Fuente de alimentación
AS-i
Sensor con procesador de
comunicaciones subordinado
(AS-i “slave”)
Distribuidor
Columna de
señalización
con proc. de
comunicaciones
subordinado
Cable de
comunicaciones
AS-i
Módulo de E/S
con procesador de
comunicaciones
subordinado
Fuente de
alimentación
auxiliar
Arrancador de motor
con procesador de
comunicaciones
subordinado
Sensores y actuadores
convencionales
Ejemplo real de red AS-i (Cortesía de Siemens).
Botonera con
procesador de
comunicaciones
subordinado
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MEMORIAS DE ACCESO ALEATORIO
MEMORIA RAM DE ACCESO MÚLTIPLE
APLICACIONES
a)
b)
Circuito integrado AS-i “A2SI”: a) Diagrama de bloques. b)
Placa de circuito impreso para el diseño de subordinados ASi. (Cortesía de ZMD y Bihl&Wiedemann) []
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS RAM ACTIVAS NO VOLÁTILES (NVRAM)
NVRAM
Variables
Esquema de bloques de de dirección
WE
una memoria NVRAM
CE
OE
implementada con un
circuito de alimentación
ininterrumpida
VCC
n2
n2
SISTEMA DE ALIMENTACIÓN
ININTERRUMPIDA (SAI)
MUX
≥1
0
FUENTE
DE
ALIMENTACIÓN
RAM (CMOS)
A n02
2 -1
C
G
EN
X 1
0
A∇
1
CIRCUITO
DE
CONTROL
CARGADOR
DE
BATERÍAS
n1
+
-
Entrada/salida
de información
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS RAM ACTIVAS NO VOLÁTILES
Registro de
dirección
C
Registro de
salida
FRAM
Variables
de dirección
G
A
Esquema de bloques
de una memoria RAM
ferroeléctrica (FRAM)
C
G
CE
CIRCUITO
WE
DE
CONTROL
OE
A
CIRCUITO
DE
VDD
LVL
MONITOR
DE VDD
INHIBICIÓN
Terminales de
entrada/salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS
Memorias de acceso aleatorio que están implementadas con
elementos de memoria no volátiles cuyo tiempo de lectura es
mucho menor que el de escritura. Reciben la denominación
general de memorias ROM (Read Only Memories) y se
caracterizan por:
- Tienen tiempos de escritura y lectura muy diferentes que dependen del
principio físico en el que se basa el elemento de memoria utilizado.
- No son volátiles lo que las hace idóneas para el almacenamiento de una
parte o de todas las instrucciones de los procesadores digitales
secuenciales síncronos programables conocidos como computadores
- Su celda básica es sencilla porque sólo contiene uno o dos elementos
dispositivos semiconductores.
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS
• Totalmente pasivas: • ROM
Clasificación
de las memorias
de acceso aleatorio
pasivas
• Pasivas programables
• PROM
• OTP EPROM
• Borrables mediante rayos ultravioleta (EPROM)
• Pasivas reprogramables
• Borrables eléctricamente por efecto túnel (EEPROM)
• FLASH
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS
APLICACIONES
- Implementación de generadores de caracteres
(Character generators) que son convertidores de código,
como por ejemplo del código ASCII al de 5 por 7 puntos
- Implementación del circuito combinacional de los
sistemas secuenciales síncronos programables.
- Almacenamiento de todas las instrucciones, o de una parte de
ellas, de los computadores de arquitectura Princeton
(Von Neumann) o Harvard.
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS TOTALMENTE PASIVAS (ROM)
Son conocidas simplemente como ROM (acrónimo de
Read Only Memories). Son memorias de acceso aleatorio
que nunca pueden ser escritas por el usuario. Al colocarlas
en un sistema digital sólo pueden ser leídas.
La grabación o escritura la realiza el fabricante durante el
proceso de fabricación. Debido a que dicho proceso se lleva
acabo mediante la utilización de una secuencia de
máscaras, estas memorias suelen recibir la denominación
de memorias programables por máscara (Mask
Programmable ROM)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS TOTALMENTE PASIVAS (ROM)
+VDD
Memoria totalmente pasiva (ROM)
de organización 3D implementada
con transistores MOS de canal N
enriquecidos
T
Salida de
Información
TC
X/Y
TC
TC
TL
TL
TL
TL
TL
TL
TL
TL
TL
X0
X1
n/2
(A 0 a A (n / 2)−1 )
X 2n 2 -1
Variables de
dirección
X/Y
(A n / 2 a A n −1 )
Y0
Y1
n/2
Y2n 2 -1
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS TOTALMENTE PASIVAS (ROM)
Variables de
dirección
n2
MEMORIA
n1
PASIVA
Terminales
de salida
Variables de
dirección
n2
ROM
A
0
2
n2
-1
n1
A∇
Inhibición
de salida
No normalizado
Variables de
dirección
Desinhibición
de salida
Símbolos lógicos
de una memoria ROM
n2
Desinhibición
de salida
ROM
A
0
EN
2 n 2 -1
EN
Normalizado
n1
A∇
Normalizado
Terminales
de salida
Terminales
de salida
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS PROGRAMABLES (PROM)
Son memorias de acceso aleatorio cuyo contenido puede ser escrito por
el usuario una sola vez. Por ello se llaman PROM (Programmable
Read Only Memories)
Las de uso más extendido se implementaron en tecnología TTL y
utilizaron la celda de memoria formada por un transistor bipolar y un
diodo.
Han dejado de utilizarse porque han sido sustituidas con ventaja por
las memorias reprogramables implementadas con transistores MOS.
También se pueden considerar PROM las memorias OTP EPROM.
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS PROGRAMABLES (PROM)
Variables de
dirección
n2
PROM
A
0
2 n 2 -1
n1
A∇
E1
E2
Terminales de
salida/programación
&
EN
E3
Símbolo lógico de una memoria PROM con salida de tres estados
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES (RPROM)
Son memorias de acceso aleatorio cuyo contenido puede
ser escrito por el usuario varias veces. Se diferencian de
las memorias de acceso aleatorio activas en que el tiempo
de escritura es en general mayor que el de lectura.
Hay tres tipos de memorias RPROM:
- EPROM
- EEPROM
- FLASH
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
Las memorias pasivas reprogramables, conocidas como EPROM (Erasable
Programmable Read Only Memories) se graban mediante impulsos
eléctricos cuyo nivel de tensión es mayor que el utilizado durante la operación
del circuito.
Utilizan en su implementación los transistores MOS de puerta flotante borrables
con rayos ultravioleta La grabación consiste en inyectar portadores de carga en
dicha puerta, mediante impulsos eléctricos. El borrado se realiza mediante rayos
ultravioleta, para lo cual el circuito se encapsula de forma que queda situado
debajo de una zona (ventana) transparente que permite el paso de los citados
rayos, y por ello algunos fabricantes las denominan UVEPROM.
Las memorias EPROM que carecen de la citada ventana solo se pueden
programar una vez y por ello se denominan OTP (One Time Programmable)
EPROM.
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
Variables de
dirección
n2
EPROM
A
0
2
n2
-1
n1
Vpp
Señales
de control
G/PWR DWN
OE
A∇
Terminales de
salida/programación
&
EN
CE
Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM
con terminal independiente para la tensión de grabación (VPP)
e impulso de grabación a través del terminal de desinhibición CE).
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
EPROM
n2
Variables de dirección
Vpp
Señales
de control
PGM
(Program Enable)
OE
A
0
2 n 2 -1
n1
G/PWR DWN
A∇
Terminales de
salida/programación
PGM
&
EN
CE
Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM
con terminal independiente para la tensión de grabación (VPP)
y para el impulso de grabación PGM
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
Variables de
dirección
n2
EPROM
A
0
2
n2
-1
n1
Señales
de control
G/PWR DWN
CE
A∇
Terminales de
salida/programación
&
EN
OE/Vpp
Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM
con terminal único de desinhibición de salida y tensión de grabación (OE/ Vpp)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
Señales de
control
Modo de operación
Lectura (Read)
Inhibición de salida (Output enable)
Mínimo consumo (Standby)
Programación (Programming)
Verificación (Test)
Inhibición de programación
(Programming enable)
Identificación inteligente
(Electronic signature)
- Fabricante (Manufacturer code)
- Dispositivo (Device code)
Variables
de
dirección
CE OE / V PP A k
Tensión de
alimentación
Terminales
salida/programación
Ai
VCC
Dn1 −1 − D0
0
0
1
0
0
0
1
X
VPP
0
X
X
X
X
X
X
X
X
X
X
5V
5V
5V
VProg.
VProg.
Información memoria
Tercer estado
Tercer estado
Información externa
Información memoria
1
VPP
X
X
VProg.
Tercer estado
0
0
0
0
Vid
Vid
0
1
5V
5V
Cod. Fabricante
Cod. Circuito
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
Variables
de dirección
Variables
de dirección
Información
externa
CE
VProg
VCC
OE/Vpp
5V
Vpp
OE/Vpp
Terminales
de salida
t acceso
Ciclo de lectura
CE
te
tg
tm
tr
Ciclo de lectura
Cronograma de las señales aplicadas a la memoria pasiva reprogramable EPROM
de la diapositiva 54
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INICIO
DIRECCIÓN = Ø
MEMORIAS DE
ACCESO ALEATORIO
Aplicar VCC = Vgrab1
y Vpp = Vgrab2
I=0
PONER DATO A GRABAR Y
APLICAR IMPULSO I
I = I+1
I = 25
SI
NO
MEMORIAS PASIVAS
REPROGRAMABLES EPROM
NO
COMPARAR EL CONTENIDO
DE LA MEMORIA CON LA
INFORMACIÓN ORIGINAL
COMPARAR EL CONTENIDO
DE LA MEMORIA CON LA
INFORMACIÓN ORIGINAL
COINCIDENCIA
COINCIDENCIA
SI
NO
SI
ÚLTIMA
DIRECCIÓN
SI
INCREMENTAR
DIRECCIÓN
VCC = Vpp = Vnormal
COMPARAR EL CONTENIDO
DE LA MEMORIA CON LA
INFORMACIÓN ORIGINAL
Algoritmo rápido de grabación
de una memoria pasiva reprogramable EPROM
ALGUNA
POSICIÓN NO
COINCIDE
SI
NO
GRABACIÓN
REALIZADA
CIRCUITO
DEFECTUOSO
NO
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
GRABADOR
Zócalo de fuerza
de inserción nula
COMPUTADOR
INTERFAZ
PERSONAL
FUENTE DE
ALIMENTACIÓN
Esquema de bloques de un grabador de memorias pasivas
reprogramables EPROM
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EPROM
APLICACIONES
MICROCONTROLADOR
RAM
A
A∇
EPROM
A
A∇
Barra de
dirección
UNIDAD
Barra de datos
CENTRAL DE
PROCESO
Señales
de control
INTERFAZ
PERIFÉRICO
Aplicación de las memorias pasivas reprogramables EPROM
al almacenamiento de las instrucciones de un microcomputador
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Variables de
dirección
MUX
WE
+21V
+5V
CE
0
X 1
0
1
EEPROM
n2
A
Vpp
0
2 -1
n2
n1
A∇
G/PWR DWN
Terminales de
salida/programación
&
EN
OE
Símbolo lógico de una memoria pasiva reprogramable EEPROM
con terminal de impulsos de grabación (VPP)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Variables de
dirección
EEPROM
n2
MUX
0
WE
+5V
CONVERTIDO R
5 a 21V
CE
X 1
0
1
CONJUNTO DE C ELDAS
DE MEMO RIA
A
Vpp
0
2 -1
n2
n1
A∇
G/PWR DWN
Terminales de
entrada/salida
&
EN
OE
Esquema de bloques de una memoria pasiva reprogramable EEPROM
con tensión de alimentación única
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Variables de
dirección
WE
EEPROM
n2
A
0
2 -1
n2
n1
C
G/PWR DWN
CE
A∇
Terminales de
entrada/salida
&
EN
OE
Símbolo lógico de una memoria pasiva reprogramable EEPROM
con tensión de alimentación única
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Puesta en estado
inicial del sistema
Barra de dirección
≥1
&
N1
&
EEPROM
n2
A
WE
0
2 -1
n2
n1
C
G/PWR DWN
PROCESADOR
DIGITAL
CE
Señal de
selección de
EEPROM
N2
&
OE
A∇
&
EN
&
Señal de lectura/escritura (R/W)
Barra de datos
Circuito de conexión de la memoria pasiva reprogramable EEPROM
con tensión de alimentación única a un procesador digital
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
RUTINA DE
BORRADO/ GRAB ACIÓN
Algoritmo de grabación
de la memoria de acceso
SELECCIONAR DIRECCIÓN
PONER CE = 0 Y OE = 1
ACTIVAR WE
aleatorio pasiva reprogramable
EEPROM
BORRADO
TIPO DE
OPERACIÓN
PONER BARRA
DE DATOS EN
TERCER ES TADO
GRABACIÓN
PONER
INFORMACIÓN
EN BARRA DE DATOS
RETARDO
DESACTIVAR WE
FIN
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Variables de
dirección
WE
Grabación
realizada (Ready)
+VCC (5V)
CE
TEMPO RIZADOR
DE ESC RITURA
CONVERTIDO R
5 a 21V
n2
MUX
0
X 1
0
1
Vpp
CONJUNTO DE CELDAS
DE MEMO RIA
A n02
2 -1
n1
A∇
G/PWR DWN
Terminales de
entrada/salida
&
EN
OE
Esquema de bloques de una memoria pasiva reprogramable EEPROM
con temporizador de escritura incorporado
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
Memoria EEPROM
con temporizador de
escritura incorporado
Variables de
dirección
EEPROM
n2
A
0
2 -1
n2
n1
WE
G/PWR DWN
Símbolo lógico
CE
Terminales de
entrada/salida
A∇
n’
&
Detección de
escritura realizada
EN
OE
n2
Barra de dirección
EEPROM
A
0
2 n 2 -1
WE
n1
G/PWR DWN
Conexión a un
microprocesador
CE
MICROPROCESADOR
OE
Barra de datos
&
EN
A∇
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
APLICACIONES
DATOS Y
RESULTADOS
MEMORIA
ACTIVA
(RAM)
PROGRAMA
TABLAS
MEMORIA
MEMORIA
PASIVA
REPROGRAMABLE
(EPROM)
PASIVA
REPROGRAMABLE
(EEPROM)
MICROPROCESADOR
INTERFAZ
INTERFAZ
DE RED
PERIFÉRICO
COMPUTADOR
Aplicación de las memorias EEPROM al almacenamiento de tablas
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES EEPROM
MICROCONTROLADOR
RAM
EPROM
MICROPROCESADOR
INTERFAZ
INTERFAZ
Canal de
comunicación serie
MEMORIA EEPROM
DE ESCRITURA Y
LECTURA EN SERIE
A los Periféricos
Conexión de un microcontrolador y una memoria
EEPROM de lectura y escritura en serie (Serial EEPROM)
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES FLASH
FLASH
18
Variables de dirección
Vpp
A
0
2 -1
18
8
WE
G/PWR DWN
OE
A∇
Terminales de
entrada/salida
&
EN
CE
Símbolo lógico de una memoria FLASH
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MEMORIAS DE ACCESO ALEATORIO
Registro de
direcciones
C
MEMORIAS
PASIVAS
REPROGRAMABLES
FLASH
n2
Variables
de dirección
n1
CONJUNTO
DE
Vpp
CELDAS
SEÑALES DE
BORRADO
2
1
Y GRABADO
Z1
∇
OE
Esquema de bloques
simplificado de una
memoria FLASH
&
WE
Registro de
órdenes
UNIDAD
Z2
DE
CONTROL
CE
Registro de
datos
C
Z2
Z1
n1
C
n1
n1
EN
Barra
de datos
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS PASIVAS REPROGRAMABLES FLASH
APLICACIONES
DATOS Y
RESULTADOS
MEMORIA
ACTIVA
(RAM)
PROGRAMA DE CARGA
DE LA MEMORIA FLASH
PROGRAMA
DE CONTROL
MEMORIA
PASIVA
REPROGRAMABLE
MEMORIA
PASIVA
REPROGRAMABLE
(EPROM)
(FLASH)
MICROPROCESADOR
INTERFAZ
PROCESADOR DE
COMUNICACIONES
PERIFÉRICO
Canal de
comunicación serie
COMPUTADOR
Aplicación de las memorias FLASH al almacenamiento
de programas en un sistema de control distribuido
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIAS DE ACCESO ALEATORIO
DE COMUNICACIÓN SERIE
MEMORIA DE ACCESO ALEATORIO SERIE
Bus de
comunicación
serie
PROCESADOR
DE
MEMORIA DE
ACCESO
COMUNICACIONES
ALEATORIO
Esquema de bloques de una memoria de acceso aleatorio
de lectura y escritura en serie
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS EEPROM DE COMUNICACIÓN SERIE
MEMORIA EEPROM SERIE
n2
EEPROM
A n02
2 -1
WE
Canal de
comunicación
serie
PROCESADOR
DE
GR
CE
COMUNICACIONES
OE
n
A∇
G/PWR DWN
&
EN
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS EEPROM DE COMUNICACIÓN SERIE
MICROCONTROLADOR
CS
PROCESADOR DE
COMUNICACIONES
(MICROWIRE)
EEPROM
SERIE
CLK
DO
Ejemplo de
MICROPROCESADOR
DI
conexión
de una EEPROM
serie a un
Conexión a través de un puerto serie del microcontrolador
microcontrolador
MICROCONTROLADOR
CS
MICROPROCESADOR
PUERTO DE
ENTRADA/SALIDA
EN PARALELO
CLK
EEPROM
SERIE
DO
DI
Conexión a través de un puerto paralelo del microcontrolador
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS EEPROM CON COMUNICACIÓN SERIE
CLK
CS
DI
Código de operación
Dirección de lectura
DO
Bit de
inicio
Información leída
Cronograma del ciclo de lectura de las señales de una memoria EEPROM
que utiliza el protocolo Microwire
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIAS DE ACCESO ALEATORIO
CON COMUNICACIÓN SERIE
CLK
CS
DI
Código de operación
Dirección de escritura
Información a escribir
DO
Ciclo de escritura
en memo ria
Fin del
ciclo de
escritura
Cronograma del ciclo de escritura de las señales de una memoria EEPROM
que utiliza el protocolo Microwire
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
MEMORIAS DE ACCESO ALEATORIO
CON COMUNICACIÓN SERIE
APLICACIONES
MEMORIA EXTERNA (PEN DRIVE)
USB
PROCESADOR DE
COMUNICACIONES
USB
Esquema de bloques
MEMORIA
FLASH
Fotografía
Memoria externa (Pen Drive) conectable a un computador
mediante el protocolo de comunicaciones USB
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MEMORIAS DE ACCESO ALEATORIO
MEMORIAS DE ACCESO ALEATORIO
CON COMUNICACIÓN SERIE
APLICACIONES
MICROCONTROLADOR CON MEMORIA FLASH
MEMORIA
FLASH
---------------
PROCESADOR DE
COMUNICACIONES
UNIDAD
CENTRAL DE
PUERTO
PROCESO
PARALELO
PUERTO
n
1
SERIE
Microcontrolador que almacena las instrucciones
en una memoria FLASH
PROCESADOR
EXTERNO
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MEMORIAS DE ACCESO ALEATORIO
UNIDADES DE MEMORIA MODULARES
n2
Variables de dirección
WE
Impulso escritura
Desinhibición escritura/lectura
Desinhibición de salida
CE
OE
RAM
0
A n2
2 -1
C1
G2
&
EN3
n1
2,A,1D/ 2,A,1,3∇
Símbolo lógico de una memoria de acceso aleatorio activa, estática
y de escritura y lectura no simultáneas
con terminales de entrada y salida comunes
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Electrónica Digital: Unidades de memoria digitales
BF1
n2
Variables de dirección
Impulso escritura
MEMORIAS
DE ACCESO ALEATORIO
Desinhibición escritura/lectura
Desinhibición de salida
WE
CE
RAM
A n02
2 -1
C1
G2
&
EN3
OE
n1
2,A,1D/2,A,1,3∇
UNIDADES DE MEMORIA
MODULARES
BF2
n2
WE
CE
RAM
0
A n2
2 -1
C1
G2
&
EN3
OE
Unidad de memoria
de acceso aleatorio activa
de 2n2 posiciones de n'1bits
implementada con n' bloques
n1
2,A,1D/2,A,1,3∇
n
funcionales idénticos
BFm
n2
WE
CE
OE
RAM
A n02
2 -1
C1
G2
&
EN3
n1
2,A,1D/2,A,1,3∇
Terminales de
entrada/salida
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Electrónica Digital: Unidades de memoria digitales
BF1
MEMORIAS
DE ACCESO ALEATORIO
n2
Variables de dirección
(bits menos significativos)
Impulso escritura
WE
Z1
CE
RAM
0
A n2
2 -1
C1
G2
&
EN3
OE
Desinhibición de salida
n1
2,A,1D/2,A,1,3∇
BF2
UNIDADES DE MEMORIA
MODULARES
n2
WE
Z2
CE
RAM
0
A n2
2 -1
C1
G2
&
EN3
OE
Unidad de memoria
de acceso aleatorio activa
de m posiciones de n1 bits
implementada con 2n´2
bloques funcionales idénticos
Variables de
dirección
(bits más
significativos)
1
2
n '2
X/Y
1
2
2n'2
n1
Z1
Z2
2,A,1D/2,A,1,3∇
n1
Zp
BFm
n2
WE
Zp
CE
OE
RAM
0
A n2
2 -1
C1
G2
&
EN3
n1
2,A,1D/2,A,1,3∇
Terminales de
entrada/salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
UNIDADES DE MEMORIA MODULARES
8
WE
CE
RAM (256x4)
0
A 255
C1
G2
&
EN3
OE
4
2,A,1D/ 2,A,1,3∇
Símbolo lógico de una memoria de acceso aleatorio activa estática
de escritura y lectura no simultáneas de 256 posiciones de 4 bits
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO ALEATORIO
UNIDADES DE MEMORIA MODULARES
8
8
RAM (256x4)
0
A 255
C1
G2
&
&
EN3
8
RAM (256x4)
0
A 255
C1
G2
&
EN3
8
RAM (256x4)
0
A 255
C1
G2
RAM (256x4)
0
A 255
C1
G2
&
EN3
EN3
Variables de dirección (A 0 a A 7)
Impulso escritura
Desinhibición de salida
4
4
A8
Variables de
dirección
A9
X/Y
1
2
4
2,A,1D/2,A,1,3∇
2,A,1D/2,A,1,3∇
4
2,A,1D/2,A,1,3∇
2,A,1D/2,A,1,3∇
0
1
Barra de
entrada/salida
2
Desinhibición
EN
3
Unidad de memoria
1K8 implementada
con el bloque funcional
de la diapositiva
anterior
8
8
RAM (256x4)
0
A 255
C1
G2
&
&
EN3
RAM (256x4)
0
A 255
C1
G2
&
EN3
4
2,A,1D/2,A,1,3∇
8
RAM (256x4)
0
A 255
C1
G2
&
EN3
4
2,A,1D/2,A,1,3∇
8
RAM (256x4)
0
A 255
C1
G2
EN3
4
2,A,1D/2,A,1,3∇
4
2,A,1D/2,A,1,3∇
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
SRG
DINÁMICO
G
Esquema básico de un
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
Ø2
registro de desplazamiento
1D
dinámico utilizado como
memoria de acceso directo
Q
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MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
SRG
DINÁMICO
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
CTR
Ø2
C+
n1
1D
n2
Q n1
Esquema básico de una memoria de acceso directo implementada
mediante un registro de desplazamiento dinámico y un contador
y organizada en posiciones de n1 bits
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
SRG
DINÁMICO
G
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
Ø2
CONTADOR
DE BITS
CONTADOR DE
POSICIONES
CTR DIV n1
CTR
G1
C+
C2/1+
1
1D
n2
Q 1
COMP
CT = 0
Dirección externa
Esquema básico de una memoria de acceso directo implementada
mediante un registro de desplazamiento dinámico y un contador
y organizada en serie bit a bit
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MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
SRG
DINÁMICO
G
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
Ø2
CONTADOR
DE BITS
CONTADOR DE
POSICIONES
CTR DIV n1
CTR
G1
C+
C2/1+
1
Orden de
lectura
1D
n2
Q 1
CT = 0
Dirección de lectura
Esquema del circuito de lectura
de una memoria de acceso directo
implementada con un registro
de desplazamiento dinámico
y organizada en serie bit a bit
SRG
G2
C1→
1,2D
n1
Información
de salida
COMP
&
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MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
SRG
DINÁMICO
G
SRG
G2
M3
C1→
MUX
1,3,2D
Entrada de
información
G
n1
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
Ø2
CONTADOR
DE BITS
CONTADOR DE
POSICIONES
CTR DIV n1
CTR
G1
C+
C2/1+
1
1D
0
1
1,3,2D
0
Q 1
CT = 0
1
Orden de
escritura
n2
&
COMP
Dirección de escritura
Esquema del circuito de escritura de una memoria de acceso directo implementada
con un registro de desplazamiento dinámico y organizada en serie bit a bit
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MEMORIAS DE ACCESO DIRECTO
MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE
UNIDAD DE
Orden de
lectura
CONTROL
SRG
DINÁMICO
G
SRG
G2
M3
C1→
MUX
1,3,2D
Entrada de
información
G
1
Ø
1J
C1
1K
Q
&
&
Ø1
C1
Ø2
CONTADOR
DE BITS
CONTADOR DE
POSICIONES
CTR DIV n1
CTR
G1
C+
C2/1+
1
1D
0
1
1,3,2D
n2
0
Q 1
CT = 0
CT = 0
1
Esquema del circuito de escritura secuencial de una memoria de acceso directo
implementada con un registro de desplazamiento dinámico
y organizada en serie bit a bit
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
CARACTERISTICAS GENERALES
Memorias que se caracterizan por carecer de variables de dirección.
En ellas no se especifica la dirección sino que en la operación de
escritura la información se introduce en la posición de la memoria
conectada a los terminales de entrada y en la de lectura se lee la
situada en la posición unida a los terminales de salida.
Este tipo de memorias tiene como objetivo facilitar el tratamiento
de la información proporcionada en secuencia por un sistema digital.
Según la forma en la que se accede a la información almacenada
se pueden clasificar en tres grandes clases:
- Registros de desplazamiento.
- Memorias cola o tubo.
- Memorias pila
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
REGISTROS DE DESPLAZAMIENTO ESTÁTICOS
SRG n
Entrada de puesta a cero
Impulsos de desplazamiento
Entrada de información en serie
R
C1/→
1D
Q n-1
Salida de información en serie
Símbolo lógico de un registro de desplazamiento estático
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
PROCESADOR DE
COMUNICACIONES
REGISTROS DE
DESPLAZAMIENTO
ESTÁTICOS
APLICACIONES
PROCESADOR
TRANSMISOR
SRG
n
DIGITAL
Salida serie
Utilización de los registros
de desplazamiento estáticos
en la implementación de
un procesador de comunicaciones
1
RECEPTOR
SRG
A otros
procesadores
1
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
REGISTROS DE DESPLAZAMIENTO DINÁMICOS
Se caracterizan porque los impulsos de desplazamiento no se
pueden anular por tiempo indefinido dado que en dicho caso
desaparece la información contenida en su interior.
Se han realizado especialmente en tecnologías MOS y están
formados por celdas básicas de memoria que almacenan la
información en forma de carga del condensador existente
entre la puerta y el surtidor de un transistor MOS.
Se utilizan para implementar Memorias circulares.
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
Son memorias de acceso secuencial en las que la información que
entra al darle una orden de escritura sale antes que todas las que
entran en posteriores ordenes de escritura.
FIFO
Señales
de control
Entrada de
información
Símbolo lógico
de una memoria FIFO
n1
n1
Salida de
información
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
POS. 2n 2
POS. 3 POS. 2 POS. 1
Entrada de
información
Salida de
información
MEMORIA VACÍA
MEMORIAS
PILA (FIFO)
I1
I1
PRIMERA OPERACIÓN DE ESCRITURA
Forma en que se escribe y se
lee una memoria cola (FIFO)
en sucesivas operaciones
de escritura y lectura
I2
I2
I1
SEGUNDA OPERACIÓN DE ESCRITURA
I3
I3
I2
I1
TERCERA OPERACIÓN DE ESCRITURA
I3
PRIMERA OPERACIÓN DE LECTURA
I2
I1
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
FIFO
C1/→
n1
Entrada de
información
1D
G0
G1
Orden
externa
R/W
UNIDAD DE
n2
G2
CONTROL
G
n1
G n 2 −1
Salida de
información
Memoria cola (FIFO) implementada mediante un conjunto de biestables
conectados en serie con entradas de inhibición independientes
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA
MEMORIA DE ESTRUCTURA INTERNA SERIE
Poseen las siguientes características que limitan su operatividad:
-En ellas la información se desplaza físicamente lo cual hace que su
escritura necesite tantos impulsos del reloj como posiciones vacías posea la
memoria.
-La elevación de su número de posiciones disminuye su velocidad
porque aumenta el tiempo medio de escritura.
-No es posible realizar en operaciones de lectura y escritura simultáneas.
-No es posible realizar dos lecturas sucesivas de la misma posición.
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM
MEMORIA TUBO (FIFO)
UNIDAD DE CONTROL
CONTADOR
DE LECTURA
Puesta en estado inicial
Orden de lectura
Orden de escritura
Orden de retransmisión
Señal de memoria vacía
PROCES ADOR
DIGITAL
SECUENCIAL
SINCRONO
CONTADOR
DE ES CRITURA
RAM
0
1A n 2
2 -1
2A
C3
Señal de memoria llena
Entrada de
datos
1A,3D
2A
Salida de
datos
Esquema de bloques de una memoria cola (FIFO) implementada mediante
una memoria de acceso aleatorio de lectura y escritura simultáneas.
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM
Poseen las siguientes características:
• Todas las operaciones de escritura tienen idéntica duración.
• Es posible realizar la operación de escritura y la de lectura
simultáneamente.
• Se puede ampliar la capacidad de la memoria sin disminuir la
velocidad.
• Es posible realizar varias operaciones de lectura sucesivas de una o
más posiciones de la memoria consecutivas. Para ello se dota a la
memoria de un terminal que hace que el contenido del contador de
lectura disminuya en una unidad. Dicho terminal suele
denominarse orden de retransmisión porque su principal utilidad
es hacer que se vuelva a enviar la información contenida en la
memoria cuando la misma forma parte de un procesador de
comunicaciones en la aplicación descrita a continuación.
• Existen múltiples alternativas que se diferencian por las señales de
control que la acoplan con los sistemas externos
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
FIFO
R
Puesta a cero
Orden de retransmisión (Retransmit)
Orden de lectura (Read Clock)
LDCK
Orden de escritura (Write Clock)
UNCK
OE
Desinhibición de la salida (Output Enable)
EN
n1
Entrada de información
QF
Señal de memoria
llena (Full)
QE
Señal de memoria
vacía (Empty)
n1
∇
Salida de información
Símbolo lógico de una memoria cola (FIFO) implementada mediante
una memoria de acceso aleatorio de lectura y escritura simultáneas..
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
INTERFAZ
APLICACIONES
FIFO
PROCESADOR
PROCESADOR
DIGITAL
DIGITAL
SECUENCIAL
SECUENCIAL
SINCRONO
SINCRONO
Esquema básico del acoplamiento entre dos procesadores digitales síncronos
implementado mediante una memoria cola
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
APLICACIONES
PROCESADOR DE COMUNICACIONES
CON MEMORIA FIFO
FIFO
PROCESADOR
DIGITAL
SECUENCIAL
SINCRONO
UNIDAD
DE
Línea o red de
comunicaciones
COMUNICACIONES
Esquema de bloques básico del acoplamiento de un procesador digital
secuencial síncrono a una línea o red de comunicaciones por
medio de un procesador de comunicaciones que posee una memoria cola (FIFO)
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (FIFO)
APLICACIONES
PROCESADOR DE COMUNICACIONES
CON MEMORIA FIFO
FIFO
QF
R
LDCK
UNCK
EN
PROCESADOR
DIGITAL
QE
SECUENCIAL
SINCRONO
UNIDAD
n1
n1
∇
DE
COMUNICACIONES
Esquema de bloques de un procesador de comunicaciones
implementado con una memoria cola
Línea o red de
comunicaciones
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
Entrada
MEMORIAS PILA (LIFO)
Salida
Las memorias pila (Stack)
conocidas como LIFO
Entrada
(acrónimo de Last In-First Out) Salida
son memorias de acceso secuencial
en las que la información que entra
en la última operación de escritura Entrada
es la que sale en la primera operaciónSalida
de lectura que se realice.
Entrada
MEMORIA VACÍA
I1
I1
PRIMERA OPERACIÓN DE ESCRITURA
I2
I2
SEGUNDA OPERACIÓN DE ESCRITURA
I3
I3
Salida
Forma en que se escribe y se lee
una memoria pila (LIFO) en
sucesivas operaciones de escritura
y lectura.
I1
I2
I1
TERCERA OPERACIÓN DE ESCRITURA
Entrada
Salida
I3
I2
I1
PRIMERA OPERACIÓN DE LECTURA
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (LIFO)
LIFO
Señales
de control
Entrada de
información
n1
n1
Salida de
información
Símbolo lógico básico de una memoria cola (LIFO)
organizada en posiciones de n1 bits en paralelo
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (LIFO)
LIFO
Entrada de Inhibición
Lectura/Escritura
Orden de operación
Entrada de
información
G1
( R/ W )
M2
C3
1,2,3D
1,2
Salida de
información
Símbolo lógico de una memoria cola (LIFO)
organizada en posiciones de n1 bits en paralelo
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
Del siguiente multiplexor
MEMORIAS
COLA (LIFO)
Al multiplexor anterior
CELDA DE MEMORIA
Entrada de ( R/ W )
selección de
Lectura/Escritura
MUX
G
MUX
0
1
G
0
Entrada de
información
1
MUX
0
1
G 0
1
0
1,2D
Q0
1
C2
0
1,2D
Q1
0
1
C2
1,2D
C2
G1
G1
G1
R
R
R
Orden de operación
(Impulso de desplazamiento)
Entrada de Inhibición
Puesta a cero
Salida de
información
Esquema de una memoria PILA implementada con un
registro de desplazamiento estático reversible
Qn-1
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
SGR
R
G1
M2
C3/2→/2←
MEMORIAS
COLA (LIFO)
n1
Entrada de información
n1
1,2D
Salida de información
Símbolo lógico de una memoria pila de n1 bits en paralelo
implementada con un registro de desplazamiento
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS
COLA (LIFO)
LIFO
G1
M2
EN
C3/2→/2←
∇
Entrada/Salida
de información
Símbolo lógico de una memoria pila de n1 bits en paralelo
y terminales de entrada y salida únicos
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO SECUENCIAL
MEMORIAS COLA (LIFO)
RAM
n2
&
A
CE
WE
0
n2
2 -1
G
C
CTR
Puesta a cero
R
0
M 03
1
C4/0+/1-
Modo de operación
Orden de operación
Entrada de
información
n2
n1
n2
A
A
n2
2,4D
Entrada de
información
Esquema básico de una memoria PILA implementada
con una memoria de acceso aleatorio
Salida de
información
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Departamento de Tecnología Electrónica
Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL
MEMORIAS CIRCULARES
Se puede definir una memoria circular como una memoria de acceso
secuencial en la que la información se desplaza permanentemente
a través de la memoria cuando no se ejecuta ninguna operación de
entrada o de salida.
Son numerosos los fabricantes de sistemas electrónicos digitales que
denominan memorias circulares a las que tienen acceso directo en la
operación de escritura y acceso secuencial en la de lectura.
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL
MEMORIAS CIRCULARES
APLICACIONES
MÓDULO DE INTERFAZ DE SALIDA DE VARIAB LES ANALÓGICAS
MUX
AUT ÓMATA
PROGRAMAB LE
G
0
1
0
ME MO RIA
CIRCULAR
1
UNIDAD
CENTRAL
CONVERTIDOR
DIG ITAL-ANALÓGICO
(D/A)
MUEST REO
Y
RETENCIÓN
MUEST REO
Y
RETENCIÓN
PRO CE SADOR
DIGITAL
MUEST REO
Y
RETENCIÓN
Esquema de bloques típico de un módulo de variables de salida analógicas
de un autómata programable realizado con una memoria circular y un
único convertidor analógico/digital
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS ASOCIATIVAS
DESCRIPCIÓN GENERAL
Se conocen mediante las siglas CAM (Content Addressable
Memories) y se caracterizan porque la búsqueda de información
en la operación de lectura no se realiza indicando una dirección
y leyendo su contenido sino que se suministra la información a la
memoria para observar si ésta la contiene en alguna de sus posiciones.
Se pueden implementar:
- Con un comparador por posición.
- Con un único comparador.
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Electrónica Digital: Unidades de memoria digitales
( R/ W )
MEMORIAS
ASOCIATIVAS
Variables de
dirección
m
X/Y
CELDA 0
≥1
n1
COMP
n1
P
n1
n2
n2
n1
&
WE
Q
G
G
≥1
n1
CELDA 1
COMP
P
IMPLEMENTACIÓN
DEL SISTEMA FÍSICO
n1
n1
Q
n1
n2
n2
G
≥1
n1
CELDA 2m -1
COMP
P
n1
Q
n1
n1
n2
n2
G
n1
Esquema de bloques de una memoria asociativa (CAM)
implementada con un comparador por posición
C1
n2
C2
Terminales
de entrada
n2
Terminales
de salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS ASOCIATIVAS
m
( R/ W )
WE
CAM
A 0
2 m -1
M1
C2
n1
Variables
de entrada
n1 +n2
n2
n2
1A,2D
1A
Símbolo lógico de una memoria asociativa (CAM)
implementada con un comparador por posición
Variables
de salida
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Electrónica Digital: Unidades de memoria digitales
MEMORIAS ASOCIATIVAS
m
Dirección
Orden de lectura
Orden de escritura
CE
OL
OE
PROCESADOR
DIGITAL
SECUENCIAL
SINCRONO
( R/ W )
WE
RAM
A 0
2m -1
M1
C2
CR
n1
Entrada de
información
n1
1A,2D
n1+n2
n1+n2
1A
n2
1A,2D
n2
Salida de
información
Esquema de bloques de una memoria asociativa (CAM) implementada
con un procesador digital secuencial síncrono (un único comparador).