Series de dispositivos CMOS Familia lógica transistor

Series de dispositivos CMOS
! Serie 4000:
– La primera serie CMOS
– Bajo consumo pero muy lentos
– No compatible con TTL
!
!
!
!
!
74HC : CMOS de alta velocidad
74HCT: CMOS de alta velocidad comp. TTL
74AC: CMOS avanzado
Hoja de
74ACT: CMOS avanzado comp. TTL
datos
74AHC: CMOS avanzado de alta velocidad
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129
Familia lógica transistor-transistor
(TTL)
! Utiliza transistores multiemisor a la entrada
en lugar de los diodos utilizados en DTL
! Es una familia lógica saturada
! Su compuerta básica es la NAND
! La serie TTL estándar 74xx ahora es
obsoleta. Existen otras series que dan mejor
rendimiento en cuanto a relación velocidadpotencia
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Compuerta NAND TTL estándar
SN7400
Hoja de
datos
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Características Eléctricas de la familia TTL
VCC = +5 V
R1
20 kΩ
R2
8 kΩ
R5
120 Ω
D1X
Q3
X
Q4
D1Y
Y
VA
D2X
D2Y
Q2
D3
D4
R6
4 kΩ
Z
R3
12 kΩ
Q5
R4
1.5 kΩ
R7
3 kΩ
Q6
DiodeAND
ANDdegate
Compuerta
diodos
and inputde
protection
y protección
entradas
Divisor
fase
Phasede
splitter
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Barquisimeto
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Etapa
destage
salida
Output
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TTL: Salida en estado bajo
VCC = +5 V
R5A
120 Ω
R2A
8 kΩ
R1B
20 kΩ
D1XB
≤ 0.35 V
Q3A
(OFF)
R2B
8 kΩ
Q4A
(OFF)
D1YB
Q2A
(ON)
D3A
D4A
Q2B
(OFF)
R6A
4 kΩ
2V
D2XB
D2YB
R3B
12 kΩ
Q5A
(ON)
R7A
3 kΩ
R4A
1.5 kΩ
R4B
1.5 kΩ
Q6A
(ON)
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TTL: Salida en estado alto
VCC = +5 V
R5A
120 Ω
R2A
8 kΩ
Q3A
(ON)
R1B
20 kΩ
R2B
8 kΩ
D1XB
2.7 V
Q4A
(ON)
D1YB
Q2A
(OFF)
D3A
D4A
Q2B
(ON)
R6A
4 kΩ
2V
D2XB
D2YB
R3B
12 kΩ
Q5A
(OFF)
R4A
1.5 kΩ
Ileak
R7A
3 kΩ
R4B
1.5 kΩ
Q6A
(OFF)
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Series de dispositivos TTL
!
!
!
!
!
!
74
74H
74S
74LS
74AS
74ALS
! 74F
: TTL estándar
: TTL de alta velocidad (High speed)
: TTL Schottky
: TTL Schottky de baja potencia
: TTL Schottky avanzado
: TTL Schottky avanzado de baja
potencia
: TTL Fast (similar a la AS)
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135
Características de la familia TTL
parámetro unidad 74
tp
ns
9
Pd
mW
10
P.V
pJ
90
VILmax
V
0.8
VOLmax
V
0.4
VIHmin
V
2.0
VOHmin
V
2.4
IILmax
mA
-1.6
IOLmax
mA
16
IIHmax
40
µA
IOHmax
-400
µA
74L
33
1
33
0.7
0.4
2.0
2.4
-0.18
3.6
10
-200
74H
6
22
132
0.8
0.4
2.0
2.4
-2.0
20
50
-500
74S
3
20
60
0.8
0.5
2.0
2.7
-2.0
20
50
-1000
74LS
9
2
18
0.8
0.5
2.0
2.7
-0.4
8
20
-400
74AS
1.6
20
32
0.8
0.5
2.0
2.7
-2.0
20
200
-2000
74ALS
5
1.3
6.5
0.8
0.5
2.0
2.7
-0.2
8
20
-400
Pd = Consumo de potencia por compuerta, P.V = producto de potencia-velocidad
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136
Niveles Lógicos TTL y Márgenes de ruido
! Asimétricos, a diferencia de CMOS
VCC = 5 V
HIGH
ABNORMAL
LOW
0
VOHmin = 2.7 V
VIHmin = 2.0 V
High-state
DC noise margin
VILmax = 0.8 V
VOLmax = 0.5 V
Low-state
DC noise margin
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! CMOS
puede
compatible con TTL
Digital Design
Principles fabricarse
and Practices, 3/e
– Familias lógicas CMOS “T”
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137
Niveles CMOS vs. TTL
Niveles TTL
Niveles CMOS
VCC
V =5V
VCC
OHmin
HIGH
VOHmin
IHmin
High-state
DC noise
HIGH margin
ABNORMAL
VIHmin
High-state
DC noise margin
ABNORMAL
VILmax
VCC
V
.7 CC
.7 VCC
.3 VCC
.3 VCC
HIGH
LOW
LOW
VILmax
VOLmax
V
OLmax
0
0
0
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Copyright
© Principles
2000 by Prentice
Hall, Inc.3/e
Digital
Design
and Practices,
CMOS con niveles TTL
-- HCT, FCT, VHCT, etc.
Digital Design Principles and Practices, 3/e
Luis Tarazona, UNEXPO Barquisimeto
ABNORMAL
Low-state
Low-state
LOW margin
DC
DC noise
noise margin
VOHmin = 2.7
VIHmin = 2.0 V
VILmax = 0.8 V
VOLmax = 0.5
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138
Diferencias de TTL respecto a CMOS
! Características de entrada y de salida asimétricas.
! Las entradas entregan una corriente significativa en
estado BAJO y en estado ALTO sólo una corriente
de fuga.
! La salida puede manejar mucha más corriente en el
estado BAJO (transistor saturado).
! La salida sólo puede entregar una cantidad limitada
de corriente en el estado ALTO (resistencia mas
transistor parcialmente encendido.
! TTL tiene dificultad para manejar entradas CMOS
“puras” porque VOH = 2.4 V (excepto “T” CMOS).
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139
Interconexión entre TTL y CMOS
! Deben considerarse varios factores:
– Niveles lógicos y fuentes de alimentación
– Margen de ruido
– Cargabilidad de salida (FAN-OUT)
– Carga capacitiva
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140
CMOS manejando TTL
! Las corrientes de entrada en BAJO son el
prncipal problema
! La alta corriente que necesita TTL
incrementa la caida de tensión a la salida, lo
que reduce el margen de ruido
! A veces se requiere utilizar buffers CMOS
para realizar la conexion
Luis Tarazona, UNEXPO Barquisimeto
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141
TTL manejando CMOS
!
!
!
!
!
La corriente no es problema
CMOS requiere muy poca corriente de entrada
Niveles lógicos de salida TTL:
En BAJO, no hay problemas
En ALTO, el nivel no es compatible con CMOS
– Se debe usar un resistor externo para elevar la salida
TTL a niveles CMOS (pull-up resistor)
– Es recomendable el uso de compuertas TTLde colector
abierto
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142
Resumen Niveles Lógicos TTL y
CMOS
VOHmin, VOLmax
5.0
HC, HCT 3.84
AC, ACT 3.76
LS, S, ALS, AS
2.7
VIHmin, VILmax
3.5 CMOS 4000
LS, S, ALS, AS
2.0 HC, HCT, AC, ACT
1.5 CMOS 4000
0.8
LS, S, ALS, AS 0.5
AC, ACT 0.37
HC, HCT 0.33
Luis Tarazona, UNEXPO Barquisimeto
LS, S, ALS, AS
HC, HCT, AC, ACT
0
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143
Comparación de niveles de
conmutación
Luis Tarazona, UNEXPO Barquisimeto
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144
Ciclo de vida de las tecnologías
HC
BCT
ALS
TI - sourced
F
AS
AC
Bipolar
CMOS
BiCMOS
FCT
ABT
LS
other
S
LVT
LV
LVC
ALVC
CD4000
TTL
AHC
ALB
Introduction
Growth
Luis Tarazona, UNEXPO Barquisimeto
Maturity
Decline
Obsolescence
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145
Posibilidades de migración
Luis Tarazona, UNEXPO Barquisimeto
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146
Carga en AC
! La carga en AC se ha convertido en un
factor crítico de diseño a medida que la
industria se ha desplazado a sistemas
CMOS.
– Las entradasCMOS tienen una alta impedancia,
luego la carga DC no es significativa.
– Las entradas CMOS, sus encapsulados y
conexiones relacionadas tienen una capacitancia
significativa.
– El tiempo para cargar y descargar tal capacitancia
es un componente importante del retardo.
Luis Tarazona, UNEXPO Barquisimeto
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147
Retardos de propagación (1)
! Recordar:
– los dispositivos electrónicos no responden
instantáneamente a los cambios que se
producen en sus entradas
• Debido a las capacitancias parásitas en las
uniones p-n y en los conductores
– Las compuertas están constituidas por
conexiones de elementos semiconductores
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148
Retardos de propagación (2)
! Un recorrido de señal es el camino eléctrico
de una señal desde una entrada particular a
una salida particular en un elemento lógico
! El retardo de propagación tp de un recorrido
de señal, es la cantidad de tiempo necesaria
para que un cambio en la señal de entrada
produzca un cambio en la salida.
Luis Tarazona, UNEXPO Barquisimeto
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149
Retardos de propagación (3)
! tpHL es el tiempo entre un cambio en la
entrada y el correspondiente cambio a la
salida cuando la salida está, cambiando de
ALTO a BAJO
! tpLH es el tiempo entre un cambio en la
entrada y el correspondiente cambio a la
salida cuando la salida está, cambiando de
BAJO a ALTO
Luis Tarazona, UNEXPO Barquisimeto
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150
Retardos de propagación (4)
Luis Tarazona, UNEXPO Barquisimeto
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151
Retardos de propagación (5)
ENTRADA
SALIDA
90%
90%
tpd(LH)
tpd(HL)
VOH-VOL
10%
10%
t
Retardo de propagación: tpd
tf
tr
Tiempo de transición: tr (tiempo de elevación) o tf (tiempo de caída)
Cambio de voltaje: VOH - VOL
Slew rate:
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dv
=
dt
(VOH - VOL) x 80%
tr (or tf)
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152
Riesgos Temporizados (Hazards)
! El comportamiento transitorio de los circuitos
digitales puede diferir de lo que se espera en el
diseño debido a los retardos de propagación en
compuertas y conectores.
! La salida de un circuito puede producir un pulso de
corta duración cuando se supone que debe
mantenerse en cierto nivel lógico. A esto se le
conoce como falla
! Se dice que existe un riesgo si el circuito tiene la
posibilidad de generar una falla
Luis Tarazona, UNEXPO Barquisimeto
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153
Riesgos estáticos
! Un riesgo estático 1 es la posibilidad de que una
salida de un circuito produzca una falla de 0 cuando
se espera que la salida permanezca en 1 en estado
estacionario
! Un riesgo estático 0 es la posibilidad de que una
salida de un circuito produzca una falla de 1 cuando
se espera que la salida permanezca en 0 en estado
estacionario.
(Leer definición formal en el libro de texto)
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154
Riesgos estáticos - Ejemplo
! Diseñar un circuito que cumpla con la
siguiente función:
F = ∑ X ,Y , Z (3,4,6,7)
Data 8
Seq 7
6
5
4
3
CP1
2
CP2
1
F
X
Y
Z
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Riesgos dinámicos
! Un riesgo dinámico es la posibilidad de que una
salida cambie más de una vez como resultado de
una sola transición de entrada. Esto puede ocurrir si
hay múltiples rutas con diferentes retardos desde la
entrada cambiante hasta la salida.
TP1
0V
CP1Q1
CP2Q2
0V
TP2
5V
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156
Eliminación de riesgos estáticos
! No es sencillo para un circuito arbitrario, pero a los
circuitos de dos niveles se les puede eliminar los
riesgos estáticos agregando términos redundantes
de consenso a la expresión simplificada. Esto se
puede realizar co ayuda del mapa de Karnaugh.
! Un circuito AND-OR (NAND-NAND) de dos niveles
no tiene riesgos dinámicos o estáticos 0.
! Un circuito OR-AND (NOR-NOR) de dos niveles no
tiene riesgos dinámicos o estáticos 1.
! Al eliminarse los riesgos estáticos se garantiza que
no existirán riesgos dinámicos
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157