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25/11/2003
Descripción del funcionamiento del ADSC de 1.5bits
V4 provee la señal de control ¬LATCH, que al apagarse, activa las salidas de comparadores A y
B. V5 es utilizado para generar una rampa desde +5v a –5v en un intervalo de 10us a 50us (0,25v/us).
Vr1 y Vr2 son las referencias positiva y negativa respectivamente.
V4
PARAMETERS:
Vref = 2.5v
Vcc = 5v
Vdd = 5v
Cp = 1p
Wp = 5u
0
VIN_ANALOG
V5
0
V1 = 5v
V2 = -5v
DC = 0
TD = 10us
TF = 10us
PW = 0
PER = 50us
TR = 40us
Vr1
¬LATCH
1.5BIT_ADSC
V1 = 5v
V2 = -5
DC = 0
TD = 2u
TF = 0
PW = 1us
PER = 2us
TR = 0
A
DIGITAL_OUT_A
B
DIGITAL_OUT_B
VREF_P
VREF_N
{Vref}
ADSC
Vr2
0
{Vref}
Fig. Circuito de prueba para el ASDC.
Los comparadores cambiarán su estado dependiendo si la señal de entrada (VIN_ANALOG) está
comprendida por debajo, dentro ó encima del rango comprendido entre dos tensiones de referencia.
(VREF_P y VREF_N).
8.0V
4.0V
0V
-4.0V
-8.0V
5us
10us
15us
V(1.5BIT_ADSC.VIN_ANALOG)
20us
25us
30us
V(1.5BIT_ADSC.VR EF_N)
V(1.5BIT_ADSC.VREF_P)
Time
35us
40us
V(DIGITAL_OUT_A)
45us
V(DIGITAL_OUT_B)
50us
55us
Fig. Análisis del comportamiento del ADSC variando linealmente la entrada desde de –5v a +5v.
Durante los primeros 20us se observa que la entrada analógica está por encima de la referencia positiva,
por lo cual sólo el comparador superior se encuentra encendido (activando A), dado que V(+) > V(-).
1-1
-
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En el intervalo entre los 20us y 40us la entrada analógica se encuentra comprendida entre ambos niveles
de referencia, en ambos coparadores V(+) < V(-), por lo tanto ambos permanecerán apagados. (A y B
inactivos)
Finalmente transcurridos los 40us, cuando la entrada analógica cruza por debajo de la referencia
negativa, en el comparador inferior se da que V(+) > V(-), por lo cual el mismo se enciende (activando
B).
Pruebas del Comparador
HI
M11
MbreakP
W = 20u
BIAS8
HI
5uA
M12
I2
MbreakP
W = 5u
BIAS9
BIAS10
M15
M14
M13
MbreakN MbreakN
W = 5u
W = 10u
MbreakN
W = 5u
LO
U1
V4
0
+
DC = 0
AC = 0
V1 = -5
V2 = 5
TD = 0
TR = 0
TF = 0
PW = 1u
PER = 20.05u
V3
0
R2
99999Meg
Comparador
FREQ = 5k
VAMPL = 10mv
VOFF = 0
AC = 0
DC = 0
0
0v
Vref
0
Fig. Circuito de prueba polarizado con I1=5uA de forma que ID(M10)+ID(M9)= ID(M7)+ ID(M1)+ ID(M8)+ ID(M2).
Condiciones de ensayo:
Entrada [V3.VAMPL]:
10mV
2-2
-
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Frecuencia de muestreo [1/V4.PER]:
Tiempo de muestreo [V4.PW]:
50kHz
1us
Funcionamiento:
Se observe que cuando M6 se apaga (¬LATCH pasa de HI a LOw) las salidas del comparador se separan,
liberando a M4 y M5 realimentándose positivamente. Como resultado la corriente diferencial proveniente
de los cascode carga los nodos “Out” y se retiene la salida (latch), colocando uno de los nodos a HI y el
otro a LO en caso que la entrada P > N y viceversa.
1
10mV
2
5.0V
5mV
0V
0V
-5mV
-10mV
>>
-5.0V
3.50ms
1
3.55ms
V(COMP0:P)
3.60ms
V(COMP0:N)
2
3.65ms
3.70ms
3.75ms
V(COMP0.OutP)
V(COMP0.OutN)
Time
3.80ms
3.85ms
3.90ms
3.95ms
4.00ms
Fig. Analisis transistorio de la conmutación de los comparadores.
Hasta que nuevamente el encendido de M6 (LATCH pasa de LOw a HI) permite conectar las compuertas
de M4 y M5 entre si, haciendo fluir la corriente diferencial a través del mismo M6, y, como resultado la
salida es reestablecida. (RESET)
Mediante pruebas de conmutación en condiciones extremas, analizando los resultados de simulación
SPICE se obtiene experimentalmente un valor de sensibilidad, en mV del comparador.
3-3
-
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Pruebas de conmutación en condiciones extremas:
Se analizaran ahora el gráfico en cuatro instantes, que en diferentes situaciones donde no se llegan a
activar correctamente las salidas del comparador. Cada caso corresponde a las cuatro instancias donde se
está ingresando ó saliendo, por flanco ascendente ó flanco descendente a la zona de indeterminación
comprendida entre +/- Vsensibilidad.
Primeramente, los casos de Error, donde se comienza a producir (por el ingreso a la zona de
indeterminación) ó aún se sigue produciendo (por el no egreso de la zona de indeterminación) un código
erróneo (missing code) a la salida.
Luego, se analizaran los mismos cuatro casos críticos, pero hasta donde se sigue produciendo una
correcta conmutación (porque aún no se ha ingresado a la zona de indeterminación) ó se comienza a dar
una correcta conmutación (porque se ha logrado salir de la zona de indeterminación).
Error Caso Crítico 1: Con flanco descendente, Av1 < 0, OutP: HI -> LO, OutN: LO -> HI:
1
5.0V
2
10mV
5mV
0V
0V
(2.5076ms,-2.3649mV)
-5mV
-5.0V
>>
-10mV
2.46ms
1
2.47ms
V(COMP0.OutP)
2.48ms
2.49ms
V(COMP0.OutN) 2
2.50ms
V(COMP0.P)
2.51ms
V(COMP0.N)
Time
2.52ms
2.53ms
2.54ms
2.55ms
2.56ms
Al inicio t < 2506us la señal de salida está retenida dado que M6 está apagado.
Inmediatamente cuando 2506us < t < 2576us LATCH enciende y apaga a M6.
Pero para t > 2576us se observa que, a pesar que VinP(t = 2507,8us) = -2,3649mV < 0 no es suficiente
para conmutar las salidas. En esta situación se está por debajo del límite de tensión de conmutación del
comparador.
4-4
-
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Error Caso Crítico 2: Con flanco ascendente, Av1 > 0, OutN: HI -> LO, OutP: LO -> HI:
1
5.0V
2
10mV
5mV
0V
(2.6077ms,2.3976mV)
0V
-5mV
>>
-10mV
2.55ms
1
-5.0V
2.56ms
V(COMP0.OutP)
2.57ms
2.58ms
V(COMP0.OutN) 2
2.59ms
V(COMP0.P)
2.60ms
V(COMP0.N)
Time
2.61ms
2.62ms
2.63ms
2.64ms
2.65ms
En este otro caso, con t > 2606,6us, VinP(t = 2607,6us) = 2,3976mV aún no suficientes para producir la
conmutación.
Error Caso Crítico 3: Con flanco ascendente, Av1 < 0, OutN: HI -> LO, OutP: LO -> HI:
1
5.0V
2
10mV
5mV
0V
0V
(4.1918ms,-2.5513mV)
-5mV
-5.0V
>>
-10mV
4.15ms
1
4.16ms
V(COMP0.OutP)
4.17ms
4.18ms
V(COMP0.OutN) 2
4.19ms
V(COMP0.P)
4.20ms
V(COMP0.N)
Time
4.21ms
4.22ms
4.23ms
4.24ms
4.25ms
En t > 4190,6us, VinP(4191,8us) = -2,5513mV ya no es suficiente para producir una correcta
conmutación. Ya en este valor el comparador deja de apreciar que Vp < Vn produciendo un código
erróneo a la salida.
5-5
-
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Error Caso Crítico 4: Con flanco descendente, Av1 > 0, OutP: HI -> LO, OutN: LO -> HI:
1
5.0V
2
10mV
5mV
(4.2920ms,2.4987mV)
0V
0V
-5mV
-5.0V
>>
-10mV
4.24ms
1
4.25ms
V(COMP0.OutP)
4.26ms
4.27ms
V(COMP0.OutN) 2
4.28ms
V(COMP0.P)
4.29ms
V(COMP0.N)
Time
4.30ms
4.31ms
4.32ms
4.33ms
4.34ms
En este caso VinP(t = 4292us) = 2,4987mv ya no es suficiente para interpretarse como Vp > Vn
produciendo un estado indefinido.
Conclusión:
Sucede es que estos valores de tensión diferencial (VinP – VinN = VinP, dado que VinN = 0v) están por
debajo de la sensibilidad del comparador.
Recíprocamente, cualquier valor que permita la conmutación correcta de los valores de las salidas al
apagarse M6 (LATCH de HI a LOw) estará por arriba de dicho valor de sensibilidad.
Analizando ahora los cuatro casos, nuevamente pero produciendo salidas correctas.
6-6
-
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Caso Crítico 1: A los 2,7080ms, VinP <= -2,4907mV ya es un valor suficiente para ser interpretado
como VinP < VinN = 0v.
1
5.0V
2
10mV
5mV
0V
0V
(2.7080ms,-2.4907mV)
-5mV
>>
-10mV
2.65ms
1
-5.0V
2.66ms
V(COMP0.OutP)
2.68ms
V(COMP0.OutN) 2
V(COMP0.P)
2.70ms
V(COMP0.N)
Time
2.72ms
2.74ms
2.75ms
Caso Crítico 2: A los 2,8084ms, VinP >= 2,6110mV ya es un valor suficiente para ser interpretado como
VinP > VinN = 0v.
1
5.0V
2
10mV
5mV
(2.8084ms,2.6110mV)
0V
0V
-5mV
-5.0V
>>
-10mV
2.75ms
1
2.76ms
V(COMP0.OutP)
2.78ms
V(COMP0.OutN) 2
V(COMP0.P)
7-7
2.80ms
V(COMP0.N)
Time
2.82ms
2.84ms
2.85ms
-
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Caso Crítico 3: A los 3,9913ms, VinP <= -2,7088mV fueron suficientes para interpretar VinP < 0 =
VinN.
1
5.0V
2
10mV
5mV
0V
0V
(3.9913ms,-2.7088mV)
-5mV
00m,-4.1917)
>>
-10mV
3.95ms
1
-5.0V
3.96ms
V(COMP0.OutP)
3.97ms
3.98ms
V(COMP0.OutN) 2
3.99ms
V(COMP0.P)
4.00ms
V(COMP0.N)
Time
4.01ms
4.02ms
4.03ms
4.04ms
4.05ms
Caso Crítico 4: A los 4,0917ms, VinP >= 2,5973mV bastó para continuar una correcta conmutación.
1
5.0V
2
10mV
5mV
(4.0917ms,2.5973mV)
0V
0V
-5mV
-5.0V
>>
-10mV
4.04ms
1
4.05ms
V(COMP0.OutP)
4.06ms
4.07ms
V(COMP0.OutN) 2
4.08ms
V(COMP0.P)
4.09ms
V(COMP0.N)
Time
4.10ms
4.11ms
4.12ms
4.13ms
4.14ms
El máximo de todos los valores precedentemente obtenidos, que producen la conmutación, es una buena
cota inferior para el valor de sensibilidad. De los resultados completos de simulación de SPICE,
Sensibilidad = 2,7088mV, es un buen valor a adoptar, dado que existen casos favorables están por
debajo.
8-8
-