1. Se tiene un procesador de tamaño de palabra 16 bits con un

ARQUITECTURA DE SISTEMAS PARALELOS. 3º INGENIERÍA TÉCNICA DE SISTEMAS.
BOLETÍN TEMA 3 (Gestión de Memoria). Curso 04/05.
1. Se tiene un procesador de tamaño de palabra 16 bits con un espacio de direcciones de 216
posiciones de memoria con un cache de mapeado directo y 32 entradas, 1 palabra por bloque. El
caché esta inicialmente vacío. Se produce la siguiente secuencia de accesos (las direcciones se dan
en hexadecimal):
NºAcceso l
Dirección l
2
4
3
8
4
5
5
14
6
l1
7
l3
8
24
9
38
10
9
11
41
12
B
13
4
14
2b
15
5
l6
6
17
9
18
l1
l9
8
Se pide:
a) Rotular cada referencia como acierto o fallo e indicar cuál es el contenido final del cache.
b) Repetir suponiendo cache asociativo con 2 vías.
c) Repetir suponiendo cache asociativo con 2 vías y 4 palabras por bloque.
d) Repetir suponiendo cache totalmente asociativo.
2. En un procesador con 10 ns. de periodo de reloj, se tiene una caché con una tasa de fallos de
0.05, y una penalización por fallo de 20 ciclos de reloj. Calcular el tiempo medio de los accesos a
memoria en función del número N de ciclos que se invierte en un acierto. Suponiendo que se pueda
mejorar la tasa de fallo a 0.03 pero aumentando 2 ciclos el tiempo de acceso al cache. ¿Se consigue
mejorar el tiempo medio de acceso a memoria?
3. Se tiene un computador A, con un caché de 4 vías con 256 entradas en cada vía. El tamaño total
de la memoria que almacena las etiquetas del cache es de 16 Kbits. La memoria que almacena los
datos en el caché es de 64 Kbits. ¿Cuál es la organización de la memoria principal (profundidad y
anchura) en el computador A?
Se tiene un segundo computador B, con un cache con la misma estructura y tamaño que el A. El
cache B, sin embargo, carga un bloque de 4 palabras cada vez que se produce un fallo de cache
(intenta aprovechar el principio de localidad espacial) ¿Cuál es la organización de la memoria
principal (profundidad y anchura) en el computador B?
4. Suponga un procesador de 32 bits, con cache on-chip de 16KB, asociativo 4 vías, con líneas de 4
palabras. Dibuje un diagrama con la organización del cache y los campos en que se divide una
dirección de memoria. ¿En qué posición del cache se almacenaría la posición de memoria
0xABCDE8F8?
5. Dada la siguiente información sobre un cache externo: Asociativo 4 vías, bloque de 2 palabras de
16 bits, puede contener hasta 4K dobles palabras de memoria y es usado por un procesador de 16
bits con direcciones de 24 bits. Describa la estructura del cache y muestre cómo se interpretan las
direcciones.
6. El 80486 tiene un cache interno unificado de 8Kbytes, asociativo 4 vías con bloques de 4 dobles
palabras. Posee un total de 128 conjuntos. Hay un bit de línea válida y 3 bits para el algoritmo
pseudo-LRU. En caso de fallo de cache, el 486 lee un bloque de 16 bytes de memoria, siguiendo el
método Dato Deseado Primero. Dibuje con el máximo detalle la estructura interna del caché y
señale cómo se interpretan las direcciones.
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7. Se ejecuta el siguiente código C en una máquina con un procesador que dispone de una memoria
caché de datos de 256 bytes con bloques de 4 palabras (de 32 bits):
int i,j,zancada,vector[256];
...
for (i=0; i<10000; i++)
for (j=0; j<256; j=j+zancada)
c = vector[j]+5;
Suponga que sólo se accede a la memoria caché de datos para acceder al vector, y se supone que los
enteros son palabras. Se pide:
A) ¿Cúal es el Miss Rate (tasa de fallos) cuando la memoria caché es de correspondencia
directa (directamente mapeada) y zancada=132?
B) ¿y cuando es 131?
C) ¿Cambiaría algo la si la memoria caché fuera asociativa por conjuntos de dos vías?
D) Suponiendo que la memoria caché de datos es 20 veces más rápida que la memoria
principal y que el tiempo de acceso a memoria caché es de t ciclos, calcule el tiempo total
de acceso a memoria en los casos A y B
8. Se tiene un computador con caché y un sistema de manejo de memoria virtual. El procesador
ejecuta una instrucción que carga en uno de sus registros el dato de la dirección virtual 4000h.
Describa brevemente cuál es el proceso seguido para acceder al dato. ¿En qué tipo de
almacenamiento podría encontrarse el dato?
9. Considere un sistema de memoria virtual con las siguientes propiedades: dirección virtual de 40
bits, páginas de 16KB, dirección física de 36 bits. Indique cuál es el tamaño total de la tabla de
páginas para cada proceso de esta máquina, suponiendo que los bits de validez, protección, etc.
suman un total de 4 bits y que se utilizan todas las páginas virtuales.
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