Tema - 3 Conocimientos Avanzados sobre el MOSFET

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Tecnología de Dispositivos y Componentes
Electrónicos y Fotónicos
Tema - 3
Conocimientos Avanzados sobre el MOSFET
Parte II
Técnicas de “Layout” para CIs de Señal Mixta
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
1
CIs de señal mixta
Resolución y velocidad
en aumento
Potencia de cálculo
en aumento
Entrefase A/D
Filtrado
A/D
D/A
Filtrado
D
Imagenes
datos, voz,
sensores
....................
Entrefase D/A
digital
♦ Low Voltage Menor potencia
♦ Submicra
Mayor densidad
Menor área
Mayor velocidad
analógico
DR reducido
Efectos de
canal corto
Menor distancia a
señales ruidosas
Video
Audio
Actuadores
....................
CI de señal mixta
Crosstalk
Trend
Drivers
SP
Amplificación
Parásitos
Ruido en las
alimentaciones
Ruido en el
substrato
Soluciones (?)
Al nivel de arquitectura
Al nivel de circuito
♦ Procesos
Menor coste
tivos
Malos
disposi-
Al nivel de layout / encapsulado
Al nivel del proceso
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
2
Layout de CMOS de señal mixta
Un buen “layout” debe
Requerimientos
Proteger contra interferencias
Asegurar un buen apareamiento
poly2
“Centroide”
Crítico en CIs
de señal mixta
poly1
Sub
Circuito SC
Analógico Digital
Ruido
Reducir parásitos
Fases
reloj
Protección
Llaves
Substrato p/p+
V SS
Implantación
de campo
p+ p
p-well
Anillo
de guarda
VD D
n+
I sup
n-well
Substrato
superficial
Condesadores
unitarios en
array
Substrato
profundo
I dep
p+
?
BIAS
Celdas de
polarización
Amplificadores
OP-AMP
Dpto. Electrónica y Elgmo. - E.S.I.
OP-AMP
Revisión de las técnicas
anti-interferencias
OP-AMP
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
Layout de CMOS de señal mixta
3
Elementos
Transistores MOS
Condensadores
Resistores
C1
C2
C1
C2
C2
C1
C2
C1
C1
C2
C1
C2
C2
C1
C2
C1
metal 3
Inductores
Interconexionado
via
metal 2
metal 1
Contacto a substrato (p+ guard ring)
p+
Contacto a pozo (n+ in n-well guard ring)
n+
n-well
p Substrato
Dpto. Electrónica y Elgmo. - E.S.I.
p Substrato
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
4
Layout de transistores
MOSFETs
D
D
L
W/L >> 1
D
D
G
D
Wu
S
W uL
-------- R
L
poly
4 × Wu ⁄ L
S
Wu ⁄ L Wu ⁄ L Wu ⁄ L Wu ⁄ L
S
G
G
S
1
< -----------------------⇒ Ruido Th. poly < Ruido Th. MOS
gm , unitario
♦ Área reducida
♦ Menores capacidades parásitas (drenador y fuente compartidos)
♦ Usualmente bien caracterizada, excepto por los parásitos
“Exóticas”
W/L << 1
G
D
D
S
Modelos imprecisos
Específicos
S
M2
G2
A
B
C
C
G1
B
A
A
M1
B
Reduced parasitic
at the cascode node
Dpto. Electrónica y Elgmo. - E.S.I.
M2
A
G1 G 2
L⁄4
La “salicidación” reduce
la resistencia intra-canal
D
G
G
G
W
S
D
S
M1
Tec. Dispositivos y Componentes Elect. y Fotónicos
Layout de transistores
TEMA - III, Parte II
5
Layout para apareamiento
Influencia sobre la corriente de drenador
Ej. I.F. Saturación
β
I D ≅ ------- ( V GS – VT ) 2
2α
V T = V T0 + γ ( V SB + φ B –
Variaciones aleatorias en los
parámetros debidas a
♦ V T0, γ , granularidad/gradiente del óxido de
♦
puerta, imprecisiones en el proceso de
implantación-difusión, cargas atrapadas en el
óxido...
β , granularidad/gradiente del óxido, variaciones de la movilidad (concentración de
dopado, defectos), granularidad/gradiente de
las dimensiones (errores de borde, grabado)
φB )
Modelos estadístico de Pelgrom
2
σ β A β2
+ S β2 D 2
si W , L son grandes
------2 ≈ --------WL
β
2
B β2
C β2
σβ A β2
≈
--------+
-----------+
-----------+ S β2 D 2
-----2- WL
2L
2
W
W
L
β
2
σV T0
A V2
T0
≈ ----------- + S V2 T0 D 2
WL
A γ2
2
σγ ≈ --------- + S γ2 D 2
WL
[ V2 ]
[V]
En general, el apareamiento mejora cuando
♦ El área de canal aumenta
♦ Disminuye la distancia de separación
♦ Se adoptan técnicas de layout específicas
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
6
Layout de transistores
Layout para apareamiento
• Conservar la simetría ayuda...
♦ La no-linealidad de orden par se cancela
♦ Las interferencias de modo común se
Dos dispositivos son realmente “iguales” si
Misma estructura
atenúan
Misma forma y tamaño
Pequeña distancia
Misma temperatura
Bad
Poor
Misma orientación
Constante T
Fuente de calor
M1
Normal
M2
M1
Best
M2
Técnicas centroides
Mismo entorno
M1/1
M2/1
M2/2
M2/1
M1/2
Good
M2/2
M2/2
Dummy
M1/1
Dpto. Electrónica y Elgmo. - E.S.I.
M1/2
M2/1
M1/2
Best
Bad (“Routing complicado”)
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II
7
TEMA - III, Parte II
8
Mecanismos de interferencia en CIs CMOS
“Crosstalk”
• Acoplo capacitivo o inductivo entre líneas de conexionado
Ruido de substrato (“Substrate noise”)
• Acoplo y propagación a través del substrato común
Ruido en las alimentaciones (“Power and ground supply bounce”)
• Acoplo y propagación a través de las líneas de distribución de las
alimentaciones
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
Mecanismos de interferencia en CIs CMOS
Crosstalk en el interconexionado
• Causas
metal2
Wires =
♦ Acoplo capacitivo entre líneas de routing
♦ Acoplo capacitivo al substrato
♦ Acoplo inductivo a través del encapsulado
epoxy
pin
♦ Aumentar distancia entre pads/pins para
Digital
supply
señales ruidosas y sensibles
♦ Aumentar distancia entre líneas con señales
ruidosas y sensibles
Intercalar un “shield” entre líneas próximas
Evitar el cruce de líneas ruidosas y sensibles
Apantallar los cruces inevitables
Utilizar circuitos y relojes diferenciales
Clk
Clk
pin
Digital
supply
Digital
supply
Analog
Lead
Die
Pin + lead =
Substrato
• Solutions
♦
♦
♦
♦
Lead
metal1
Analog
Mejor
Mal
Bien
Analog
metal 3
Mejor
“ruidosa”
Cruces dummy
Clk
Clk
metal 2
Señal
metal 1
Señal
Tierra
Llave
complementaria
“sensible”
Clk
Apantallando un cruce
Reduciendo el acoplo capacitivo
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
Mecanismos de interferencia en CIs CMOS
Apantallar líneas de metal
Disminuye el acoplo a substrato
Puede aumentar la carga parásita
metal 2
metal 1
D
G
S
p+
p+
Apantallar MOSFETs
Require una tensión limpia con
camino de baja impedancia.
V Sh
n+
n-well no es un
buen “shield” por
su alta resistividad
n-well
Substrate p
Apantallar dispositivos pasivos
metal 4
B
V Sh
metal
V Sh
T
metal 3
9
Atenua interferencias tanto on- como off-chip
via
apantallando una aliment.
analógica de un entorno
contaminado
TEMA - III, Parte II
Crosstalk y apantallamiento
metal 3
Ejemplo:
Metal shield
Llave
complementaria
B
Colocar contactos
rodeando
al dispositivo
V Sh
poly 2
metal 2
T
V Sh
metal 1
FOX
poly 1
n+
n-well
FOX
Resistores
Substrate p
poly shield
A
Condensadores
B
p+
V Sh
n+
n-well
Substrate p
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
A
V Sh
B
FOX
poly
n-well
V Sh
n+
Substrate p
TEMA - III, Parte II 10
Mecanismos de interferencia en CIs CMOS
Ruido en el substrato y tipos de obleas
Implantación
de interrupción de canal
0.2-0.5µm
0.1-5Ωcm
p
Substrato
p
4-15µm
Capa
epitaxial 1-50Ωcm
300-600µm
1-50Ωcm
Substrato
profundo
p+
pLigeramente dopado
low-conductive / high-ohmic
substrato p- ó “no epi”
300-600µm
1-50mΩcm
Fuertemente dopado
high-conductive / low-ohmic
substrato p+ ó “epi”
Contacto “Back-contact” posible
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
Mecanismos de interferencia en CIs CMOS
Inyección / recepción del ruido en el substrato
Nudo
conmutando
Aliment. digital ruidosa
n+
p+
Acoplo
capacitivo
contacto
a subs.
n+
Nudo
sensible
Alimentación analog. “limpia”
n+
n+
p+
effecto
subs.
portadores
calientes
Ruido
Substrato p
Inyección
TEMA - III, Parte II 11
contacto
a subs.
Recepción
Modelos de substrato
grid resistivo en 3D
p+
n+
n+
p+
p+
n+
epi
Inyección
Recepción
p+
Modelo simplificado en 2D
para obleas epi
modelo preciso hasta 5GHz
Dpto. Electrónica y Elgmo. - E.S.I.
Lento y difícil de extraer
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II 12
Mecanismos de interferencia en CIs CMOS
V SS
Diferencias entre susbratos epi y no epi
V SS
V DD
• La corriente fluye cerca de la superficie
por
un material resistivo
p+ p
Región
limpia
n+
p+
Iruido
n-well
♦ aumentar distancia entre p. ruidosas y sensibles
♦ Generar un camino de baja Z para “drenar” ruido
• Anillos de guarda... (con pines ideales)
♦ La
♦
Substrato p- (no epi)
V SS
V DD
V SS
efectividad depende de la impedancia del
camino frente a la del substrato.
La posición es importante. Anillos P+ cerca de la
zona ruidosa. Anillos P+ y N+ rodeando la zona
sensible
• La corriente fluye en el substrato profundo,
un material altamente conductivo
♦ El ruido es el mismo en cualquier parte
p+
p
n+
n-well
Iruido
• Anillos de guarda...(con pines ideales)
p+
♦ Los anillos N+ son inútiles. Anillos P+ útiles si se
Capa Iruido
epitaxial
♦
colocan muy cerca de la zona ruidosa/sensible.
(más cerca que el espesor de la capa epi)
La posición no influye mucho. Sólo el número de
contactos (impedancia) importa.
• “Back contact...”
Substrato p+ (epi)
♦ Genera
V SS
Back contact
Dpto. Electrónica y Elgmo. - E.S.I.
♦
un camino de baja impedancia para el
ruido
Pero effecto skin, parásitos de ecapsulado...
Tec. Dispositivos y Componentes Elect. y Fotónicos
Mecanismos de interferencia en CIs CMOS
Factores que afectan al ruido
Ruido...
•
TEMA - III, Parte II 13
Ya que...
aumenta con el área del dispositivo
mayores disp. => mayores capacidades de unión.
♦ Uso de dimensiones ajustadas a la aplicicación
♦ La redución del área es también una cuestión de ruido
• aumenta con la disminución de t rise, tfall
mayor dV/dt => mayor acoplo capacitivo
♦ Uso de lógica tan lenta como sea posible
• en no epi, disminuye con la distancia
=> mayor resitencia en el camino de ruido
♦ Maximizar distancia entre zonas ruidosas y sensibles
♦ No funciona en substratos p+ (epi)
• La sensibilidad cambia con el dimensionado del transistor
transconductancia
Capacidad de unión
2πfC j 2
γ2
ganancia al ruido
--------------------------------------------------- ≈  --------------  + ------------------------------4
(
V
ganancia a la señal
gm
SB + φ B )
Término de acoplo
capacitivo
Dpto. Electrónica y Elgmo. - E.S.I.
Término
de efecto
substrato
♦ Si V SB = 0V
2πfC j
ganancia al ruido
--------------------------------------------------- ≈ -------------ganancia a la señal
gm
♦ La sensibilidad disminuye si V SB = 0V ; es decir, corto circuitando fuente y substrato en pMOS.
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II 14
Mecanismos de interferencia en CIs CMOS
Polarización del substrato en obleas no epi
Digital substrate
Digital VSS
Analog substrate
Dedicated pin
Digital substrate
Dedicated pin
Analog substrate
Analog VSS
Dedicated pin
Analog substrate
Dedicated pin
Digital substrate
Digital VSS
Analog substrate
Analog VSS
Digital substrate
Digital VSS
Analog substrate
Digital VSS
Digital substrate
Analog VSS
Analog substrate
Analog VSS
Mejor
Dedicated
VSSD
n+
p+
Digital substrate
Digital
• puede ser causa de latch-up
Mejor
n+
VSSD
Digital area
Normal
• Nuca se debe polarizar un substrato p- con una sola fuente
Mal
♦ pone en contacto areas ruidosas y
sensibles, arruinando la resitencia
proporcionada por el substrato
Muy
mal
Muy mal
Digital
Dedicado
VSSA
VSSA
VSSD
VSSA
VSSA
Tec. Dispositivos y Componentes Elect. y Fotónicos
n+
=
p+ ring
p+
=
n-well
p- Substrate
p- Substrate
Uso y polarización
Genera un camio de
baja Z
Poca mejora
VDDD
Dedicado
TEMA - III, Parte II 15
Anillos de guarda en substratos no epi
n+ in n-well ring
VSSD
Analog
distancia
Mecanismos de interferencia en CIs CMOS
Tipos
n+
Rw
p-
Analog
Dpto. Electrónica y Elgmo. - E.S.I.
Dedicated
p+
p+
RS
distancia
VSSD
VDDD
-70dB de atenuación
@ 100MHz
VDDA
Digital
Analógico
VSSA
pad 2 Dedicado
pad 1
pad 3 Dedicado
Si no se puede
utilizar un pad dedicado,
polarizar con la VSS
digital
• Pero, cuidado
Dedicado
pad
¡Nunca hacer esto!
Discontinuities
do not affect much
Si no se pueden
usar pad dedicados,
polarizar con las
aliment. analógicas
♦ Esto funciona sólo si (routing + pad/pin + conexionado externo) = camino de baja impedancia
Dpto. Electrónica y Elgmo. - E.S.I.
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II 16
Mecanismos de interferencia en CIs CMOS
Polarización del substrato en obleas epi
V SS
• El
ruido está en cualquier parte del chip (a
través del substrato profundo p+)
♦ Nunca conectar la alimentación analógica al substrato,
♦
♦
♦
♦
ya que será contaminada. Usar pad/s dedicados.
Minimizar el acoplamiento entre la alimentación analógica y el substrato: Shield.
Cuidado con los anillos de pads de librería, establecen
contactos entre las alimentaciones y el substrato.
No hay diferencias entre las distintas estrategias.
“Back contact” poco eficaz por parásitos y efecto skin.
• Anillos de guarda?
♦ Los contactos a pozo son inútiles como anil♦
♦
los de guarda.
Los contactos a subs no tienen porque
rodear a los circuitos. Sólo el número de
conts. y la distancia importan.
Si la impedancia está dominada por los
parásitos del pad + encapsulado, los anillos
p+ también son inútiles.
Dpto. Electrónica y Elgmo. - E.S.I.
p+
Inoise
p
V DD
V SS
n+
n-well
p+
Epi
Layer
Inoise
p+ Substate (Low-resistive)
Back contact
V SS
No hay reglas genéricas, puede cambiar
dependiendo del tamaño de la parte digital
y analógica, aplicación, tecnología, etc.
• En substratos epi, el ruido depende críticamente de la inductancia del encapsulado
♦ No se puede hacer mucho a nivel de layout
♦ Atención al encapsulado y al board
♦ Soluciónes a nivel de diseño eléctrico
lógica de bajo ruido, buffers de IO a medida.
♦ Incluir medidas de desacoplo “on-chip”
Tec. Dispositivos y Componentes Elect. y Fotónicos
TEMA - III, Parte II 17
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