Motivación: Procesadores Segmentados y Superescalares

Anuncio
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Procesadores Segmentados y Superescalares
Motivación:
¿Qué implican la segmentación y el paralelismo en el procesador?
¿Qué mejoras de rendimiento son alcanzables con ellas?
¿Qué problemas surgen con la segmentación y como se enfrentan?
¿Qué técnicas derivan de la segmentación?
¿Cómo se organiza un procesador superescalar?
1
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Procesadores Segmentados y Superescalares
Segmentación y Paralelismo
Segmentación de un Procesador
Parámetros fundamentales de rendimiento con segmentación
Tipos de Segmentación
Riesgos de la Segmentación. Rendimiento real obtenido
Riesgos estructurales
Riesgos por dependencias de datos
Riesgos de control
Segmentación avanzada. Procesadores Superescalares
2
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Segmentación (Pipelining)
• Ejemplo: hacer la colada
A
B
C
D
(cuatro cargas de ropa para
lavar, secar, planchar y colocar)
Lavar lleva 30 minutos
Secar lleva 30 minutos
Planchar lleva 30 minutos
Colocar lleva 30 minutos
3
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Colada secuencial
6 PM
7
8
9
10
11
12
1
2 AM
30 30 30 30 30 30 30 30 30 30 30 30 30 30 30 30
A
Tiempo
B
C
D
La colada secuencial para cuatro cargas lleva 8 horas
Si aplicásemos la técnica de segmentación ¿cuánto llevaría?
4
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Colada con Segmentación
6 PM
7
8
9
10
11
Tiempo
30 30 30 30 30 30 30
A
B
C
D
La colada con segmentación para cuatro cargas lleva 3,5 horas
5
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Segmentación: conclusiones
6 PM
7
8
9
Tiempo
30 30 30 30 30 30 30
A
B
C
D
La segmentación no
reduce la latencia, sino
que aumenta la
productividad
Las múltiples tareas
concurrentes utilizan
diferentes recursos
Ganancia potencial
=
6
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Paralelismo
6 PM
7
8
9
Tiempo
30 30 30 30 30 30 30
A
B
C
D
El paralelismo no reduce
la latencia, sino que
aumenta la productividad
Las múltiples tareas
concurrentes utilizan
diferentes recursos
Ganancia potencial
=
7
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Segmentación de un Procesador
• Cauce de ejecución de instrucciones segmentado
I4, I3, I2, I1
F
t
T
I4, I3, I2, I1
F1
F2
F3
F4
Etapas
Ejemplo: F1: BI, F2: DEC, F3: BO, F4: EJ
4 etapas
4 instrucciones ejecutadas
F4
I1
I2
I3
I1
I2
I3
I4
I1
I2
I3
I4
I2
I3
I4
F3
F2
F1
I1
1
2
3
4
5
I4
6
7
Ciclos
8
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Segmentación de un Procesador
• Nivel al que se explota el paralelismo
Entre instrucciones de un flujo secuencial
• Ventaja importante respecto a otras técnicas
(vectorización / multiprocesamiento)
Invisible al programador
• Aspectos importantes
Equilibrado del cauce de ejecución de instrucciones
Tiempos de etapas diferentes etapa cuello de botella G=
Implementación del cauce de ejecución de instrucciones
Funcionamiento síncrono
9
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Equilibrado de un Cauce Segmentado
F2 = cuello de botella
F1
F2
F3
G=
3t
t
F1
F21
F22
t
F23
F3
Cauce Equilibrado
G=
t
t
t
t
t
F2
Cauce Equilibrado
F1
F2
F3
G=
t
t
F2
t
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
10
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Implementación de un Cauce Segmentado
Etapas
F1
Registros de Segmentación
F2
t1
retardo
t2
Fn
retardo
tn
retardo
11
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Parámetros fundamentales de Rendimiento con Segmentación
I4, I3, I2, I1
F1
F2
Etapas
F3
F4
4 etapas (k)
4 instrucciones ejecutadas (n)
F4
I1
I2
I3
I1
I2
I3
I4
I1
I2
I3
I4
I2
I3
I4
F3
Ganancia =
Eficiencia =
Productividad =
I4
n >> k
Ganancia =
Eficiencia =
Productividad =
k
F2
F1
I1
1
2
k
3
4
6
5
7
Ciclos
n-1
12
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Tipos de Segmentación Encauzada
EJ 1
BI
FD
EJ 2
DEC
CPU 1
FD
Encauzamiento Aritmético
(Segmentación de ALU)
EJ 3
BO
CPU 2
FD
Encauzamiento de Instrucciones
(Segmentación de CPU)
EJ
CPU 3
FD
Encauzamiento de procesadores
(Arquitectura MISD)
FI =
FD =
FI
FI
FI
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
13
Universidad
de
Oviedo
Arquitectura y Tecnología de Computadores (09/10)
Area de Arquitectura
y Tecnología
de Computadores
Ejemplo de Unidad Aritmética Segmentada
• Suma en punto flotante
Resta de exponentes y selección del dato de menor exponente
Desplazamiento a la derecha de la mantisa con menor exp. hasta igualar exp.
Suma de las mantisas
• Normalización del resultado
Obtención del nº de dígitos significativos a la izquierda del punto decimal
Desplazamiento a la derecha de la mantisa suma (incrementando el
exponente) tantos lugares como nº de dígitos significativos
14
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Unidad de Suma en Punto Flotante Segmentada
Dato A
Exp
Mantisa
Dato B
0.998 105
0.600 103
Exp
Mantisa
Etapa 1
COMPARADOR SELECTOR
Mantisa con
mayor EXP
Mayor
EXP
5
0.998
Mantisa con
menor EXP
0.600
Diferencia de
EXP
2
Desplazador a la
derecha
Etapa 2
Nº Desplazamientos
5
0.998
0.006
15
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Universidad
de
Oviedo
Area de Arquitectura
y Tecnología
de Computadores
Arquitectura y Tecnología de Computadores (09/10)
Unidad de Suma en Punto Flotante Segmentada
5
1.004
Calculo Nº digitos a
la izquierda
5
1
Exp
Etapa 4
1.004
Mantisa
0.1004 106
Resultado
16
Arquitecturas paralelas, Lección 5 – Procesadores Segmentados y Superescalares
Descargar