Mejora de las prestaciones de un LDMOS de RF a partir del estudio
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Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Entendiendo los límites de la tecnología de los semiconductores Ignacio Cortes Mayol CNM–CSIC Enero 2004 -1- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm Índice 1 1.1 INTRODUCCIÓN 3 Breve introducción al LDMOS 3 1.2 Diferentes tecnologías empleadas en el diseño de dispositivos LDMOS de potencia 1.2.1 Tecnología Bulk 1.2.2 Tecnología SOI 1.2.3 Tecnología SOS 4 5 5 6 2 FIGURAS DE MÉRITO EN TRANSISTORES DE RF 6 3 CAPACIDADES PARÁSITAS DEL TRANSISTOR MOS 9 3.1 La capacidad de entrada o Ciss 9 3.2 La capacidad de salida o Coss 10 3.3 La capacidad de feedback o Crss 11 4 PROPUESTAS DE DISEÑO DE DISPOSITIVOS LDMOS DE RF 12 5 BIBLIOGRAFÍA 19 -2- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF 1 Ignacio Cortes Imb-Cnm Introducción Desde la invención del transistor bipolar en el año 1947 los dispositivos microelectrónicos han evolucionado y mejorado sus prestaciones a un ritmo vertiginoso. Esta evolución se atribuye, en gran parte, a la continua reducción de las dimensiones de dichos dispositivos de modo que no sólo se consigue aumentar la densidad de integración, sino que además, se consigue mejorar mucho las prestaciones de los dispositivos en frecuencia. Como veremos en capítulos posteriores, las capacidades intrínsecas del dispositivo están directamente ligadas a las áreas de contacto entre las uniones P-N de la zona activa, además de la longitud de canal y el grosor y permitividad del óxido de puerta. Otros factores más tecnológicos como el tipo de oblea o tecnología empleada, o como los materiales empleados en los contactos también influyen de forma considerable. El propósito de este trabajo es revisar algunos de los factores que influyen en el comportamiento en frecuencia de un LDMOS de RF, y plantear las diferentes propuestas que se han realizado estos últimos años sin entrar en formalismos teóricos de dispositivos. En el capítulo 1 haremos una breve introducción al dispositivo LDMOS comentando su estructura básica y las tecnologías existentes más empleadas hasta la fecha. En el capítulo 2 hablaremos de todas las características y Figuras de Mérito que hemos de tener en cuenta en un MOSFET de potencia para dar cuenta de su comportamiento en RF. En el capítulo 3 estudiaremos las tres capacidades parásitas fundamentales en el estudio de un LDMOS de RF, el motivo de su aparición y el modo de reducirlas. El capítulo 4 describiremos los diferentes diseños realizados en los últimos años para conseguir mejores prestaciones 1.1 Breve introducción al LDMOS Básicamente un dispositivo LDMOS (Lateral Double-Diffuse MOS transistor) consiste en la asociación en paralelo de múltiples transistores MOS de canal corto obtenidos por un proceso de doble difusión que permite aumentar la transconductancia y la capacidad de corriente del dispositivo. La estructura básica del LDMOS, tal como podemos apreciar en la Figura 1, se diferencia de un MOS convencional por la región poco dopada situada entre el canal y el drenador, conocida como la región de deriva o LDD (Light Doped Drain). A través de dicha región este dispositivo elimina muchas de las limitaciones en voltaje y de Ron (resistencia del dispositivo en conducción) de un MOS. Asimismo este dispositivo se puede integrar en diferentes tecnologías: bulk, SOI (Silicon on Insulated) y SOS (Silicon on Saphire). Existen múltiples combinaciones diferentes de estructuras en -3- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm función de la tecnología escogida para el diseño del dispositivo. En el caso de la Figura 1, un LDMOS con substrato tipo bulk, podemos ver que la parte activa se implanta en una epitaxia que puede ser tipo P- o N-. Igualmente el surtidor está cortocircuitado al substrato por medio de una región muy dopada tipo P conocida como P+ Sinker. Con el contacto poco resistivo surtidor-substrato se consigue aumentar la ganancia en altas frecuencias por lo que se trata de un LDMOS para aplicaciones de RF. Figura1. LDMOS con substrato tipo bulk En la estructura de un MOS convencional el drenador, fuertemente dopado, toma contacto con la puerta, la cual contiene una dosis mucho menor de dopaje. Esto provoca que la puerta quede mucho más depletada que el drenador, de modo que si queremos aplicar tensiones elevadas de drenador requerirá una longitud de canal astronómica. En un LDMOS este problema se soluciona teniendo en cuenta que el canal está más fuertemente dopado que la región LDD. Por consiguiente al aplicar una tensión en inversa en la unión drenador puerta depletaremos más la región LDD que la puerta. Esta propiedad permite aplicar tensiones inversas más altas entre drenador y puerta sin provocar un campo eléctrico de ruptura prematuro. Esto es debido a una mayor separación entre la puerta y el drenador donde polarizamos el transistor. 1.2 Diferentes tecnologías empleadas en el diseño de dispositivos LDMOS de potencia Hasta ahora no se ha hecho referencia a la tecnología empleada en el dispositivo LDMOS por lo que se han omitido otros factores estructurales y de diseño que también intervienen en términos de comportamiento del dispositivo en altas frecuencias. No es lo mismo hacer un diseño con -4- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm tecnología bulk que con SOI o con SOS. Para seguir hablando de este tema haremos un pequeño inciso dedicado a estas tres diferentes tecnologías. 1.2.1 Tecnología bulk Es la tecnología más utilizada y hasta hace poco la única empleada en el diseño de circuitos integrados, pero sin embargo tiene una serie de inconvenientes. Por ejemplo las posibles conmutaciones a voltajes elevados y la distribución no uniforme de la temperatura en dicho dispositivo pueda llegar a afectar al comportamiento de los subsistemas vecinos debido al acoplamiento a través del substrato. Es por ello que para diversas aplicaciones tales como circuitos de alta frecuencia, se emplean obleas con el substrato aislado respecto a la parte activa de silicio. El aislante empleado puede ser Oxido (SOI) o Zafiro (SOS). La Figura 1 expone un ejemplo de esta estructura. 1.2.2 Tecnología SOI La arquitectura básica de un dispositivo integrado en tecnología SOI se muestra en la Figura 2. La capa activa de Silicio se sitúa sobre óxido enterrado que la aísla del substrato. El substrato puede ser de tipo N+ o P- y tiene un carácter meramente estructural. La idea básica por la cual se emplea una capa aislante entre la capa activa y la del substrato es para reducir la capacidad de conmutación y por lo tanto para conseguir mayor rapidez de respuesta. Por otro lado, el aislamiento derivado de la capa de óxido enterrado o capa BOX permite integrar dispositivos de alta potencia en un mismo chip juntamente con circuitería de baja potencia sin que ésta se vea afectada por corrientes de fugas hacia el substrato, como así ocurre con tecnología bulk. Otro de los avances de la tecnología SOI con respecto a la bulk está en la eliminación de la capa P+Sinker que cortocircuitaba el surtidor con el substrato. Con ello conseguimos reducir considerablemente el tamaño final del transistor y con ello conseguimos una menor Ron. Figura 2. Estructura fundamental de un dispositivo SOI [7] -5- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF 1.2.3 Ignacio Cortes Imb-Cnm Tecnología SOS Los substratos SOS están constituidos por una capa delgada de Silicio sobre un substrato de Zafiro (Al2O3 monocristalino) que presenta una conductividad térmica 30 veces superior a la del óxido de Silicio y una permitividad eléctrica relativa de 9,5. Su aplicación en la microelectrónica se restringe a RF y al campo de la microondas en ambientes de alta temperatura y de radiaciones fuertes. La actual evolución de las telecomunicaciones y el aumento de la frecuencia de operación de la telefonía móvil han realzado el interés por esta tecnología. El principal inconveniente, a pesar de los últimos avances en procesos tecnológicos, radica en la poca calidad cristalográfica del substrato y su elevado coste con respecto al SOI. En cambio, dicha tecnología se beneficia de una baja capacidad de substrato y de un alto factor de calidad, lo que permite que la tecnología SOS sea una opción adecuada para integrar dispositivos de alta frecuencia. 2 Figuras de mérito en transistores de RF Las figuras de mérito o FOMs son números o cantidades que ayudan, a ingenieros de dispositivos, a hacer una estimación del rendimiento y prestaciones en términos de ganancia y de estabilidad en función de la frecuencia de los dispositivos. En esta sección describiremos las FOMs más empleadas para caracterizar dispositivos de RF, la frecuencia de corte o cutoff frequency fT y la frecuencia máxima de oscilación fmax. La frecuencia de corte ft, también denominado producto entre ganancia y ancho de banda, está relacionado con el parámetro ganancia de corriente en cortocircuito h21. Esta ganancia de corriente está definida como la relación entre la corriente de salida y la de entrada del transistor operando con la salida cortocircuitada. Esta magnitud depende de la frecuencia y para valores elevados cae con una pendiente de -20dB/dec para cualquier transistor. La frecuencia de corte se define como la frecuencia donde la magnitud h21 es igual a la unidad (0 dB). Existe una regla por la cual la frecuencia operativa del transistor debería ser aproximadamente una décima parte de su frecuencia de corte. De modo que si diseñamos un dispositivo cuya ft alcanza 20 GHz podrá operar hasta una frecuencia de funcionamiento de 2 GHz. Una primera aproximación para calcular este parámetro a partir de un modelo de circuito equivalente de un NMOS nos la dá la siguiente expresión: -6- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF fT Ignacio Cortes Imb-Cnm gm (1) 2 C gs 1 g ds Rd Rs g m C gd Rd Rs W C ox V g VT (zonalineal) L g m W C ox v s (zonade saturación) gm (2) siendo v s la velociadade saturación Con esta primera estimación vemos que para conseguir una buena ft deberíamos incrementar la transconductancia del dispositivo, efecto que conseguimos aumentando su relación de aspecto (2), o aumentando la capacidad del óxido de puerta Cox. Este último caso no lo deberíamos tener en cuenta, como veremos más adelante, debido a que el valor de Cox está estrechamente ligado con Cgs y con Cgd. Éstos son dos factores que como vemos en (1) influyen de forma negativa sobre ft. Otros factores que influyen negativamente, aparte de las capacidades parásitas, son las resistencias parásitas de drenador y de surtidor Rd y Rs. Por lo tanto, y como es evidente en la expresión (1), la miniaturización de los transistores consigue mejorar de forma ostensible la ft. Otro factor que debemos tener en cuenta, sobretodo a la hora de diseñar dispositivos de potencia, es la estrecha relación entre la ft y la tensión de ruptura tal y como muestra la ecuación (3) [18]. 6.11 1011 fT 7 L 1 BVpp 6 d (3) La frecuencia máxima de oscilación fmax es la frecuencia a partir de la cual la ganacia unilateral U es igual a la unidad (0 dB). U es la ganancia de una red de dos puertos sin ningún tipo de retorno, es decir sin feedback entre la salida y la entrada. Teniendo en cuenta que en condiciones normales cualquier transistor tiene retorno, se debe añadir una red sin pérdidas para cancelar el retorno. La red resultante no oscilará involuntariamente debido a que sólo las redes con retorno pueden causar oscilaciones. En la mayoría de los dispositivos tenemos que fmax>ft, aunque esta situación puede cambiar para transistores de canal corto (ver Figura 3). Esto es debido a que solo se pueden alcanzar fmax elevadas con transistores que dispongan de elevadas ft además de bajas resistencias de puerta Rg. Teniendo en cuenta que las puertas de los MOSFETs son de polisilicio, cuya resistividad es mayor que la del metal, puede llevarnos al caso especial de tener una ft mayor que fmax. Pero reducir la Rg es fundamental en los MOSFETs de RF, no solo porque es un factor limitante en la ganancia en potencia del dispositivo, ver ecuación (5), sino porque además genera ruido. Una primera aproximación para calcular fmax la tenemos en la siguiente expresión: -7- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF f max Ignacio Cortes Imb-Cnm fT 8 gd (3) gd R g C gd W Lh siendo h el grosor de la capa de Polisilicio Rg P GP out Pin (4) g m2 RL 2 Ciss Crss g 1 m g m, j 2 2 Rg 1 2 Coss RL2 (5) Figura 3. Ft y fmax en función de la longitud de la puerta Lg [20] Tenemos diversas formas de reducir la resistencia de puerta para incrementar la fmax. Por un lado se depositan materiales compuestos de metal y silicio (silicides) en la parte superior del polisilicio mientras que por otro lado se emplean estructuras de puertas multi-finger con anchuras muy reducidas. También se emplean metales de menor resistividad que el polisilicio y con buenos factores de estabilidad térmica y de función de trabajo ajustable tales como el Ruthenium-tantalum. A partir de la expresión (4) podemos apreciar como los efectos de miniaturización implican un incremento de la Rg (L↓ y h↓ → Rg↑) [20]. Este efecto se consigue atenuar con diferentes propuestas de diseños de puertas alternativos tales como estructuras de puerta T-gate. Todas las ganancias comentadas anteriormente, tanto h21 como U, son extraídas a partir de los parámetros en pequeña señal. -8- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF 3 Ignacio Cortes Imb-Cnm Capacidades parásitas del transistor MOS Tal como se puede ver en un modelo simple equivalente de un MOS (Figura 3) podemos distinguir básicamente tres capacidades: Cgs, Cgd y Cgs. Sin embargo, en lugar de estas capacidades, los fabricantes de dispositivos de RF reportan los valores de las siguientes capacidades: Ciss o capacidad de entrada, es una figura indicativa de la impedancia de entrada del dispositivo y se expresa como la combinación en paralelo de Cgs y Cgd, de modo que Ciss=Cgd+Cgs. En la mayoría de los casos Cgs es bastante mayor que Cgd por lo que Ciss≈Cgs. Coss o capacidad de salida, es una figura de la eficiencia y del rendimiento del ancho de banda del dispositivo y se expresa como la combinación en paralelo de Cds y Cgd. Por lo tanto Coss=Cds+Cgd. Crss o capacidad feedback, es una figura de la ganancia y de la ft, y su valor es igual a Cgd. 3.1 La capacidad de entrada o Ciss La mayor parte de esta capacidad se forma entre los pads de surtidor y de puerta (Ciss≈Cgs) y depende de factores tales como el grosor de la capa de óxido de silicio de la puerta, y obviamente de los dopajes tanto de surtidor como de puerta, del área de contacto y de la capa de solapamiento u overlap existente de surtidor con la puerta. Dicha capacidad no varía mucho en función de la tensión de drenador, y podemos disminuirla empleando grosores de óxido más gruesos entre la región de unión puerta-surtidor para minimizar el posible solapamiento. Otro sistema empleado es utilizar una región poco dopada entre puerta y surtidor, o emplear spacers con óxidos con elevada permitividad en la zona de solapamiento. Todos estos casos los veremos con más detalle más adelante. Finalmente también se emplean metalizaciones de oro en el surtidor debido a que se consiguen densidades de corriente más elevadas que con aluminio. De esta forma podemos emplear implantaciones más superficiales de surtidor y reducir el área de contacto surtidor-puerta. En muchas referencias especifican el valor de ft a partir de la siguiente expresión: fT gm gm 2 C gs 2 Ciss (6) -9- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm Como se puede ver en (6) ft es inversamente proporcional a la capacidad de entrada. 3.2 La capacidad de salida o Coss En algunos artículos definen la capacidad de salida como la capacidad drenador-substrato y la capacidad de las interconexiones metálicas de drenador-surtidor. La capacidad drenador-substrato es la que contribuye en mayor parte al valor final de Coss. Esta capacidad depende básicamente del área de la zona activa del dispositivo, de los dopajes, sobretodo de substrato en el caso de emplear tecnología bulk, o del grosor de la capa de óxido enterrado en el caso de emplear tecnología SOI. A diferencia de la anterior capacidad, Coss sí que varía con al tensión de drenador. Esto depende también de la tecnología aplicada, y del empleo de epitaxias de tipo N o P entre drenador y puerta, o de substratos tipo N o P. En una primera aproximación podemos decir que para minimizar el valor de Coss al máximo necesitamos reducir el área activa del transistor y emplear tecnología SOI, partial SOI o SON (Silicon-on-Nothing). Un parámetro que depende directamente de la Coss en un LDMOS es la Pout tal como viene expresado en la siguiente ecuación [14]: Pout Vin2 g m2 RL 2 2 1 2 Coss RL2 (7) En el diseño de interruptores de potencia para convertidores, los dos parámetros fundamentales que hemos de tener en cuenta en las conmutaciones son el producto de la capacidad de entrada y la resistencia en conducción (Ciss∙Ron) y el producto de la capacidad de salida y la resistencia en conducción (Coss∙Ron). Otro concepto importante son las pérdidas por conmutación descritas en la ecuación (8). El primer término son las pérdidas provocadas por la resistencia en conducción Ron, mientras que el segundo y tercer término son las pérdidas causadas por las capacidades parásitas Ciss y Coss. Éstos dos últimos términos son proporcionales a la frecuencia y al cuadrado de las tensiones de puerta (V g) y de entrada al convertidor o (Vin). La constante N es un parámetro que depende de la configuración del convertidor. Coss Vd2 f 2 2 Vin f 2 Ptotal PR PC I rms Ron Ciss Vg2 f I 2 rms Ron Ciss V f N Coss 2 g (8) A frecuencias bajas la mayor parte de las pérdidas caen en el primer término de la ecuación (8), por la que la corriente será el elemento dominante, mientras que a elevadas frecuencias las pérdidas se distribuyen -10- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm principalmente en lo términos 2 y 3 donde las capacidades parásitas toman protagonismo. 3.3 La capacidad de feedback o Crss A pesar de tener el valor absoluto más pequeño entre los tres casos de capacidades, es la capacidad con mayor protagonismo en cuanto al rendimiento en frecuencia se refiere. Además es una capacidad Miller, por lo que su valor queda multiplicado por la ganancia (Ver ecuación. 9) CMiller Crss 1 g m RL (9) Valores tan importantes como la ft del transistor y la ganancia en salida en RF, tal como se puede apreciar en la Figura 4, dependen directamente de esta capacidad. Por lo tanto reducir esta capacidad es crucial para el diseño de amplificadores de RF [5]. La capacidad Crss o Cgd es definida como la capacidad de puerta Cox en serie con la capacidad existente entre los dopajes de drenador y puerta o Csi (10). C rss Cox C si Cox C si (10) La Cox depende de la permitividad y del grosor del óxido de puerta, y del solapamiento de la implantación de drenador en la puerta. Mientras el valor de Csi se relaciona con el área de contacto entre el drenador y puerta y sus dopajes. Con toda esta información, si queremos atenuar al máximo el efecto de dicha capacidad parásita deberíamos disminuir el dopaje de drenador y reducir al máximo el solapamiento del drenador a puerta. Para ello se emplea una región superficial poco dopada N- entre drenador y puerta conocida como región LDD (ver Sección 1.1). De este modo conseguimos reducir la Crss además de incrementar la tensión de ruptura del dispositivo, pero desafortunadamente aumenta la resistencia en conducción Ron. Figura 4 Simulación de la potencia de salida en RF en función de la Crss a 1 GHz [5] Figura 3 Circuito equivalente de un MOS [4] -11- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF 4 Ignacio Cortes Imb-Cnm Propuestas de Diseño de dispositivos LDMOS de RF En este capítulo propondremos los diferentes estudios realizados y propuestas de diseño llevadas a cabo en los últimos años para reducir las capacidades parásitas y mejorar de este modo las prestaciones en frecuencia. Uno de los aspectos más estudiados en los LDMOS de RF es el modo de reducir la Crss mediante el empleo de una estructura LDD a pasos (step LDD). La diferencia entre una estructura LDD convencional y un step LDD se puede apreciar en la Figura 5. a/ Conventional LDD b/ Step LDD Figura 5. Vista de la región LDD de un LDMOS a/ con estructura convencional y b/ con estructura step LDD. [5] En las estructuras convencionales tenemos una única implantación superficial poco dopada entre drenador y puerta. Tal como hemos visto anteriormente, si queremos reducir la capacidad Crss debemos disminuir el dopaje y el área de contacto entre la región LDD y el P body. Para conseguir reducir dicha capacidad manteniendo constante la Ron se emplean dos regiones LDD. La LDD1 es de menor dopaje y más superficial que LDD, mientras que la región LDD2 posee mayor concentración de impurezas y es más profunda que la LDD convencional. Con esta nueva estructura LDD conseguimos no solo reducir Crss sino que además aumentamos la potencia de salida en RF. Además atenuamos el pico de campo eléctrico en la unión en inversa N--P body, de modo que se consigue tensiones de ruptura más elevadas. Otro aspecto a tener en cuenta es que la capacidad de salida Coss, o de drenador a substrato, en dispositivos tipo SOI disminuye considerablemente con respecto a los dispositivos tipo bulk. Esto es debido a la reducción del área del dispositivo, y fundamentalmente es debido a la inserción de la capa de óxido entre el substrato y la región epitaxial. Esta capacidad parásita es modelada a partir de un diodo de substrato a drenador cuya capacidad viene determinada por la siguiente expresión [7]: -12- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Coss C jo VDS 1 Vj Ignacio Cortes Imb-Cnm (11) m La expresión (11) modela la variación de la Coss en función de la tensión de drenador aplicada. Por otro lado, cuanto mayor sea la resistividad del substrato menor será la capacidad de salida y por lo tanto mejor responderá el dispositivo a frecuencias elevadas. Si empleamos una capa de óxido enterrada disminuiremos todavía más la capacidad del diodo del modelo. Un importante concepto a tener en cuenta es el grosor de la capa de óxido (tbox). Es evidente que si aumentamos dicho parámetro conseguimos reducir la capacidad de salida pero no por ello conseguimos mejorar el rendimiento a altas frecuencias. El problema viene provocado por el autocalentamiento del dispositivo. Cuanto mayor sea tbox mayor será el autocalentamiento (el óxido es un mal conductor térmico), y la principal consecuencia de esto es el aumento de la resistencia en conducción Ron. Por lo tanto se trata de diseñar el dispositivo con una tbox que minimice el producto Ron∙Coss. Otro de los problemas del empleo de una capa de óxido enterrada es que no puede haber un contacto surtidor-substrato a partir de una capa P+sinker. Esto puede provocar un incremento de la inductancia a masa que tiene como consecuencia un decremento de la ganancia en RF .Una de las soluciones propuestas para evitar este problema además de los problemas térmicos de conducción por autocalentamiento es el empleo de una estructura partial-SOI [9]. Con este tipo de estructura se mantienen las ventajas de una estructura tipo SOI en términos de capacidad de salida Coss y supera los inconvenientes comentados anteriormente. Como vemos en la Figura 6, en dicha estructura la capa de óxido enterrada se sitúa solo entre el drenador y el substrato. Figura 6. LDMOS con estructura partial_SOI En valor de las capacidades parásitas Cgd y Cgs no solo dependen del solapamiento con la puerta sino del grosor del óxido de puerta. Como ya hemos visto estas capacidades (ver Figura 4) pueden causar una degradación importante en el comportamiento del dispositivo a altas frecuencias. Para conseguir mejor rendimiento en términos de -13- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm transconductancia (gm) debemos reducir el grosor del óxido de puerta (tox). Sin embargo esta reducción tiene como principal consecuencia el aumento de Cgs y Cgd. Una forma de evitar que esto suceda es aumentar el grosor del óxido en los laterales de la puerta que son las zonas donde tenemos los solapamientos de drenador-puerta y surtidor-puerta. Este tipo de estructura se le conoce como estructura de puerta gradual y se puede observar en la Figura 8. De este modo conseguimos eliminar el compromiso entre gm y las capacidades Cgs y Cgd. Figura 7 y 8. Capacidades parásitas Cgs y Cgd y estructura de puerta gradual para reducir dichas capacidades. [8] Con esta estructura gradual conseguimos además atenuar los contornos de campo eléctrico vertical en los extremos de la puerta reduciendo el efecto hot-carrier. Los dispositivos de potencia en RF más estudiados son los LDMOS con tecnología thin-film SOI como el de la Figura 9. En este tipo de estructura, a diferencia de una estructura thick SOI convencional (Figura 2), el grosor de la capa activa TSi es del mismo orden de magnitud que el grosor de la capa de óxido enterrada Tbox, de modo que las implantaciones realizadas llegan hasta la capa box. Por lo tanto dicha estructura no contiene capa epitaxial. La reducción del área de la capa activa implica una reducción de la Capacidad Coss y de la resistencia en conducción Ron. Figura 9. LDMOS con tecnología thin-film SOI [10] -14- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm Si realizamos una comparativa de valores normalizados de las tres capacidades Ciss, Coss y Crss en función de la tensión drenador para un LDMOS thin-film SOI y un LDMOS en tecnología bulk obtenemos los siguientes resultados: a/ b/ Figura 10. Dependencia de los valores normalizados de las capacidades parásitas con la tensión de drenador para un LDMOS a/ con tecnología thin-film SOI y b/ con tecnología bulk [10] Tal como se puede ver en los resultados de la Figura 10, la dependencia de la capacidad normalizada Coss con la tensión drenador en el dispositivo thin-film SOI es mucho menor que en el caso bulk. Esto es debido a que al introducir la capa de óxido enterrada deja de haber contacto directo de drenador con substrato de modo que el vaciamiento en la zona de contacto es menor. Depletar una región tiene el mismo efecto que separar las placas de un condensador, por lo tanto en un LDMOS tipo bulk tendremos una disminución de Coss a medida que aumentamos la tensión de polarización de drenador. Otro concepto importante es el tipo de substrato empleado en este tipo de estructuras. Con un substrato tipo P conseguimos capacidades de salida Coss menores que con substratos tipo N. Esto es debido a que con substratos P conseguimos depletar el substrato al polarizar el drenador, reduciendo de este modo la capacidad drenador-substrtato y por lo tanto la Coss [10]. Se han realizado además estudios en los cuales se cambia el óxido de silicio por aire en la zona próxima al drenador tal como se muestra en la Figura 11. Este tipo de estructura se le conoce como partial Siliconon-Nothing (SON) y tiene como principal ventaja en la disminución de la capacidad de salida Coss y el consiguiente aumento de la Potencia de salida (Ver ecuación (6)) debido a la disminución de la constante dieléctrica del aire (ε=1) con respecto al SiO2 (ε=3.9). En la Figura 12 se aprecia la diferente Coss obtenida si se emplea una estructura tipo SOI o una estructura partial SON El gran problema que tiene emplear un dieléctrico como el aire está en que la ruptura de dicho dieléctrico se produce con -15- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm campos eléctricos muy bajos. Por lo que es inviable su utilización para aplicaciones de alta potencia. Figura 11. LDMOS con gap de aire debajo del drenador y zona de deriva Figura 12. Coss en función de el grososr del dieléctrico para estructuras tipo SON y SOI Otra estructura novedosa propuesta para aplicaciones de potencia de RF la mostramos a continuación en la Figura 13. Se puede ver como la región de deriva LDD está formada por dos implantaciones del mismo dopaje, una implantación de Fósforo y una de Arsénico. El Arsénico al ser más pesado que el Fósforo no penetrará tanto como éste al ser implantado ,de modo que nos quedará la región LDD con dos capas de dopaje, una más profunda de Fósforo y otra más superficial de Arsénico. Con esta doble implantación de dopaje (Double doped offset) la zona de deriva o LDD se extiende reduciéndose así la resistencia en dicha región. De esta forma si aumentamos la profundidad podemos disminuir la concentración de dopaje manteniendo la resistividad del LDD. Si disminuimos la concentración del LDD conseguimos depletar con más facilidad la unión LDD con el P-body. Con esto no solo conseguimos reducir la Crss sino que atenuamos el pico de campo eléctrico en dicha región. Figura 13. LDMOS con doble implantación de la región de deriva Siguiendo con las estructuras novedosas continuaremos con la propuesta por [12], Figura 14, en la cual la región de deriva LDD se compone de 3 capas en pila: LDD1, LDD2 y LDD3 (stacked LDD -16- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm structure). La capa LDD1 es una capa superficial de alta concentración de tipo N (Arsénico) para reducir la resistencia en conducción respecto las regiones LDD convencionales. La capa LDD3 es de baja concentración de dopaje tipo N (Fósforo) para reducir la capacidad de salida Coss. Finalmente la capa LDD2 está formada por una concentración óptima de tipo P (Boro) para conseguir el efecto pinch-off tanto en LDD1 como en LDD3. Esto es posible gracias a que tenemos polarizado en inversa a través de las uniones LDD2/LDD1 y de LDD2/LDD3. Si los dopajes de las diferentes capas están bien ajustados conseguimos depletar todas las regiones apiladas LDD1, LDD2 y LDD3. Figura 14. LDMOS con tres regiones LDD apiladas (Stacked LDD structure) [12] Con este tipo dispositivos conseguimos una mejora significativa de la transconductancia debido a la disminución de la Ron mejorando además ligeramente la tensión de ruptura. Finalmente, y para terminar con el trabajo propondremos un nuevo concepto de diseño para conseguir reducir las capacidades parásitas de entrada Ciss y de feedback Crss. Si partimos de la base que los dieléctricos de constante dielétrica más altas que el SiO2 (ε>3.9) consiguen reducir el campo eléctrico en su interior, entonces la caída de tensión también disminuirá con respecto al SiO2. De modo que si pretendemos tener una misma tensión umbral deberíamos aumentar el grosor de la capa de óxido. Si nos aprovechamos de este concepto podemos crear estructuras como la de la Figura 15 con dos spacers de Si3N4 (ε= 7,55) en los laterales de la puerta donde el campo eléctrico a través de los high-k spacers inducen también inversión del canal. Estos spacers reducen la capacidad parásita provocada por el overlap del drenador y surtidor bajo la puerta debido a que añaden un bloque grueso de dieléctrico disminuyendo de este modo la Cgs y Cgd del dispositivo. Figura 15. Esquemático de una estructura MOS con high-k spacers. [15] -17- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF Ignacio Cortes Imb-Cnm En la zona del canal donde se ubican los high k spacers tenemos también inversión de portadores, de manera que dicha región actúa como si fuera una extensión del canal reduciendo la capacidad parásita de puerta. A medida que aumentamos la constate dieléctrica de los spacers conseguiremos tener una mayor concentración de portadores para una misma tensión de puerta, por lo que incrementaremos la corriente de saturación (ver Figura 16). Pero un incremento de la ε implica también un aumento de la capacidad parásita de puerta. En la Figura 17 se determina las condiciones de permitividad en las cuales conseguimos un menor retardo de puerta y por lo tanto una mejor respuesta en frecuencia. Figura 17. Resultados de retardo y frecuencia de corte en función de la constante dieléctrica de los spacers. Figura 16. Resultados de corriente, capacidad y retardo de puerta en función de la constate dieléctrica de los spacers [15] -18- Estudio de las capacidades parásitas de un dispositivo LDMOS de RF 5 Ignacio Cortes Imb-Cnm Bibliografía [1] Kilchytska V. Influence of Device Engineering on the Analog and RF Performance of SOI MOSFETs. IEEE Transactions on Electron Devices, Vol. 50, No. 3 March 2003. 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