T792.pdf

V
DIGITAL
Tesis de Grado previa a la obtención del
Titulo de Ingeniero en la Especialización
de Electrónica y Telecomunicaciones de la
Escuela Politécnica. Nacional..
Luis Palau Fariña
Quito, Octubre 1978
\: que esta Tesis ha sido
elaborada en su totalidad por
Sr. .Luis Palau Fariña.
ING. JACINTO* JIJbN
Quito, Octubre de 1978
el
A G R A D E C I M I E N T O
Consigno'mi agradecimiento ma's sincero: a la Escuela Politécnica Nacional y *a la Facultad de Ingeniería Eléctri_
"
'de ¿u
I Decano Dr. Kanti. More,
ca en la persona
•
.
1 '
al .Señor
" ' . . • ' • • - • . - . .
Director de Tesis/ Compañeros-y Amigos, • que gracias-'a la
•
'
I,
•'
-v
.
formación, colaboración y esfuerzo han contribuido a la
realización de este trabajo.
' LUIS PALAU FARIÑA
• D E D I C A T O R I A
A MI MADRE Y. HERMANOS
SISTEMA DE CERRADURA DE CAgLE DIGITAL
ÍNDICE
DESCRIPCIÓN
"
PAG.
C A P I T U L 0__ I
INTRODUCCIÓN
1,1"
1.2-
' Generalidades
•
'
'
•
Los Circuitos CMOS
•
1
' .
4
C A P I T U L O II
ANÁLISIS TEÓRICO DE UN SISTEMA DE
COMBINACIÓN ELECTRÓNICO
2.1
Requisitos del Sistema
17
Posibles Alternativas
22
Alternativa Primera
22
- 2-
DESCRIPCIÓN
Otras Alternativas
PAG.
29
C A P I T U L OI I I
DISEÑO
3.1-
Diseño en Bloques
32
Bloque 1 |
32
Bloque 2 .
.34
Bloque 3
35
Bloque 4
35
Bloque 5
36
Bloque 6
38
Bloque 7
39
Bloque 8
!
Bloque 9
3.2
39
40
Diseno Particular de los Circuitos
Bloque 1 Teclado y Matriz de Programación
40 a
- 3
DESCRIPCIÓN
PAG.
Bloque 2 Codificador
40 b
Bloque 3 Monoestable Redisparable 1
" 48
. Bloque 4'Monoestable Redisparable 2
51
Bloque 5 Contador
53 .
Bloque 6 Contador de Error
'
Bloque 7 Control de Cerradura
59
Bloque 8 Temporizador
60
Bloque 9 Control de Alarma •
'. ••
55'
.
Fuente de Poder
63
¿4/"
Cálculo del Transformador
••
68
Anexo Capítulo III
C A P I T U L O IV
/
CONSTRUCCIÓN -
4.1
Generalidades
4.2
Construcción
4.2.1
Teclado
71
-
.
.
. . 7 1
71
- 4
DESCRIPCIÓN
402.2
PAG.
Control Lógico
\3
72
Matriz\de Programación
' 76
4.2.4
Interruptores y Conectares Externos
77
4.2.'5
Fuente de Poder
80
C A P I T U L Ó
'
V
ANÁLISIS ECONÓMICO. .'
''
-'
• •" •••'
;.
".-:..-
•
•
A.
Análisis Económico
B.
Conclusiones
..
81
'
• 86
C A P I T U L Q
I
SISTEMA DE CERRADURA DE CLAVE DIGITAL
1.1 .
GENERALIDADES
Este sistema de seguridad electrónico tiene por objeto
controlar una cerradura eléctrica, con la aplicación de
una secuencia correcta de cinco dígitos no repetitivos 0
El sistema tiene básicamente dos pártese la una que se
encarga de proporcionar las "señales de conteo" cuando
la secuencia y combinación son correctas y la otra parte proporciona las "señales de error" para producir
el
"bloqueo" ó "alarma" del sistema.
La primera parte proporciona finalmente una señal que
controla las siguientes funciones: Realiza el reset
en
el circuito de alarma; da la señal de mando' para operar. .<, \'
lo cerradura ó servomecanismo y, opera un temporizador
que en 10 segundos a partir de su operación, enviará una
señal de .reset que pondrá a todo el sistema en su condición iniciólo . Este último temporizador permitirá que la
- 2-
cerradura esté operada el tiempo necesario para obtener
el acceso al área controlada,,
La segunda parte, Detector de Errores, tiene dos modos
de operación.
El modo llamado Modo 1, da al sistema
una seguridad mediana y funciona de .la siguiente mane 'ra; al producirse un error, la señal de error se mantiene por un tiempo aproximado de 10 seg0, durante este
-
tiempo esta"señal de error", mantiene reset al contador,
razón por la cual el sistema nooperará a pesar de que
reciba pulsos 'de conteo producidos por una secuencia correcta.
Transcurridos estos 10 seg. se. puede realizar
un nuevo intento, estando el sistema en condiciones iniciales aptas para aceptar una nueva operación.
En este
• Modo no se produce Alarma,,
r <'.
El bloqueo durante 10 seg. se lo hace con la finalidad'-.". '
¡
de dar mayor seguridad al sistema, ya que solo quien conozca de este tiempo, esperará que transcurra el mismo
para realizar un nuevo intento, en caso contrario acumulará tiempo de bloqueo.
El modo llamado Modo 2 da al sistema una mayor* seguridad'»
***
Al ' producirse un primer error, este queda registrado en
un circuito Flip Flop, además debido al pulso de reset
producido por el pulso de error el sistema se bloquea
por 10 seg 0 , y al producirse un-segundo error se activa
el circuito de alarma0
Para eliminar esta señal de alarma, es necesario reali zar un reset alarma manualmente.
Si después del primer
error y transcurridos los 10 seg 0 , se realiza un nuevo
intento con la secuencia correcta, el sistema operará la
" * - . •
.
.,
cerradura y además según lo expuesto anteriormente realjL
£
zara también el reset en el circuito de alarma y memoria
de alarma.
Respecto a los cambios de combinaciones, este cambio se
lo puede realizar en un tiempo muy corto con el sencillo
cambio de "pines" en una matriz de interruptores de 10 X
10, conectada entre el teclado y el circuito digital del
sistema.
é .
<?
\
'
'
.
. '' .
En caso de falla de energía eléctrica comercial el siste
"
—
ma es" operado por baterías recargables y considerando el
bajo consumo de corriente,, el período de operación será
- 4-
prolongado. La operación 'del sistema con baterías es por
supuesto útil si paralelamente, el servomecanismo ó cerradura está previsto para este caso también 0
El sistema usa en su circuito digital elementos de la
tecnología CMOS.
Trece circuitos integrados y otros va
rios elementos discretos son usados en el diseño final0
En la parte dos de este Capítulo se hace una introduc ción a la teoría de la tecnología CMOS, con la finali "dad 'd'e mostrar" las características
y ventajas de ellos0
1.2
Los circuitos de la familia CMOS^ideal , disipan baja
potencia0
Típicamente la t disipación estática de corriejí'
tes es 1.0 nW por compuerta, con el flujo de las corrieri
f
tes de carga» La potencia activa depende del voltaje
de la fuente, frecuencia, carga del elemento y. del tiejrj
po de subida'de la señal de entrada pero típicamente,
la disipación por compuerta a IMHz, con 50 pF de carga
es menor que 10 mW 0
1
í
Los tiempos de propagación a través'de los CMOS son co£
- 5-
*~
tos-.
Dependiendo del voltcge de la fuente, el tiempo
*'
de propagación típica a través de una compuerta CMOS es
el orden de 25 a 50 ns0
Las formas de los pulsos de subida y bajada, son contra
lados, tendiendo a ser funciones rampa,.
(
,
.
Típicamente
. los tiempos de subida y bajada tienden a ser de 20 a
40% más largos que los tiempos de propagación.
La in -
munidad al ruido es típicamente 45% del valor máximo de
los limites lógicos de variación0
3't
'
;•
&
•
\s
3;
*
casas
fabricantes
.
,
.
.
de semiconductores, producen dife
.
rentes series de circuitos integrados CMOS»
En es'te
-
'
sistema, se usan los de la serie 54C/74C.
La serie 54C/74C consiste, en elementos CMOS q.ue son pin
<•' •
a pin y funcionalmente
equivalentes a la mayor parte de £
* .
••,, •- '
los circuitos de "la serie 7400 TTL0 • Esta serie es tipil •;.- i
comente 50% más rápida que otras series como la 4000A
<& -
de NATIONAL y. permite además un 50% más de corriente,
.
Para una mayor facilidad, -en el diseño es de esperarse
^
que los niveles TTL sean similares a los de CMOS y que
los rangos de temperatura sean variados0
En *la Tabla 1
•v
*3ÓOuA
20mA
lol
Vcc
Vil
lil
Vih
lih .
:
:
:
:
:
Voltaje de fuente
Voltaje de entrada bajo
Corriente de entrada bajo
Voltaje de'entrada alto
Corriente de entrada alto
Vol
lol
0.00003
0 0 00001
ImW
- Estática
E^uf]
PDISS
5.0" -
1 0 25
2,25mW
[>uf|
PDISS
: Nivel bajo voltaje de salida
: Nivel bajo corriente
30
25
9 0 0 10
45
35
2,4 *LOO 60
2 D 4 100 31
Voh loh tpdo tpdl
. Min fuA] Típ 0 Típvi&eg y\&-«3
C^l.
Asumiendo interconexión con TTL de baja potencia.
Asumiendo interconeción "con CMOS.
;
loO
-
2,0
10
54C/74C
8,0
004
305
-
0.8
5
54C/74C
-
0.3
2.0 10
0 0 7 0018
5
54L/74L
•Vol
Vih
lih
Max
Min
¿.o
IV '^
CU3
Vcc
Familia
Vil lil
Max Max
[VJ CTMÁ]
TABLA 1
•"'" • '"
.. ", v ° "
-6- .
';-
se hace una comparación de los 54C/74C CMOS y de los
54L/74L de baja potencia TTL.
'
El circuito básico CMOS es el inversor visto en la figjj
ra 1-1.
Consiste en dos transistores MOS, el superior
de canal N y el inferior canal P 0
ce.
VlM
Vou-t
leT-ra, (GMD)
Fig JJ
La fuente de poder para los CMOS se denomina Vdd ó Vcc
para el positivo y Vss ó GND para tierra ó negativo,,
•Los niveles lógicos en CMOS son Vcc ("1" lógico) y tierra ("O" lógico)0
sV
Un^transistor MOS en conduccián, no
~" '
'
f
tiene virtualmente caída de voltaje a través de el, si
_ 7-
es 'que no hay corriente circulando por el, y conociendo
que la impedancia de entrada de un CMOS es de un valor
muy alto, los niveles lógicos vistos en un sistema CMOS,
serán escencialmente iguales a . los de la fuente de po der.. La característica
de entrada de un transistor' -
MOS es escencialmente capacitiva, y luce como un resis-
•
tor de 1012rahmios, en paralelo con
un capacitor de
-
5 pFo
Observando las' curvas características
para los transiste
res MOS para tener una idea mejor de como los tiempos de subida y bajada p.tiempos de propagación y disipa
-
ción de potencia; pueden variar con la fuente de poder
y con las cargas capacitivas.
muestran las características
nal N y.canal P.
Refiriéndose a la curva V
Las figuras 1-2 y 1-3
-
de los transistores de ca-
'
rf
=.15 V.
-
(Voltaje .compuerta
fuente) del transistor canal N, se observa que para un
valor V^_ constante el transistor.se comporta igual que
(jo
'
.
una fuente de corriente, para V ^ (Voltaje drenador-fuejn
te) mayor ( que (Vpc; - V_ ) V_ : voltaje-de umbral para
los transistores MOS. • Para V~c bajo (Vnc - V_), el
Do
uo
I
i
transistor se comporta escencialmente como un resistor,
cai F-Charirtel Üralri C hará decís ¡Ic
Typíca! M-Chonnel Drain Chflractvrisíies
Ofl AI'J- fO-íO'J'ÍCE VOL15 IVdil
-15. -ir.b, •». .JS
-S
-5.5
•
A'.' ilfif l£M?IHATum !
' ¡ ,TVi
Jj.I3J.
:::r°:!í^Mi
I
JI
*
O
J.5
5
I*
'O
'—
«3.0 15
DBA"l-VÜ-SOv'BC6 VOLTS IVu,¡
J
; L
Figure 4
Rg 1-3
Refiriéndose al circuito básico 'inversor CMOS de la fig0
1-1 cuando Vn- se aproxima a 'cero, el voltaje de sali da Vn|[T se aproxima a Vrr ó GND, dependiendo si es el
UU t
Uv>
transistor de canal N o de canal P 0 / el que está conduciendo,
y
.
* •
Cuando se incrementa. Vr- y por lo tanto Vrc la c\ápaci GS
CC
dad de carga !_„ se ha incrementado como el cuadrado de
V«c y por lo tanto los tiempos 'de subida y tiempos de
bo
.
propagación a través 'del inversor según se observa en
r
la
fig0 1-4 han decrecido „
;
-9
Incrementando Vrr se incrementa la velocidad pero tam\s\s
bien se aumenta la disipación de potencia»
~taoi>.
(,
Sol
Vw
lú^7
/
7
.
J0%
''c-
r\ ~ °Y
90J-*
tn**'
'50*í
~
i0^
TiFCaK
^-
^ "tpdo
VJcc
:5ot
So%f
i
,
i
..
_ i
"Tiempos de suA». V b a J j T«.Tardo en lo. íPYopaqacióti e-n ^YI SisTe-Tna CMOS
F¡g H
En la fig0 1-5 se-observa las curvas de transferencia y
su variación con V _ . Se puede asumir qué los dos trah
OL-
~~
sistqres del .inversor básico MOS tienen idénticas cara£
terísticas pero complementarias y voltajes de umbral
-
idénticosD
Asumiendo que el voltaje de umbral es VT
=
2V : .si V--< 2V, ninguno de losados transistores se
-
pondrá en conducción; cuando Vpr = 2V entonces se traba
L-O
—
ja en la curva de la fig. l-5a y tiene un 100% de hisíé
resis, sin embargo esto no es verdadero ya que ambos
transistores están aún en corte.
•
Si VT< V ' <
i
\j\s
2V
-
i
se trabaja en la curva de fig0 l-5b y existe una pequef
na histéresiso
Cuando V
= 2V se trabaja en la
*«•>-• .
I
fig.
J
- 10 -
I^5c y no e<3 ti¿jno hiat&s-Qsiie; y no existe flujo de GO rriente a través de ninguno de los dos transistores durante la conmutación.
Ahora cuando V~rr >• 2VT, las cur^•O
1
vas de transferencia empiezan a redondearse hacia abajo
fig0 l-5d0
>° a
A
S
Vm (Uol4.)'
.=.bVr
4 -a 6 8
io
Vm (Volt.)
CdL)
(O
Fíg. 1-
14 '
- 11 -
-v
Los circuitos integrados usados en este sistema tienen
una "inmunidad al ruido" típica de 45% de V^. Esto
significa, que espurias en•la entrada*cuyos valores' -
sean 0045 Vrr ó menores hacia arriba ó abajo de los va\s\s
lores de V r ó GND, típicamente no se propagarán a traV_-v>
vés del sistema creando un nivel lógico erroneo0
Una
señal de este valor no es capaz de cambiar de estado 1^5
gico a un circuito0
En un Flip Flop típico una señal
de espuria de O045 Vrr en su entrada de reloj no lo cam
* \-f\-r
•
bia de estado»
En las figuras 1-6 y 1-7 se pueden observar las caracte;
í
rísticas de inmunidad al ruido en CMOS y TTLV
Viu
0.8
iSV
Fig
4-S
(o)
5.0
Fio
-7
S.S
A
*
•
"
Todos los elementos de la serié 54C/74C están garantiz£
dos para un margen de ruido de 1.0 V o más, en cualquier
condición de operación0
Esto se observa en la fig<, 1-8Q
En la fig0 1-9 y 1-10 se muestran las características
de drenadoT para inversor0
Estas características pueden
ser usadas para determinar el voltaje de salida para
-
cualquier condición de carga; las intersecciones de las
líneas de carga con,las características de drenada*" en
cuestión dan el voltaje de salida.,
Por Ejemplo : a Vfr = 5 OV
V
~ 1.5V, con una carga
de 500^7. a tierra 0
"í F¡g
i Rg .1-10
- 13 A.
Respecto al consumo de potencia, existen cuatro fuen tes de consumo en los elementos CMOS0
10
Corriente de carga: es simplemente la corriente de
carga multiplicada por Vrr<>
Las carácter!ticas de
cada elemento.especifican las corrientes de carga0
2.
Potencia Transciente debido a la carga capacitiva
esta potencia puede ser obtenida desde la energía
acumulada en el capacitor y esto dada por:
= C0 V2
rr considerando los ciclos de carga y descarga
\j\j
la energía por unidad de tiempo o potencia esfa dada por:
= C 0 Vzr o f
Donde C=Carga capacitiva, f = frecueri
. cia0
',
3.
*
Potencia Transciente debido a la capacitancia pro pía del elemento 'toma exactamente la mism.a forma
.que el caso de la carga capacitiva0
4. f Potencia Transciente debido a la corriente de conrm¿
1
i
tación, esto es. cada vez que un elemento CMOS está
'•
.
*
en • el estado de transcisión con Vrr ^ 2V_, hay un
.
\s\~f
- 14
tiempo durante el cual ambos elementos el de canal
N y el de canal P están ambos en conducción,,
La expresión para esta potencia es:
~
2VT
^ ICC
Donde;
V_
: voltaje de umbraíl
I
(MAX) :. corriente de
\-r\^
f
; frecuencia
punta capdci
tsub: tiempo de subida
tiva durante
tbaj: tiempo de bajada
la conmutación
Para una simplificación -del cálculo de potencia se puede
usar la fig0 1-11.
Esta nos do gráficamente, la potencia
normalizada versus frecuencia para diversos casos de
fuentes de poder„
-
Para obtener la potencia de consumo,
en primer lugar se obtiene.la potencia normalizada para
un valor particular de. Vpr y de frecuencia f y.esto se
Vj-\--
multiplica por (Cpd +. C. ) „
Por ejemplo: para encontrar
la potencia total consumida por un circuito MM74C000
Está operando a f= 100 Khz; V
.•
.
UO
= 10V0 y C
•
L_
= 50 pF,
- 15 -
p§ 'ig gu-rva' normalizada sé obtiene ¿{ÜQ la potencia
poda por compuerta es 10 uW/pF0
De los datos del •
MM74COO Cpd = 12pF, de donde la potencia disipada por
compuerta es :'
—— (12pF+50pF) = 0062 mW/comp. = potencia/compuerta
D 4-
• T 4- i
comp0
_
Potencia
Total = Potencia "Nro de 7—
+ I
.V^
compuerta
paquete
carga
CC
= .4 x 0062 + 0001
uA.lOV = 2048 mW
Respecto a los tiempos de propagación los circuitos de
la serie 54C/74C están garantizados para tiempos de sub.i
da y bajada de 20 us con una carga de 50 pF 0
Con éstos
tiempos de propagación ésta serie tiene un "fanout" de
40 pF.
Para el cálculo del tiempo de propagación se
puede usar la figa 1-12.
Rg M3
- 16 -
Esta nos da la pendiente del tiempo de propagación ver''*••".*"
»?«
sus la carga capacitiva de línea (^tpd/pF) como una
-
función de la fuente de poder, el término offset debe
'ser añadido y es característico
de cada elemento,,
Debido a que las características están dadas para valor
de carga de 50 pF, para otro valor de carga se pueden
obtener los tiempos de propagación verdaderos con la
-
adición de la siguiente ecuación:
tpd
Cl = C
- (C - 50)pF o
pF
+ tpd
Cl -.50pF
C :-Valor de la carga capacitiva
Cl=50pF: Tiempo de propagación con 50pF carga0 (valor propio de cada elemento)0
Atd
= Valor obtenido de la fig. 1-12
El voltaje de la "fuente tiene también influencia en los
tiempos de propagación, esto se observa en Ia 4 fig 0 1-13,
=>•ft -zCí
¡i
\ 3 0.1.
•f r€cuev\c:!afyí.] J
io'
_ 17 -
La figuras 1-14 y 1-15 dan las variaciones con. la temperatura en las características de drenados para canal
N y canal P.
Se observa decrementos en la corriente y
voltajes de salida con el incremento de' temperatura.
La dependencia es en su mayor parte lineal y se puede
o
•
.
.
considerar con bastante aproximación que las variaciones son de 0.3/S/grado/centígrado.
Rg 1-1Z,
1.0
1.0
1.0
».0
S.O
Fig 1-15
Según se discutió previamente el consumo de potencia es
una función de Cpn, Cl,Vrr e Icarga, todos estos términos
son escencialménte constantes con la temperatura/ excepto
la Icarga.
Sin embargólos valores de Icarga especifica-
dos en cada 54C/74C son los'aplicados en todo el rango de
temperatura y por lo tanto representa un caso límite.
C A P I T U L O II
ANÁLISIS TEÓRICO DE UN SISTEMA DE COMBINACIÓN'ELECTRÓNICO
2.1
REQUISITOS DEL SISTEMA
El objetivo de este Sistema es controlar el acceso' a
-
áreas que requieren mediana o mayor seguridad, razón
t .
por la cual se hace en esta parte del Capítulo un análi
sis de la seguridad y flexibilidad del Sistema0
La com
binacián de la clave es de cinco dígitos no repetitivos
escogidos entre diez disponibles en el teclado.
Considerando que se dispone de cinco entre diez dígitos
el número de posibles combinaciones está dado por:
n = 10
\
. ' r = 5 '
= 30240 si'-fueran repetitivos, como no se pueden repetir; ' "
.
'
.
P5°
~P4° " P3° ~ P2°'~ Pí°= 2434° P°sibles
, '
'
nesD
- 18 -
Este número de combinaciones establece la flexibilidad
del Sistema para cambiar sus combinaciones y por tanto
para aumentar su seguridad0
Si se cambia la combinación
cada 24 l>°ras, da la posibilidad de tener:
(24340.
=
365 '
Son 66068 cí'o.,
cubre pe
óó068
c.río
" r. .omb_:.c.c.iones diferentes, tiempo
que
demos le vida del Sistema y ~J funcionabilidad
durante ~._ -. i.enpc ^ jil / reccí.^.r.dable de acuerdo a su
tecnología y viac* de componentes„
Ahora bien cual es la severidad del Sistema; en primera
instancia si no se oonoc.. c¿o_ éi
número de dígitos
. ._ posee la combinación, el número de probabilidades es_
j-'j d^cio por:
10
i,~
- 5
= 36.3 x 10 pr:-;ab.. ..JJades, y la probabilidad ¿-:
.,;;Tar la'combinac .^
1
3603
x
= 2075
-5%
10
10"
En el "Modo 1" de funcionamiento el Sistema queda blo ?
queado durante 10 (diez) segundos después de cada error
- 19 -
por lo tanto si se realiza un intento cada 10 seg 0 , el
trempo requerido en este caso para acertar la comi/ina ción es:
36.3 1Q5 x 10 seq.
363 !Q5seq0
10"horas
208 días
Considerando el caso en que se conozca que son cinco
(5) el número de dígitos qje se deben combinar: el porcentaje de acertar es:
1
30240
x 100^ =
3.:- 10~3 %
Y el tiempo para acertar la combinación ¿,-'. «1 ''Modo 1"
es:
4
30.24 x 10 seg.
°02--¿ x 10 seg0
£
•-
=
2
84 horas
2~
=
305
~2~
En el caso en que se cor.ozca cuales son los cinco dígi
tos pero no su secuencia
las probabilidade son;
5
P,- = 120 orobabjil^dades,
o
El porcentaje de acertar
r
-r^—
120
x 100% = 0083 %
- 20 -
Y el tiempo para acertar la combinación en el "Modo I1
es :
120 x_ 10 seg
^0 _
1200
—
sea,
^ _ 20
1rt
. ^
=10
minutos
Cuando el Sistema está funcionando en el MODO 1 después
de cada error se mantiene una señal de RESET en el cont£
dor razón por la cual el Sistema NO está en posibilidai
des de operar0 En caso de no conocer este particular,
si se intenta acertar la combinación correcta sin esperar estos diez segundos se irán acumulando tiempos de
aproximadamente 10 seg. en cada intento, por lo que resultará casi imposible que se logre operar la cerradura.,
En el MODO 2 de operación se tiene dos oportunidades de
ccertar, este porcentaje de .probabilidades de acertar es.
tú dado según los valores antes calculados y dependiendo
del conocimiento qu¿ se tenga sobre la posible confina ción, en el segundo error Oe operará la ALARMA y se blo»
s
quea el Sistema»
En la siguiente Tabla se pueden observar las probooilid£
- 21 -
des en los diversos casos.
N2 Probabilido
10 DIG0
% de acertar
10~5
Tiempo
3603xl05
2075
5 DIG0
30240
303 x ICTÓ
175 días
*5 DIG0
120
0.83
10 minutos
10 DIG0
3603xl05
2.75
30240
303 x 10~3 2 intentos
120
0083
208 días
o
MOD01
MODO 2
5 DIG0
"5 DIG0
10"5
2 intentos
2 intentos
En MODO 1 ó MODO 2 : 66.71 anos con combinaciones difere.n
tes; cmabiando cada 24 horas.
(Se conoce cuales son los cinco dígitos pero no su o£
denación)0"
- 22 -
POSIBLES ALTERNATIVAS
En esta parte se consideran algunas alternativas del
sistema con la finalidad de compararlas con el diseño
realizado en este trabajo de Tesis.
Una de las alternativas es que los digiros de la confinación pueden ser repnridos dentro de una misma secuen cia.
Sobre esta posiblidad se hace una exposición y
comparación con el actual diseño.
Como simple compración ó como complemento al actual si_s
tema se mencionan otras alternativas.
r, ' • *
ALTERNATIVA PRIMERA
El sistema expuesto en esta alternativa/ es el Cisterna
LMS1911 fabricado por la compañía sueca L.M. ERICSSON/
y se lo ha escogido para la comparación por la analogía
en las funciones que realiza con este sistema del Tema
de Tesis.
Mas adelante se explica el funcionamiento er.
bloques/ se adjunta un diagrama del circuito y se hace
un análisis comparativo/ de lo cual se puede observar
las ventajas 'y facilidades del sistema desarrollado
*¿.-,
- 23 -
esta Iesis y además se puede concluir que es un circuito práctico y con posibilidades de ser producido^ piara
fines prácticos y comerciales.
Con referencia al Diagrama de Bloques de la Fig. 2-1
2-4
_ 24 -
Este sistema permite programar un Código que contenga
de 2 (dos) a 8 (ocho) dígitos que además pueden ser repetidos .
A continuación una breve explicación de la función de
cada bloque.
..< f\ . '
•:.-
La MATRIZ permite la programación de las salidas del
CONTADOR (0-7), hacia la entrada del Multiplex0
El MULTIPLEX compara el Código previamente programado
en la matriz/ con el Código "suichado" en el teclado. .
El CONTROL DE TIEMPO determina el tiempo entre dos
tos consecutivos del código.
La duración del pulso y
bloquea el sistema durante un tiempo "t", cuando se ha
marcado un código incorrecto.
Bloque de MEMORIAS/ posee dos memorias.
La primera (ME
MORÍA DE PULSOS)/, que activa cuando el código es el correcto, esta memoria activa los relés que. controlan la
cerradura.
La otra memoria (MEMORIA DE FALLAS)/ que se
activa cuando el código es incorrecto.
CONTROL LÓGICO/ comprueba el código suichado en el te #
ciado/ 'si es correcto/ el CONTADOR avanza un estado, si
el código es incorrecto/ actúa 'la MEMORIA DE FALLAS y coló
i
£
I
]/
í* T
**' 6
}i -...Ir—5'i._*:i'i__
- 25 -
ca un RESÉ I en el CONlADOR, bloqueado el Sistema el tieni
po determinado por el CONTROL DE TIEMPO.
Circuito de SUICHEO DE ALARMA, conecta la "vía" de alar
ma cuando se requieraQ
B.l.l
FUNCIONAMIENTO
Refiriéndose al circuito de la Fig0 2-20
Cuando un Dígi_
to es suichado en el teclado, el MULTIPLEX identifica, la
columna de dígito correspondiente^ en la MATRIZJ.identif.1
ca los dígitos del 1-6 y M2 del 7-00
Para iniciar! el funcionamiento, se necesita un pulso de
disparo/ producido en la unidad de control, este pulso
habilita la compuerta AND/f M5, htice.RESET en el circuito </ ^
V_J>^
, v?
de falla, en la MEMORIA DE PULSOS y en el CONTApQR,
DÍGITOS
.
CODIFICACIÓN
D
C
B
A
0
0
0
1
2
0
0
1
0
3
0
4
' 0
1
5
,ó
-; '
0
0
1 .1
1 ' 0
1
0
0
1
0 . 1 1 0
- 26 -
DÍGITOS
CODIFICACIÓN
A
C
B
A
7
1
'-0
8
1 0 0 1
9
1 0 1 0
0
1 1 0 0
0 0
Teclando el primer dígito CORRECTO la salida 1 de cualquiera de.los dos MULTIPLEX subirán a 1 Lóg., bloqueando el circuito de Falla momentáneamente y hace que el
CONTADOR avance un estado.
Cuando todo el Código correcto ha sido "Teclado", el CON
TADOR activa la MEMORIA DE PULSOS y esta a la vez blo quea la MEMORIA DE FALLAS,'y los relés del control de la
cerradura son activados0
Cuando un dígito incorrecto es teclado, las salidas 1
de los MULTIPLEX bajaran a O lóg., el pulso de disparo,
que se lo envía con un cierto retraso, aparece, y la salida (6) del MULTIPLEX se pone en 1 lóg., se activa la
MEMORIA DE FALLAS, se hace RESET y se "bloquea" el CONTA
DOR hasta que el circuito de CONTROL DE TIEMPQ se pone
RESETQ
- 27 -
El RESET del Sistema luego de completada la secuencia
correcta puede ser realizado manualmente ó por algún i_n
terruptor colocado en la puerta contrólada0
Comparando este Sistema con el diseno de este trabajo de
Tesis, se puede observar que las facilidades proporciona
das por ambos son muy similares, diferiendo en el número
de dígitos que pueden formar la combinación y en que estos .pueden ser repetidos.
En las siguientes tablas se
puede realizar una comparación respecto a la flexibilidad y seguridad.
N2 DE DÍGITOS
N2 DE COMBINACIONES
N°
2
90
80
3
720
620
4
5040
4220
5
30200
6
' -
24340
151200
115150
7
604000
417540.
8
1814400
1022340
28
N2
NS
DIOÍTOS
NO
REPETITIVOS
REPETITIVOS
COMBINACIONES
% PROB0
oí ACERTAR
T *
3
620
0.16 %
4
, 4220 .
0.02 %
5
24340
4.11x10" %
660Ó8
8
1022340
9.78xlO"5*
208xl03
3
720
0.14 %
1097 años
4
5040
0.19 %
5
30200
3031xlO~3^
8207 años
8
1814400
OO
409xl03
Y1 O
107 años
11.56 años
„
• 1308 *
/n
T: Tiempo dorante el cual se podrían cambiar las combinaciones, realizando el cambio cada 24 horas.
Por lo observado en la tabla anterior si analizamos el
% de probabilidades de acertar, en los casos de repetiti_
vos y NO repetitivos son bastante similares, respecto al
tiempo T existe una diferencia que no es un tiempo práctico dentro de un Sistema electrónico.
Observando el número de dígitos de la combinación, si po_
demos ver que existe una gran diferencia en los valores
de '%, 'N2 de combihaciones y T. • Por lo tanto, el valor
de cinco (5) dígitos para la clave y No repetitivos es
»
suficiente y no se justifica complicar el Sistema para
-'29 f
T
hacerlos repetitivos. .
B.2
OTRAS ALTERNATIVAS
Otra de las posibilidades/ sería el aumentar el número
de dígitos de la combinación/ con .esta posibilidad se . •
mejora la seguridad y flexibilidad del Sistema según se
observa en la tabla anterior/ el- sistema descrito en la
alternativa primera/ cumple con esta posibilidad.
Respecto al diseño del sistema con los circuitos inte grados CMOS usados específicamente en este circuito/ co
mo el 14011, 14049/ 14002/ 14027/ 14528 y 14022/ se lo
hizo por los integrados CMOS con que se contaba en el
mercado.
Refiriéndose a una parte del circuito CODIFI-
CADOR/ (circuito de la figura.29) / esta parte del circui
to, puede ser reemplazada por una sola compuerta 4078
B, según se muestra en la figura también.
Respecto a otras alternativas y/o complementos al actual
sistema/ .se nombran,varias:
a
Posibilidad
que tiempo de bloqueo de error sea va í
riable.
30 -
Esto se puede realizar haciendo variable T=Cx.Rx
del monoestable redisparable.
b.
Al código de clave, anteponer dos dígitos que serían
los correspondientes y características de la perso- . ...
-<,'/'• '
na que ha operado él sistema, este 'Valor se guarda™: : _.
ría en una memoria y podría ser mostrado en un Display.
c.
Control de tiempo/ con un reloj, se podría guardar
en otra memoria el tiempo exacto en el cual se ope- _
ró el sistema, y se lo podría mostrar en un Dis
—
play.
d.
Posteriormente se hablará del bloque temporizador
parte del sistema, existe la posibilidad de hacer
variable el tiempo del mismo variando los parame
-'
tros en el circuito 14528 que lo conforma.
Pueden existir muchas otras alternativas ó complemen
-
tos a este sistema, las expuestas aquí son solamente
-
subsistemas que aumentarían la seguridad y el control
O
-J
OD
A
Q
O
cí>
a-1-
,01
o
•u
a-*
O
ÍS
¡H
(Q
«U
O.
I
!-•
co
C A P I T U L O III
DISEÑO
En este Capítulo se desarrollará el diseño delSistema0
En la
parte 301, el Diseño en Bloques y en la parte 3.2 el Diseño*Par
ticular de los circuitos.
Para el Diseño de algunos de los pa-
rámetros se usaran las especificaciones y/o curvas característ.i
cas de cada circuito y- existentes en los manuales/ los cuales
se adjuntan en el anexo de este Capítulo^
3.1
DISEÑO EN BLOQUES
-^
El Sistema usa un mínimo de circuitos integrados y compo^
nentes discretos, con la finalidad de obtener mayor simplicidad, menor espacio físico y bajo costo0
A continua_
ción se analiza cada uno de los BLOQUES, su necesidad .y
función.
Refiriéndose al Diagrama de Bloques Gráfico 3-1 se han
numerado los bloques desde B-l a B-90
f
, í ''• •
•
BLOQUE 1(B1).- "Teclado y Matriz de Programación": El te '%' '
- OO
oo
ciado es una matriz de suiches magnéticos (Reed suiches),
que conecta cada una de las 10 entradas posible»'^a la
tensión Vpr/ proporcionando el "estado" lógico 1"0
\j\j
-
Las
diez salidas correspondientes a los dígitos cero (0) al
nueve (9), están conectadas a una matriz de interrupto res que puede ser programada con "pines" conductores,
con la finalidad de conectar los dígitos deseados y en
la secuencia deseada a las cinco entradas de "conteo" del
circuito digital^
Las diez salidas de esta matriz van conectadas a las die;z'\
correspondientes entradas del circuito digital, cinco (5)
de las cuales son entradas de "conteo" (dígitos de la
clave) y las otras cinco (5) son entradas de "error"0
-
tí
LU
f t
•<
*
i
C^
I—
,
CODIFICADOR
B2
ÍOseg.
J
\5
Reset
B 4
.
MONOESTABLE
REDISPARABLE 2
B 6
_^ CONTADOR
svV DE ERROR
i.
3
. MONOESTABLE
REDISPARABLE1
1
_^_RETRIGABLE
¿
•
1
A
^ Kb. 1 1 <lbAbLii^_^_roNTADOR
PÍ i— T PI i /^ A r ' p
0.2 sog,
gn
' T,™^,-;-,,-,,
i e ni pon ZCK
_J...
D I A G R A M A DE BLOQUES
B9
CONTROL DE
ALARMA
vReset
*
^_ 'CONTROL DE
CERRADURA
B7
\l
P^
pi ,,,.< ,, i
_
10s0g,
- 34 -
Los interruptores magnéticos a diferencia de los inte
-
rruptores mecánicos no producen "Rebote de Contacto",
-
sin embargo .en lo^bloques posteriores se elimina este fe
nómeno en caso de que se desee -usar interruptores mecáná
eos como alternativa0
BLOQUE 2 (B2)o- Codificador
A este bloque se lo ha llamdao codificador de señales de
"canteo11 y de señales de "error".
circuitos integrados.
Está compuesto por
-
Compuertas NAND 14011, Compuertas
ÑOR 14002 e INVERSORES 14049.
Su función es proporcionar
una "señal de conteo" cuando la secuencia y dígitos opera
dos en el teclado son los correctos y una "señal de
-
error" .cuando la secuencia y/o dígitos no son los corree^
tos0
Este bloque está controlado por señales "encíble"
que son proporcionadas por el bloque contador (B5)0 En
el Gráfico 3-2 se observa la secuencia lógica del Sistema 0
Tanto la serial de conteo como la de error son "uno
lógico".
Este bloque poseeídiez entradas, las cinco entradas de
"conteo" están controladas por. el contador, las otras cin
,f,
M A T R I Z DE
PROGRAMACIÓN
a b- c d e f-j
V
TECLADO ANALGüICÜ
0-9
Contraído
Cerradura
STEMA DE CLAVE DIGITAL
«»
no
Control de
Alarma
Ternporizador
Gráfico 3-2
fig,h|i,j: Dígitos que no s
de la combinació
a,b,c,d,e: Dígitos de Ja '
combinación
SECUENCIA LÓGICA
- 35
co entradas están directamente conectadas al circuito de
"error"o
En el diseño particular del circuito se expli-
cará con detalles el funcionamiento, estructura y razo nes del diseño0
BLOQUE 3 (B3) MONOESTABLE REDISPARABLE 1.-
Este bloque es un circuito 14528 del cual se usa su parte Ao
El 14528 es un monoestable redlsparable (retriga-
ble monostable ) y en este caso se lo usa para eliminar
los "rebotes de contacto" que se producen en los inte
rruptores de entrada.
-
La señal que proporciona el Blo -
que 2,{señalada; conteo) es aplicado al 14528 y por la
-
configuración del diseño, funciona con la BAJADA de esta
señal.
El tiempo de duración de la señal redisparado d_e
be ser lo suficiente para eliminar los rebotes y en este
caso se ha escogido T=r002 seg. La salida de este bloque
está conectada según el diseño al CE (Clock enable) del
contador.
BLOQUE 4 (84) MONOESTABLE REDISPARABLE 2.Este bloque está formado por la parte B del 14528 usado
p_
en el bloque anterior.
La función es similar que en el
- 36 -
coco anterior/ las señales de "error" se aplican a este
bloque y por la configuración de diseño funciona con la
SUBIDA de la señal de "error".
El tiempo de duración de la señal redisparado,se ha determinado en T=10 seg B/ esto es porque este bloque tiene
doble función, la primera eliminar los "rebotes de con tacto" y la segunda proporcionar una señal de RESET al
contador, durante 10 (diez) segundos, cuando se produz ca la señal de error0
La señal "Q" de este 14523B es
*V
-
aplicada al RESET del contador y al bloque 9 B9, que es
la memoria de alarma8
BLOQUE; 5 (B5)-Contador.-
Este bloque está compuesto por el circuito integrado
-
14022, que es un contador/deco'ficador con 8 salidas0
E_s_
te bloque realiza"varias funciones.
La primera función es proporcionar las seríales de "ena -;
.*• '
ble" para el bloque codificador B20 .Estas señales son
las salidas decodificadas del contador, salidas que cambian de estado con el cambio en la entrada de reloj
(clock enable)0
Seis (6) de las salidas se uscr¡o
Las
- 37 -
salidas "O", "I11, "2", "3", "4" y la salida' "carry out".
Las primeras cinco salidas están conectadas al bloque 2
y cambian sus estados al recibir la señal de conteo, habilitando sucesivamente la posiblidad de introducir la'
secuencia de clave en el Sistema,»
La segunda función es proporcionar la señal de control al
circuito de "Control de Cerradura" B7, al temporizador B8 y una serial de RESET al control de alarma .690
La sa-
lida del contador que proporciona esta señal de control
es la correspondiente al sexto estado del contador, salí
da "5" o
Paralelamente la señal
de "carry o'ut" habili-
ta al circuito temporizador B8 para que realice su fun ción al recibir la señal de control de la salida "5" del
contador0
Según la configuración del diseño el contador, realiza
el conteo con la BAJADA de la señal proporcionada por el
bloque 3 (B3).
El contador regresa a su condición ini -
cial al recibir la señal RESET proporcionada por el temporizador B8 ó por el monoestable redisparable 2 (B4)4
La señal de entrada al contador se aplica al £E (clock
- 38
enable) de esta manera el conteo se realiza a la bajada
de la sai".,-
oegun lo requerido0
Uno vez que se ha rea-
lizado la secuencia correcta de cinco "dígitos de la clave, se obtiene un "uno lógico" en la salida "5" del contador, señal que realiza las funciones antes anotadas.
BLOQUE 6 (Bó) Contador de Error0-
Este bloque se ha llamado "Contador de Error" ó "Memoria
de Error".
Esta conformado por un circuito CMOS 14027 y
que por la configuración de diseño realiza las siguien tes funciones0
El circuito rnonoestable redisparable proporciona al producirse un error una señal-de 10 seg0 de duración, que
es aplicada a la entrada CP (Clock Pulse) de este bloque/
este primer error es "guardado".
Al producirse un segujn
do error, el segundo JK de este circuito, cambia de est£
do y nos proporciona una señal "uno lógico" que opera el
control de alarma.
Este circuito puede volver a su condición inicial de dos
maneras o
La primera realizando el RESET manualmente y
la segunda, al completarse un ciclo correcto de la so
-
39 -
cuencia. de clavet oí contador proporciona esta señal RESET.
Este bloque puede estar conectado ó desconectado del 5i_s
tema0
En el MODO 1 del.Sistema, este bloque está desco-
nectado y no proporciona ninguna señal de alarman
En el
caso del MODO 2 que da al Sistema mayor seguridad, fun ciona este Iboque0
Esta variación se obtiene conmutando
el suiche SW1.
BLOQUE 7 (B7) Control de Cerradura,,-
Este es un circuito diseñado y construido con elementos
discretos„
Consta de dos transistores que trabajan como
interruptores al recibir la serial del contador B5, y acti^
van un Relay que conecta la cerradura ó servomecanismo
que se. desea controlarD
El relay se desactiva' al desapcs
recer la señal de "la salida "5" del contador, esto es ai
volver el contador a su condición inicial, cuando se apli
ca el RESET a'este.
BLOQUE 8 (B8) Temporizados-
Este circuito -lo forma el circuito CMOS 14528,* que cpr.oc
tado según le configuración del diseño, realiza la si
guíente función.
~
Diez (10) seg0 después de recibir la
señal proporcionado por la salida "5" "del contador envía
una señal de RESET al mismo contador, regrosándolo a su
condición inicial.
Este bloque está habilitado para
cambiar de estado al recibir la señal que proporciona la
salida "carry ouf'del contador.
Este bloque permite majn
tener operada la cerradura ó servomecanismo, durante estos diez segundos0
BLOQUE 9 (89) Control de Alarma.-
Al igual que el bloque B7 es un circuito con elementos
discretos y•usa transistores para conmutar y activar un
relay de alarma0
El RESET de este circuito se lo hace m£
nualmente y usando el mismo interruptor con el que se re£
liza el RESET del bloque 6 B6; de esta manera está unifi
cado el RESET del Sistema de "error" y "alarma" <,
En la parte 302 de.este Capítulo se.realiza el diseno
-
particular y detallado de cada uno de los circuitos que
forman parte de los bloques aquí mencionados0
-40aDisGno particular de- los Circuitos
Bloq;_- 1 B1 Tobado y matriz de Programación
—i
14
Ir
tí
9. H
o.
o
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9
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5.
¿.
32,
d.-
i
'
i
\
i
'-
°> MATRIZ DE PROGRAMACIÓN.
interruptores magnet:
-
.-
El bloque B1 comprende la matriz cié
-(teclado) y la matriz de Programación
o
s CONTADOR'
A circuito de
control C¡G cerrad
ra.
Circuito del codificador.
l^'
"°
"/•N"
O
-41
Del I co-nTador
-f ¡3 3-4
La Figura 3-4 muestra el circuito básico del codificador,
este circuito.es igual en las cinco entradas de conteo y
proporciona en sus salidas K "serial de conteo" y en "n"
"señal de error".
Este circuito debe proporcionar una señal de.conteo en
la salida "K" cuando la entrada a
suba a 1 lógico y
cuando "b" sea 1 lógico también, esto es que el estado
del contador sea "1 lógico" en esa posición0
'Cuando el estado del contador para esa posición no es 1
lógico esto es quo "b" sea "O lógico", entonces en "K"
no aparece la señal de conteo pero en "n" aparece un"l
lógico" y este es la "señal de error".
Analizando con la Tabla de Verdad cada parte del circuito:
- 42 -
TABLA PARA COMPUERTAS NATO Y ÑOR
NAKD
ÑOR
A
s
5
A
B
S
0
0
1
0
0
1
0
1
1
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
FABU\E VERDAD PARA EL CIRCUITO DE CONTEiO
"0"
a
e
g
'j
k
tn
1
0
•l'
0
i
0
tn+1 "
1
1
o.
i
0
1 Pulso de conteo
1
(secuencia lógica)
A las condiciones Iniciales, esto es antes de empezar el
proceso se le llama "tn", al momento posterior, al empezar la operación del Sistema se le llama
I!tn+l"0
. y
Las compuertas 1, 6, 7', 8, y el inversor 4 forman parte
del circuito de secuencia lógica y proporcionan la "señal
de conteo1'
- 43 -
TABÚ DE VERDAD 1-.-.3A EL CIRCUITO DE ERROR
(Con Secuencia Lógica)
"O"
tn
tn+1
"0"
c
d
f
1
0
0
1 0
1
0
1
L
h
M _
_
1
_
1
1 0
n
0
0 NO
(secuencia Lo
(se
La dos tablas de la verdad anteriores son para el caso
•en que la secuencia y dígitos sean operados en la forma
crrrecta0 Las compuertas 2, 9, 10, 11 y los inversores 3
y 5 forman parte del circuito de error y proporcionan "la
señal de error"Q
En caso de que los dígitos o secuencia no sea la correcta debemos tener una "señal de error" en "n"o
A continua
ción las tablas de verdad para el caso de error0
'"0"
a
e
g
tn
0
0
i-
0
tn-hl
0
1
1
0
j
i
i
K
0
0
O
No hay señal de conteo (secuencia
lógica 'errada)
44
l| "QH
tn
"C"
C
0
0
tn+1 0
;
d
f
1 1
11 1
0
h
L
n
0
1
0.
1
0
1 SeFíal de Alarma
1
(secuencia Lógica errada)
Laj cinco entradas de "canteo" del codificador son exactamente iguales y realizan las funciones antes analiza das, las otras cinco entradas llamadas f/g/-h ; i,j mostra"dás efi el diagrama Fig0 3-3 del Bloque Codificador están
directamente conectadas para producir una señal de error{
A continuación se muestra el circuito y la "Tabla de Ve£
dad" para el:
3-3
í
tn
O
tn+1 1
G
1
M
0
O í
1
0
O í
ALARMA
El circuito siguiente y que está formado por dos
compuertas ÑOR 14OO2 y por una compuerta NAND 14O11,
equivale a una compuerta OR y se lo h£. diseñado de es_
ta manera por no disponer de una compuerta OR con eseste número de entradas.
En caso de disponer de una
compuerta OR con el número de entradas necesarias se
puede simplificar esta parte del circuito con la utilización de la misma.
Esto se explicó en las alterna,
tivas.
3-
- 46 -
La Tabla de Verdad" para el circuito anterior es la siguiente:
A
B
C
G
D
E
F
H
G
H
I
0
0
0
1
0
0
0
1
1
1
0
0
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
1
0
0
1
1
0
0
0
1
1
1
0
0
0
1
0
0
0
0
0
1
1
0
1
0
1
0
1
0
0
0
1
1
1
0
0
1
0
0
0
1
0
1
0
1
1
1
1
1
0
0
0
1
1
Comparando esta tabla de verdad con la de una compuerta
OR;
entonces realiza la misma función0
"TABLA DE VERDAD"COMPUERTA OR
a
b
c
s
0
0
.0
0
0
1
0
0
r.
*"
0
1
1
1
1
1
1
1
0
0
0
1
1
0
1
1
1
1,
1
1
1
1
1
Por lo tanto la configuración de la Fig. 3-6 es equivalente a una compuerta OR de ese número 3e entradas
O
Los entradas al codificador/ en el tiempo "tn" tienen to
das "O lógico", y deben cambiar a "1 lógico" según el ca
so en oí tiempo "tn-KL", por lo tanto estas entradas no
pueden estar conectadas directamente a tierra, sino a
través de una resistencia, cuyo valor es calculado a cojí
tinuación»
Las compuertas del codificador, están conectadas a las
entradas del teclado a través de la matriz de programa ción
«Ce
Í4-OÍ1
\¡cc= I3.8V
1/03 =
oíóg = -i<
T - d3.8 V
- 48
Las entradas de estas compuertas deben variar de "cero
lógico" a "uno lógico", una resistencia está conectada ^
de cada una de estas entradas a tierra!0
El cálculo de cada una de estas resistencias es desarrollado arriba, todas las resistencias a las entradas de
estas compuertas son del mismo valor.
MONOESTABLE REDISPARABLE 1 BLOQUE 3
1
Seño.! «de
Corifeo
—TV-
¿M\
-~\Jr—
-S&j)
f
~1 I
~vw—~^orv&D
7
Qi
G
ce>¿ ?i
c>
;_
•*•
A
1
,—
C-
1
' f\\t <3<2.(
\
i.
1
COTlt-a.CJOY~
14S28-Í
BI — rr_n_rL_
r°'2se5i
=o.Z Seg.
íg 3-:
49 -
TABÚ DE VERDAD 14528
Entradas
Salidas
GD
A
B
Q
Q
0
X
X
0
1
X
1
X
0
1
X
X
0
0
1
1
í
1
-TL
1
0
i
^
1_T
i_r
Como se explicó en el diseño en bloques este circuito,
se usa para eliminar los rebotes de contacto.
El tiempo
de la señal de redisparo se ha determinado en T-0.2seg.que
es suficiente para eliminar cualquier rebote.
Este monoestable se lo ha conectado en la configuración/
*^
tal que opere con la BAJADA de la señal de conteo0
La
salida Q de este circuito se conecta al CE (clock ena ble) del CONTADOR,,
las condiciones
v'
&
La configuración usada responde a
de'la Tabla de Verdad.
CALCULO DE Cx.y Rx
Para el cálculo de la resistencia y el condensador del
- 50 -
condensador del circuito í\ de este monoestable se uso
la curva de la Fig. 3-9, en base al circuito de la Fig,
3-80
Según la Curva
:
Para
T= O.2 se .
y u*av\cio
k^ O. S"
\ si
T = Ko Cx. Rxo
T
.,„
KGx
Cx=o.i,uF^>
=_
Cx = O.ljuR
K 005
,-.°°-2 sea
._.,-1(_
005 xQluF
;
Rx '= 4M-Q.
La curva de la Fig0 3-9 permite el cálculo de la Rx para
un cierto valor de Cx y para el ancho de la señal deseada.
Para x cada uno de estos casos existen.tres curvas p£
ra diferente voltajes de Vcc, 5V, 10V y 15V0
El cálculo teórico do. resultados muy cercanos a los realizados gráficamente en estas curvas „
•*•/.
- 51 -
SCL4528B PULSE WlDTH VS. R X , CX- VDD
PULSE WlDTH (Seconds)
39
MONOESTABLE REDISPARABLE 2 BLOQUE 4
Como se explicó en el diseño en bloques este ciruuito
elimina los rebotes de contacto y además realiza la función de temporizador.
El tiempo determinado para la se- •
nal redisparqda es T=10 seg0
La configuración usada para
el circuito, resp'onde a las condiciones * de la tabla de
verdad 0
-
'
El circuito funciona con la subida de la señal0
Su salí
da está conectada al RESET del contador y al circuito
CONTADOR de ERROR.
; ?.
- 52 -
Entradas
Salidas
CD
A
B
Q
Q
0
X
X
0
1
X
1
X
0
1
X
X
0
0
1
1
f
1 J~L ~LT
1
0
i
J~L
T_r
CALCULO DE Rx y Cx
t = 10 seg
Si Cx
t - Rx 0 Cx,
Rx
=
= 250/I F
10 sego
250
F
Si Rx = 47k.n_
t=47ÍCax 250/iF
Rx = 47i<a-
=
11.75 seg
Cx = 250 M- F
- 53 -
CLOQUE 5 CONTADOR
El CONTADOR es un circuito 14022, conectado de tal manera que funciona según el modo (sss) de la Tabla de Verdado
La salida del Monoestable Redisparable 14528-1 está co ~
nectado al CE (clock enable) y funciona con la bajada de
la señalo
Í4049
Reset Tncnnua.i
del circuito
de error
Bíooog. 4
A.1 reset
del 14027
- 54 -
TABLA DE VERDAD
Clock
Clock
Enable
Reset
Output=n
0
X
0
n
X
1
0
n
_y~
0
0
n+1
~x_
1
x.
0
n
->_
0
X
-T-
0
X
X
1
n+1 *
n
IIQII
si. n< 4 Ca-TryOütrl . esotro casólo
Se ha conectado de esta manera para que el canteo se reci
lice después de soltar la tecla correspondiente en el te
ciado/ y evitar posibles errores si tecla un nuevo dígito antes de que finalice el pulso, de conteo.
La salida "5" está conectada a un circuito con elementos
discretos que opera la cerradura, y el reset del 14027
Contador de Error.
Además está conectado a la'entrada A
de un 14528 que actóa como temporizados
La salida Cout
{carry out) esté conectada a los CD de los 14528 que actoan como temporizador,
Este mismo temporizador
*;/
enviará
f
el RESET al contador ó en otro, caso la señal de error.
55 -
bloquea el Sistema por 10'seg
qu
BLQQUE Bó CONTADOR DE ERROR
i.'-
Este circuito utiliza un integrado 14027 cuyas características se especifican en el anexo de este capítulo0
La tabla de verdad para este circuito es la siguiente y
a base de la cual se realiza el diseno, para la función
deseada.
•
'
tn .ENTRADAS
•
tn + 1 SALIDAS
CL
J
K
S R Q
Q
Q"
-^~
1
X .0 0 0
0 &
-J--
X
0
0 0 1
1
1
~¿~
0
X
0 0 0
0
_/-
X
1
0 0 1
0
~~*—
X
X
0 0 X
NO CAMBIA
X.
X
X .1 0 X
1
X
X
X
0 1 X
0 . 1
X
X
X
1 1
1
X
.•<,'.
'
1 :n
nivel alto
0 &# 0 : n
nivel bajo
"l
•1
X :c
cualquier
e
estadoo
0
1
Este circuito debe funcionar como una memoria, ó contador
de dos seríales, al recibir la primera, señal de error en
el CL Reloj del primer Flip Flop, debe habilitar el se -
- 50 -
gundo Flip Flop para que cuando aparezca la segunda señal cié error.en el primer Flip Flop en el segundo haya
un cambio de estado,,
Refiriéndose al circuito de la Fig. 3-7 realiza las funciones que requerimos en este Bloque0
En las tablas de
verdad a continuación se analiza los estados en las di versas condiciónese
Al cometer el primer error
- 57
14027 B
CL2
tn
K2
J2
-^ i
• 1
52
R2
Q2
0
0
0
tn+1
. Q2
Q2
1
0 *
14027 A
Cl.l . ,- Jl
~X_ 1
A
tn+1
tn
Kl . 51
Rl
Ql
Ql
QT
0
0
0
0
1 *
* '
0
La salida Ql que es la que proporciona la serial de alarma al circuito de alarma, está en "O lógico".
Al cometer el segundo error
14027 B
tn+1
C12
J2
tn
K2
-r.
1
1 . 0
52
R2
Q2
Q2
Q2
0
1'"
0
1
14027 A
• •
CL1
Jl
K1
51
J~~
1
0
0
Rl
0
Ql
Ql
0
1
.
QT
0
- 58
La salida Q1 toma ahora el valor "1 lógico", y por tanto proporciona la señal de alarma0
,j *
El r^eset de este circuito se lo puede realizar de dos ma -•
neras0
La primera con la señal del contador, esta señal
se produce al terminar la secuencia lógica, esto es cua_n
do la salida "5" del contador toma el valor "1 lógico"0
La señal se la aplica a un inversor 14049, y luego a. una
compuerta NAND 14011, en la cual 3e aplica la otra serial
de reset, que es producida manualmente poniendo a "O lógico" la entrada de la compuerta NAND0
reset se muestra en la Fig0 3-8.
Fig 3-í
Este circuito de
- 59 - -
BLOQUE 7 CONTROL DE CERRADURA
La función de este circuito es activar un relé al recibij
una señal de control.
Esta señal es proporcionada por
la salida "5" del contador.
Este circuito usa dos tran
sistores para la conmutación/ según se observa en la
-
Fig0 3~3a_
3-9a.
Los transistores están conectados en configuración Dar lingtong.
El diodo DI es para proteger a los transisto-
res de las corrientes inversas producidas por JLa induc tancia del releo
DISEÑO:
- 60 >^ so
77--
A
=
¿OO u ¿.
BLOQUE 8 TEMPORIZADOR
G? Í4S28-2
cavr/oaí"
Fi_c¡
- 61 -
Como se explicó on oí dísono on bloques este circuito,
aproximadamente diez segundos después de recibir una sei
nal proporcionada por la salida "5" del contador, envía
una serial de reset al mismo contador.
Este circuito usa
dos CMOS 14528 conectadas según la estructura de la Fig0
3-IO
y cuya tabla de verdad es:
CD1
tn-1
1
tn
—
Al ' B1
t
—
Ql
CD2 A2
B2
Q2
Q2
RC
1
_T
1
0
0
0
1.
0
—
"L
1
0
1
_TL ~LT
1
tn -(tn-l)= 10 seg,
Los tiempos para cada uno de los monoestables redisparables son respectivamente 10 seg. para el (1) y 20/¿seg0
para el (2).
El circuito (l) es el que actúa como tempc>
rizador y el circuito (2) se lo usa para poder obtener
la función deseada de reset en el contador.
Observando -en primer lugar la tabla de verdad el primer
14528 funciona con la subida de la señal aplicada en A,í$
*•
señal que tendré una duración aproximada de 10 seg0, du-
62 -
rante este tiempo, esto es antes de que la serial baje en
el segundo 14528 no -se opere ningún cambio.
Cuando la
señal Ql baja esta es aplicada a la entrada B2 y este
circuito está conectado de tal manera que opera con la
bajada de la senal? obteniéndose un cambio de estado en
Q2
que a su vez aplicado a una compuerta NAND nos pro-
porciona una señal de control RC (1 lógico) que es aplicada como reset al contador.
Respecto al calculo de los valores de las resistencias y
condensadores externas Rx3, Cx3 y Rx4, Cx4, se usa la
-
curva de la Fig. 3-9 . El cálculo numérico se lo puede
• . » . . , -
o
realizar obteniendo el valor de'la constante para un cier_
to valor de Vcc, de las curvas0
Para Vcc = 13.8 voltios*,
/Osea ^
40
7
' /< x3^ ¿p ksi. cy 3¿ 2 $o¿j F
F
o. o i 2.2 loa
BLOQUE 9 CONTROL DE ALARMA
La configuración de este circuito es similar a la del
bloque 7.
Dos transistores en configuración darlintong,
realizan la conmutación para operar un relé.
en base al siguiente circuito.
T3 = T4
El diseño
Fig. 3-ii
2N23Ó9
Rl : resistencia del relé 600j">
Se considera una corriente de 20mA circulando por el
-
transistor T3
y
la corriente por 'su base es */p veces
—
4/
por la base de |4 esi/Azveces.
-í-íizs 10 Xo
M
5-0
12i=
^
FUENTE DE PODER
Los circuitos CMOS -poseen un amplio rango en el voltaje
de polarización Vpp , además un alto valor de inmunidad
\j\j
•
al ruido/ por lo que la fuente de poder que los alimenta no necesita
gran estabilidad y regulación.
El voltaje que se ha escogido es 13.8 voltios, por ser
un voltaje muy común en equipos -fuentes proporcionados
05 -
en el mercado, ademas q^e as un valor que dent.
rango recomendado (VDD ~ V5S )
de 3 a 15 Vdc
del
se obtie"
ne una buena inmunidad al ruido.
La función de esta fuente es alimentar al sistema CMOS
y suministrar la corriente de carga a las baterías.
El
tipo de baterías usadas absorven 45 mA en carga lenta y
150 mA en carga rápida, el circuito electrónico absorve
un máximo dé 100 mA, la fuente está disenada para pro porcionar 300 mA de carga.
El diseño se hace en base
al siguiente circuito.
lt~t
-AMrÍ!B
- 66 -
La fuente es regulada en base a diodos zener, la rectificación es :!- media onda, y las baterías realizar.'la
función de filtro.
El transformador esta'diseñado para proporcionar 20.36
voltios en su secundario.
imáx.
de
carga
300
mA
Imín.
de
carga
50
mA
Dzl
, Dz2
'izt
: 20 mA
Izm
: 100 mA
Ri : resistencia del secundario :
Di
Ac
- 67
La caída de voltaje on Di es ^ 0.7 voltios
El voltaje
Vrr
\-i\s
1
es ^ 14 voltios debido a Dzl y Dz2
'
_
"
(19.66 - 14) V ~ Ri
300 mA
"
5.66 V
300 mA
Rs =. 17.8ZQ.2
La potencia disipada en la resistencia Rs
PRs = (300mA) (19.66.- 14)V =
Rs. = 180/5 vatios
. DI
: 1N4004
Imax : 1A
Se usan 11 baterías de niquel-cadmio de 1.25 voltios c/u
Voltaje de las baterías : 11 x 1.25 = 13.75 voltios.
- 68 -
CALCULO DEL TRANSFORMADOR
Para el cálculo y construcción de este transformador se
usa un núcleo del tipo E I0
El tipo de Fe usado en este
núcleo tiene un valor a'e B=10000 Gaus.
Se considera el
rendimiento del transformador 9Q%0
Vs^ 20.3.G V
\
\
JW.*'
T-
Ic(^
f
=,/^
, \V4
—oí
"^2
•^íL
\
21
VüS ~ 2O.36 VRNS <o.^ A - do.
V*s
i
s-
=•
-S".s-S
PRIMARIO
£x
UP
~
\Q
n.
-s.ss
10.26^
**
• - O . o 1 P U 1C1
r -J
' 13-41 /
69 -
SECCICX DEL CONDUCTOR
PRIi'iARIO
Scp = De x Ip
Ip =
VAp _ 11.4VA = 0.1 A
V P " 110 V
Scp = 700 mc/Amp x 001 A = 70 me
Scp = 70 me
El conductor más cercano es el N-
SECUNDARIO
Scs = 700 mc/Amp x 005 A = 350 me
N2
AWG
N^ 24
VUELT/PULG
0 (mil)
SECUNDARIO;
24
.200 10
42
PRIMARIO
30
10000
80
PRIMARIO
= (8o)2 = 6400
6400
.
I -1
70 -
SECUNDARIO
Alambre N^ 24
= (42r = 1764
. = Svp + Svs = 0,16 + Ooll = 0027 pulg
Considerando el espacio de aislación de los conductores •
00 2/
Svtot
DIMENSIONES DEL NÚCLEO
Í 0.44
A
0.
>r 0.69* J.OS-io.73pu¡g.
Cspesor cíe u-na IO,Y^ÍY^Q '. O.o4^cw>.
ríefecí. = 1.8 S cw\
(O fio
cíe
teWw:
44
cí-a CabaS
rn.
8O Q i
. 42 .Gib/palq.
i / i —) =
capas.
i
ANEXO
CAPITULO
III
SCL4QOOB SERÍES
FAMILY SPECíFiCATIONS
• are available in the Epoxy 8 or
:Kage (E suffix — 14-, 16- and
"jeclrícal parameters are never
• this package, any mix of packvsíem with coníidence thaí they '
throughouí ihe entíre range oí
>ns.
ABSQLUTE MÁXIMUM RATiN'GS1
DC Supply Voitage
Input'Voltage
DC Input Current
(any one input)
' Power Díssipation
Storage Temperaíure
Range
:c antícipaled the JEDEC Stan"B" Series CMOS Devices by
imporlant áreas. All part types
• raled at 18 Vdc máximum
pgradlng did not entail a procíance speclfications for Ihe
aly added to ihe test programs
Vdc
Vdc
mAdc
300
mW
'-65 to +150
RECOMMEHDED OPERATIHG CONDITlONSí
DC Supply Voliage
Operating Temperature
Range
Milítary Range Device
(C,D,F pacKages, chips)
• Cornmercial Range Device
(E package)
•onofthéJEDECCommííteelo
1ered outputs as ihe standard
as supporls ihe posiííon íaken
T 1970. Since buffercd-oulpuí
: imrnuníty, slandard/zed outtype and input pattern, and
ro oulpuí loading, they oííer
:giíal logíc applícatíons. Gate
Series have always been buf;is¡on of the JEDEC* GommiíSpeciíícations apply to aíl
•> part types, unless otherwíse
asheets. Note thatthere are .
autp.j( drive current (l,,,j, I(',J
"his^econd categoryapplies
s and sink current speciííca,-caied. All SSI types (gafes,
vpes fall into this category.
¿uítír.ive currení are^lainly
a sheeís.
-0.5 to +13
-0.5 to VI)U +0,5
±10
3 to 15
Vdc
-55 io +125
°C
-40 to +85
°c
'Voliage refere/leed [o V^
Parametric límits are guaranteed for Vr)[, = 5,10, and 15 Vdc. Where low power is required, the
íowest supply volíage, consistent wíth required speed, shouid be used, For larger noise imrnuniíy and
highor speed, higher supply voliages shouid be specífied. The lov/er limit of supply regulation ís 3
Vdc or as determinad by required system speed, noíse ¡mmunity, or interface to other logic. The
recommended upper limit is 15 Vdc or as deíermined by power dissipation resíríctions or iníerface to
other logic.
Unused inpuis musí be connected ío V,,,t, Vss, or another input.
Care shouid be used in handling CMOS devices; staíic charges may damage the devíce.
ELECTRÍCALSPÉCIFICATIOHS
*
- . - - _ . -
" - • " ' " " - " ' . "
Parametric limíts usted here are guaranteed for the entire SCL4000B Series Family unless
otherwise specified on Ihe individual data sheets.
STATIC CHARACTERISTICS (Vss =OV)
VDD
PARAM6TER
QUIESCENT DEVICE
CURRENT
Gates
(Vdc)
COND1TIONS
•
5
-
0,05
10
15
—
_
0.1
0.2
—
1.0
2.0
4.0
5
10
15
V|N=VssorVDD
All valid inpur
combinations
—
—
—
-
5
MSI
,
10
I 15
MÍNIMUM INPUT HIGH
VOLTAGE
'TLOVV
"*
a
THIGH ' *-
Typ.
Max.
THIGH '
Min. Max.
5
10
20
—
0.0005
0,05
0.001
0,1
0.2
— 0.002
-. 0.005
— 0.01
—
—
_
0.02
0.05
0.1
0.2
1.0
2.0
4.0
5
10
20
—
—
_
—
—
_
1.5
3.0
G.O
30
60
120
¿iAdc
150
/íAdc
/jAdc
- 300
- 300
V0J
5
10
- 15
'LOW-LEVELOUTPUT
VOLTAGE
+25 °C
Mín.
- - -•
Inn
Buffers, FIíp-FIops
H1GH-LEVELOUTPUT
VOLTAGE
TLOW' ' •
Ma>:.
Min.
V|t\jHVss or VDD
'IO|<I//A
4.99
9.99
14.99
„
—
-
4.99
9.99
14.99
5
10
15
0.01
0.01
0.01
.~
0
0
0
3.5
7.0
—
-
—
—
-
4.95
9.95
14.95
-
Vod
5
10
15-
V]fj=\'ss or VDD
--
[lq|<teA
—
-
5
10
15
V0=0.5Vor4.5V
V0=1.0Vor9.0V
VQ = 1.5Vorl3.5V
V,H
—
_
11.0
-55."C for C, D, F, and H devices (íWiíitary Tempera ture Range}
-<1Q°C for E device (Commercial Temperature Ratiye)
•'•125°C for C, D; F, and H devices (Milítary Temptir.iuire Range)
-f85°C foi E cievice (Commercial Temperaíure Ranga)
29
0.01
0.0 1
0.01
-
0.05
0.05
0.05
Vdc
—
-
3.5
7.0
—
-
3.5
7.0
Vdc
5.5
8.25
11.0
-
~
Vdc
—
-
2.75
~
11.0
STATfC CHARACTERISTICS (Vss « OV) Continued
VDD
PARAMETER
(Vdc)
MÁXIMUM INPUT LOW
VOLTAGE
CONDIT1ONS
+25°C
TLOW
THIGH '
TYP.
Max.
Mm.
l.S
4.5
—
—
6.75
-
Min,
Max.
Min.
5 V 0 =Q.5Vor4.5V
10 V 0 =1.0Vor9.0V
1.5
3.0
1.5
2.25
15
4.0
-
3.0
4.0
Units
Max.
•
VIL
V0=1.5Vor 13.5V
3.0
4.0
—
—
-
- Vdc
MINIMU
VOLTAG
['o <ljiA
OUTPUTHIGH (SOURCE)
CURRENT
Standard:
C, D, F, H device
'OH
MÁXIM
VOLTAG
E dcvlce
Balanccd;
C, D, F,_H device
5
10
15
VOH=4.6V
VoH=9-5V
VOH=13.5V
V|N=V ss orV DD
-0.25
5
10
15
VOH=4.6V
VOH=g.5V
VOH=13.5V
—\
n*\/
V lM~
vss °r VDO
-0.24
'5
10
VOH=4.6V
-0.64
VoH=9-5V
VOH=13.5V
VIN=VSS or VDD
-1.6
15
5- VOH=4:6V
10 VOH=9.5V
15 VOH=T3.5V
E device
-,
-
-1.9
-0.6
-1.8
-1.5
-4.0
-0.2
~
—
-
-0.2
—
—
—
-4.2
-0.61
—
—
~
—
. •—
-
-0.5
-1.5
-0.5
-1.5
-0.5
-1.3
-5.0
—
—
-0.14
-0.35
-
r1.1
_
-0.5
-1.3
-5.0
-0.16
—
-
-0.4
-1.2
-0.51 -1.25
•—
-0.36
-1.3
-3.25
-0.9
-3.4
-10
—
—
-2.4
—
-0.41
—
—
-1.1
-0.51 -1 .25 '
-1.3
-3.25
-3.4
-10
-2.8
—
„
-
mAdc
_'
-
mAdc
_
—
_
mAdc
—
_
—
mAdc
_
_
mAdc
^
—
~
mAdc
_
_
—
mAdc
bu
5
10
15
VOU=0.4V
Vot_=0.5V '
VOU=1.5V
0.64
1.6
4.2
_
—
0,51
1.3
3.4
—
~
0.51
1.3
3.4
_
0.78
2.0
—
—
7.8
0.36
0.9
2.4
V [ N =V s s orV 0 D
5
E device
15
VOL=0.4V
VOU=0.5V
VOU=1.5V
5
10
15
V0-L=0.4V
V01_=0.5V
VOL=1.5V
5
10
15
VOL=0.4V
V01_=0.5V
VOL=1.5V
15
V| N =Oor15V
10
Balanced:
C, D, F, H device
E device
INPUT CURRENT
TLOW
t,N
0,61
1.5
4.0
0.64
1.6
4.2
0.61
1.5
4.0
-
_
_
—
—
"
±0.1
0.51
1.3
3.4
0.78
—
2.0
7.8
—
—,
_~
1.25
3.25
—
10
1.1
2.8
0.36
0.9
2.4
1.3
3.4
1.25
3.25
10
_
±1CTS
0.51
0.41
—
—
±0.1
0.41
1.1
2.8
-
_
mAdc
—
—
¡iMc
±1.0
-55°C for C, D, F, and H devices {Müiíary Temperature Range)
= -40°C for E device {Commerctal Tcmperature Range)
THIGH = +125°C for C, D, F, and H device5 (Military Temperature Range)
= -J-85°C for E device {Commercial Temperature Range}
=
DYNAMJC CHARACTERISTICS ( T A = 2 5 ° C ) .
• V DD
PARAT.1ETER
INPUT CAPACITANCE
(Vdc)
-
CIH '
30
Min.
Typ.
Max.
-
5
7.5
TUOW
THIGH
VIM-VSS or-Voo
•
OUTPUTLOW(SINK)
CURRENT
Standard:
C, D; F, H device
-0.62
Unils
PF
.iin.
PARAMETER •
Max.
1.5
3.0
^,0
Vdc
MÍNIMUM INPUTHIGH
Vyü
(Vdc)
rONDIT1ONS
5
10
15
V 0 =0.5Vor4,5V
V0 =1.0Vor9.0V
V0 -1.5Vor13.5V
l'o
-
mAdc
MÁXIMUM INPUTLOW
VOLTAGE
5
10
15
_
-0.16
mAdc
-
•
-
0.36
V 0 =0.5Vor4.5V
5.5
12.0-
—
3.0
6.75
4.0
8.0
8.25
12.0
1.0
2.25
2.0
4.5
_
—
4.0
8.0
-
' -' —
"
—
1.0
2.0
3.0
—
—
-
-55°C for C, D, F, and H devices [Miliíary Temperature Range)
- -40DC for E device (Commercial Temperature Range)
THIGH = +1250C for C, D, F, and H devices (Military Temperature Range)
= +85°C for E device (Commercial Temperature Range)
'As defined in JEDEC Standard Spedfication
mAdc
mAdc
-
mAdc
-
TiAdc
0.41
1.1
2.8
juAdc
±1.0
Max.
'Uníts
7.5
PF
,,nif
•
Vdc
12.0
=
2.8.
-
2.75
~
• ; . ,.,
Max.
Mín.
The user should consult th'e section of this book entitled "CMOS Design Considerations" in
conjunction wiíh the Family Specifications given here to assure proper system performance.
-
O.á!
0.3J3
03
2.4
1.0
V0 =1.0Vor9.0V 2.0
V0 = 1.5Vor13.5V 3.0
l'o <1/JA
0.9
2.4
1-K
_
4.0
8.0
Max.
<1/JA
rnAdc
-0.41
-1.1
-2.8
—
Typ.
mAdc
-0.36
-0.9
-2.4
TLOW
'<-•; ^
Min.
VIL
-1.1
-0.4
-1.2
'LWJ
Min.
Max.
v'lH
VOLTAGE
-
-0.14
-0.35
'
'
31.
Vdc
C A P I T U L O IV
CONSTRUCCIÓN
4.1
GENERALIDADES
Este sistema está constituido por tres bloques separa
dos,,
-
El primer bloque ¿=s el teclado, que es la matriz
de interruptores magnéticos0
El segundo bloque contie-
ne el circuito de control lógico/ la matriz de programación, interruptores de control y terminales de entrada y
salida0
El tercer bloque es la fuente de poder.
4,2
CONSTRUCCIÓN
4.2.1
Teclado
Es una matriz de interruptores magnéticos, con. once ::,oto
nes pulsantes, 10 c'e los cuales son los dígitos usa-. ,c
(0-9)
y uno que es'lra l^re y sin conexión;
El teclado está unido a- control lógico a través de ^n
»
cable multipar,. por el cual se interconecta cada una de
-72-
las entradas a Xa mataris do programación, y por la CÜQ!
se envía además un conc,jctor con el voltaje Vcc0
En la foto"4020l se muestra el teclado y el cable de Ínter con e cion0
Las dimensiones de la caja que lo contiene
son; 8Q x 130 x 43 rom.
4*2.2
Control Lógico
En este bloque se han agrupado, el circuito lógico/ ¿a
matriz de programación, los interruptores y conectares*
'Circuito Lógico
El circuito lógico esto montado en una sola tarjeta de
circuito impreso Vector Board 3677„
En la foto 40202o!
se muestra una vista\total de este bloque.
En esta tarjeta están montados los 14 circuitos integrados, 4 transistores, 2 diodos, 2 relés y demás resistencias y condensadores que forman parte del circuito0
- 73 -
4-2-1
Las interconeciones entre los elementos están hechos por
conductores soldados, por la parte superior o inferior
de la tarjeta segón las facilidades.
422.1
u
V
X
Y
Z
Suiche TEST - Norm
u
Distribución Vcc
Suiche DC
Vcc
- 74 -
La tarjeta lógica esta interconectada a la matriz/ fuerza e interruptores
tor P/N R5440
externos a través de un conectar Vec-
Las coneciones realiza'das en el conectar
eston especificadas en la siguiente tabla0
Terminal
Conección en la
tarjeta lógica
1
CI14011-1 Pol
u
r>D o
Q
r
.
3
4
5
6
7
8
9
10
A
D
E
F
H
M
N
R
S
T
U
V
X
Y
Z
Poso A Matriz de Program
M
D
H
11
II
II
II
11
D
-2 P.l
-2 P 0 8
-3 P.l
CI14002-1 P02-3
P04
P.5
P.9-10
Po 11-12
Distribución
Conección Exterior
-Vss
II
p
u
r\
II
C
ii
ii
"
U
"
n
r
i"
11
u
u
Q
u
u
;i
II
LJ
U
M
U
II
T
II
II
M
II
U
II
]
II
- Vss
'
)
.Conectador relé de
alarma
Terminal externo de re
le de alarma
u
M
Contacto relé de
' cerradura
u
Terminal externo de re
le de cerradura
u
'
Suiche TEST - Norm
u
Distribución Vcc
Suiche DC
Vcc
-74a-
Los elementos usados en el circuito lógico.son los si
guientes:
Ubicación y función
dentro del Sistema
ÍH
o
ÍH
0)
0
M
•
ÍH
O
• E
M h
tn O
-a ~o 0) i—i
-o H <N
oU<
. . o o H
U
M
O
•H O. Q- -o ^o ÍH
Ml/) o D O M
Q_ -H £
•H H •H -H
£Z c
~o ~a "O c C E
O 0 0 o o 0 O o
O
o Oo
O
•
rH
O
C.I.
N°
N^
Patas
Cl
C2
C3
Cll
C4
C5
C6
C7
14
14
Í4
14 <
16
16
16
14
C8
C9
C12
CIO
14
14
16
16
CIO
16
C14
16
C13
16
Tipo
14011-1
14011-2
14011-3
14011-4
14049-1
14049-2
14049-3
14002-1
Función
Propia
Quad 2 Imput NAND
Quad 2 Imput NAND
X
X
Quad 2 Imput NAND
X
Quad 2 Imput NAND
HEX INVERTER
HEX INVERTER
HEX INVERTER '
DUAL 4 Imput
ÑOR GATE
. 14002-2 ÑOR GATE
14002-3 ÑOR GATE .
14027
DUAL JK FLIP-FLOP
14528
DUAL MONOSTABLE
MULTIVIBRATOR'
1A
14528
MULTIVIBRATOR
IB
•
14528
2A/B
MULTIVIBRATOR
14022
BINARY COUNTER W/
'^
X X
X
X
X
X
X
X
X
X
X
X
X
X
X
8 DECODED OUTPUT
X
T1-T2
T?
J O— T4.
[ *T
9NJ9QAQ
x
A
1 NUOO4.
J-lN*rUVT
Rt
IN J.
Relé
i\; juc
.
X/\
Y
A
- 75 -
Todos los circuitos integrados est<5n colocados en zoca los/ permitiendo de esta manera, un fácil cambio de los
C.I. si fuera necesario.
Los relés de control para la
cerradura y para la alarma, tienen conecciones exterio res a través de los conectares externos,.
Como una facilidad adicional del sistema se han colocado
dos LEDS, que son activados por los relés mencionados on
teriormente y cuando se opera en la posición TEST del
interruptor exterior0
La foto 40202Q1 B.
4221 B
70 -
4.2«3
Matriz de Programación
Está colocada de tal manera que sea a'ccesible a la
pro-
gramación desde el exterior y está colocada junto a los
* 'J
interruptores exteriores, permitiendo de esta manera un
rápido y fácil cambio de pines, para el cambio de código0
La matriz está numerada del 1 a O (entradas del .te-
clado) en el eje vertical (Y), y marcado con letras A a
J (entradas al circuito lógico) en el eje horizontal (X),
La siguiente foto 4.2.3
muestra una vista del teclado e
interruptores.
4.23 '•
77 -
4,2.4
interruptores y Conectares Externe
nos
Los interruptores estén colocados en "la parte frontal del
aparato/ junto a la matriz de programación0
Los conecto
res externos están colocados en el lado izquierdo del
aparato.
40204.1 Interruptores
Interruptor de fuerza, dos posiciones (SI-NO)0
Interru£
tor de Modo (Modo 1 - Modo 2), permite seleccionar el
funcionamiento del sistema en el modo 1 ó modo 20
Inte-
rruptor TEST-Normal, conecta la salida de los dos relés
de control, hacia los conectares externos, ó a los LEDS,
en este segundo caso con la finalidad de chequear el fun
cionamiento del sistema0
set de la .alarma»
Botón de reset realiza el re -
En la foto 40203 se observa su ubioa-
ción0
402.40'2"Gonec"tores „ . " «
*
Conectar de fuerza, entrada DC a través de un "fusible
78 -
de fuerza" (ubicado también en esta sección')»
Conectar de salida del contacto del relé de control de
cerradura o (Imax = 500 mA)0
Conectar de salida del contacto del relé de alarma0
(Imax = 500 mA.)0
En la foto 4020402 se muestra e ata
secciono
4242
La dimensiones de la caja que contiene el control lógico,
son; 428 x 153 x 820
Esta caja permite
acceso por sep£
rado a la tarjeta lógica y a la sección de interruptores
y matriz de programación0
En las siguientes 'fotos,
-
- 79 -
40204.2-1 y 402o402~2, se muestra respectivamente una
vista lateral y una vista general del sistema, sin la
fuente de poder.
42421
42422
- 80 -
4.2.3
Fuente de Poder
Lo fuente de poder no se ha construido".
Como se puede
ver en el Capítulo de diseno, la fuente para la carga
de baterías ha sido diseñada.
Según se expuso ante
-
riormente el sistema debe poseer alimentación permanejí
te que alime'nte paralelamente/ tanto al sistema lógico,
como a la cerradura mecánica.
La fuente disenada en .
este trabajo proporciona fuerza al sistema digital y
carga a las baterías y por lo tanto resulta impráctica
su construcción, ya que para la prueba y funcionamiento de este sistema lógico se puede usar una fuente de
laboratorio.
-
2
d
UJ
1—
"<"
z
•
14049 -3
C6
14049-2
C5
•
14049-1
C4
. •
14002-3
09
14002-2.
08
14002-1
C7
-
14027-2
012
14011-4
011
14528-1
010
•'
14528-2 •
014
U 022
013
•
DISTRIBUCIÓN DE LOS COMPONENTES EN LA TARJETA LÓGICA
14011-3
C3
14011-2
C2
14011-1
C1
V E C T O R - B O A R D 3677
OT4
(O T3
D1
T1 T2
00
Relé 2
C A P I T U L O V
,«•
ANÁLISIS ECONÓMICO
A.
Análisis Económico
E'n esta parte se hace un análisis del costo del sistema,
considerando, la fabricación de un sólo equipo y lo que
significaría una posible construcción en serie.
Es im
portante hacer notar que la cantidad de circuitos in tegrados usados en el actual diseno puede ser reducido,
con el .uso de otros que desempeñen la misma función que
varios de ellos, esto reduciría el costo de fabricación.
El análisis de costos se lo muestra d e - u n a manera resumida en la siguiente Tabla.
Los valores son en sucres.
3677
LED
R330K
C250uF
CO.luF.
CO.luF
R100Q
Resistencia
Varias
Zócalos
16 patas
Vector
P/NR544
Vector
14011
14049
14002
14027
14528
14022
2N2369
1N4004
275230
Relé 1
Relé 2
ELEMENTO
,
72.80
105.00
7
10.40
15.00
_15.00
8.00
40.00
40.00
105.00
,
C8
5.00
5.00
1.00
270.00
18.98
1.00
6.81
20.00
7.00
270.00
"' 25.48
5.00
10.22
35.00
12.00
270.00
37.96
9.00
13.62
200 00
7.00
112.32
270.00
50.90
45.00
20.44
35.00
12.00
112.32
27.30
27.30
- 49.92
78.78
37.44
41.34
1-34.68
67.34
32.24 "
13.52
C
270.00
50.96
45.00
20.44
35.00
12.00
1
112.32
39.00
39.00
39.00
39.00
1
1
3
3
1
2
1
4
2
60.32
95.16
45.24 •
49.66
153.92
80.86
52.00
21.32
B
60.32
95.16
45.24
49.66
153.92
80.86
52.00
21.32
A
TOTAL
4*
CANTIDAD
1
1
2
9 2
1
- 1
112.32 "
--'27.30
27.30
12.48
26.26
• 12.48
41.34
53.04
67.34
8.06
6.76
C
PRECIO
100-999
270.00
25.48
5.00
10.22
35.00
12.00
112.32
39.00
39.00
39.00
' 39.00
112.32
15.08
31.72
15.08
49.66
76.96
80.86
13.00
10066
B
PRECIO
1-99 Sí
. 15.08
-31.72
15.08
49.66 '
76.96
80.86
13.00
10.66
A
PRECIO
' UNIT/Sf
%
_—
—-
5.00
50.00
Transformador
Resistencia
3
Circuito
Impreso
-—
1.00
10.66
52.00 .
10.66
52.00
150.00
Varios
Baterías
6.76
52.00
_—
20.00
12.00
24 !00
660.40
60.00t.
13.00
20.00
24.00
660.40
60.0.0
26.00
26.00
24.00
660.40
60.00
56.00
56.00
35.00
48.00
75.40
"75.40
27.82
48.00
'
75.40
44.20
C
PRECIO
100-999 S/
75.40
44.20
B•
PRECIO
1-99 S/
Zener
Diodos
Diodo
teclado
Porta
Fusible
Matriz
Test-Nor
Micro Interruptor RESET
Regleta
Conexión
Interruptor
Modo
Interruptor
Interruptor
fuerza
PASAN
ELEMENTO
A
PRECIO
UNIT/S/
1
1 •
2
11
1
1
1
1
1
2
1
1
1
1
CANTIDAD
1
5.00 "
50,00
21.32
572.00
150.00
20.00
24.00
660.40
60.00
52.00
56.00
75.40
- 75.40
44.20
1.327.20
A •
. 50.00
5.00
21.32
572.00
150.00
20.00 -
24.00
660.40
60.00
52.00 .
56.00
75.40
75.40
44.20
B
TOTAL
50.00
1.00
13.52
572,00
150.00
12.00
24.00
660,40
60,00
26,00
35.00
48.00
48.00
27.82
1.033,36
C
- 2-
36.14
14 patas
TOTALES :
- —.
*
85.00
•
85.00
5.00
210.00
50.00
Pernos +
- varios
Zócalos
Caja Control
Lógico
Caja
Teclado
Caja
Fuente
Fines
Cables
ELEMENTO
A
PRECIO
UNIT/S/
_.
___
B
PRECIO
1-99 S/
28.60
1
10
70.00
7
-
1"
1
CANTIDAD
1
70.00
170\0
í
PRECIO
100-999S/
c
253.00
3.772.60
253.00
3.772.60
100,00
85.00
50,00
85.00
50.00
100.00
85.00
210.00
50.00
B
85.00
210.00
50.00
A
TOTAL
'
200.00
100.00
70.00
50.00
70.00
170.00- .
50.00
3.270.34
-
C
- 3-
- 85 -
Los valores totales obtenidos son:
a.
Equipo unitario 0....0 .„...». o.. S/ 3772.60 sucres
b.
Equipo fabricado en serie
S/ 3270.34 sucres0
a
En estos valores no está, incluido los gastos de mano
de obra que 'deben ser añadidos y además el valor propio
del diseño de Ingeniería.
Los precios especificados en la Tabla anterior se han
r<
v
*
R
obtenido de dos fuentes, precios del mercado local y los
precios especificados en el BUYERS1 CUIDE CRAMER 1976.
Existe la posibilidad de bajar el costo de fabricación,
£ .J
.*
í¡
tj
- '
I ,;
• •- * j
ensamblando el circuito en una tarjeta de circuito im '
.
preso debidamente diseñada,• soldando los CI (ahorrando
:**•/!
zócalos) y utilizando CI que pueden realizar las fun
•v --je
j/ ¿i.
.
ciones que realicen varios en este circuito',
'
•'
Se podría considerar que hubiera sido más conveniente
Í.'
' '•"• ¡y
£'?",
',
;'••">•.
£•.£
-
-f
'
el uso de CI .TTL, para el diseño, por su precio más
-
reducido, sin embargo el costo total de un sistema, re..
sulta ser
más
barato.
- 80 -
Ueí| fuentes de pé>d9^ en un sistema CMOS son muy
por el hecho que pueden ser más pequeñas y de una regula
ción no tan t buena ni exacta.
Debido a que los tiempos de "subida" y "bajada" son
-
bastante grandes, las técnicas de transmisión son mós
t
"
baratas, debido a que resulta más simple la transmi
—
sión.
Finalmente ,-• no existe una razón técnica por la cual los
precios de CMOS no puedan bajar y se pongan a la par de
los precios TTL, una vez que los volúmenes de venta,
producción y experiencia en la fabricación se incremen- '^
ten. Ror lo tanto, un ingeniero antes de iniciar un d_i
seno, debería comparar los costos a nivel de sistema,
usando CMOS ó cualquier- otra familia lógica.
El encon-
trará, que aún con los precios actuales, resulta más
económico usar CMOS.
Conclusiones
'
Siendo el objetivo de este trabajo de Tesis aplicar la-'v! •
f
'•
.
teoría digitalCLun sistema práctico y con una función
' :
I
- 87 -
también definida y práctica, y además probar las magníficas facilidades que ofrecen los circuitos integrados
(C.I.) CMOS para el diseño y funcionamiento, se puede
concluir lo siguiente:
1.
El sistema cumple con las especificaciones técnicas
indicadas en su diseño, esto es, con las secuencias
de conteo, error y alarma; tiempos de RESET, tiempo
de temporizador.
2.
El sistema ofrece una gran versatilidad y facilidad
en el cambio de códigos, por tanto es funcional.
3.
El sistema cumple con las exigencias de seguridad,
dando márgenes bastante.seguros, que han sido especificados en el Capítulo II, por tanto es .seguro.
4.
Por último, en base al diseño,-'construcción y análi
sis económico se ha podido comprobar la ventaja de
•usar circuitos CMOS por sus amplios márgenes de tolerancia.
Para concluir considero este trabajo ha sido en cada
-
una de sus fases y Capítulos una gran experiencia perso_
nal y profesional.
m
O
M
o
m
z.
•u
k
itfll w Jl. a 4* *í ¿
\s^___ *S
BOX 2 0 9 1 2 . P H O E N I X , A / Í I 2 O N A
H5036
DUAL 4-INPUT "ÑOR" GATÍH
The MC14002 and MC14002B are constructcd with P and N channel
enhancement mode devices in n single monoüthic structure (Complemcntary MOS). Their prlmary use ¡s where low power díssipatíon
and/or hígh noíse ¡mmunity ¡s desired.
(LOW-POWgn COMPLEMeNTARY MOSI
DUAL 4-INPUT "ÑOR" GATE
e Quiescent Currení = 0,5 nA typ/pkg @ 5 Vdc
o Noise Immuníiy =45% of VQQ typ
« Supply Voltage Range = 3.0 Vdc'to 18 Vdc
a AII Outputs Buífered (MC14002B only)
" '
o Capable of Drlving Two Low-pov/er TTL Loads, One Low-power
Schottky TTL Load or Two HTL Loads Over the Rated Temperature Range. (MC14002B onfy)
« Double Diods Protectícin-on AII Inputs '
-
••-
•LSUFFIX
'
CERAMIC PACKAGÉ
CASE 632
'•
'
"ORDEHiNG-INFOnMATION
MC14XXXBT._Sufílx
o Pin-for-Pjn Replacements for CD4002A and CD4002B
i
L
Dootetor
MÁXIMUM RATINGS [Voltagoj referencccJ to Vss)
Ratirtg
Symbol
DC Supply Voltage
VDO
Input Voltagc. AII Inpim
n
Vjn
DC Currení Droin peí Pin
Opüraüng Temperaiure Pange - AL Devtce
CL/CP Device
Storage Tempcrature Riifigc
Valúa
-0.5to-H8
Unit
Vdc
-O.S to VQQ .Q.g
Vdc
1
T^
10
-55 lo-< 125
-40 to +85
Tslg
-65 IO <-150
PSUFFIX
PLÁSTIC PACKA'GE
CASE 6¿6
j
p
'
Dañóte»
Cararnlc PacHog»
Ploníc Packaga
Tornporoturo Ranos
C LImItod Operntlno
TaftiEisrituro ñonga
Th
regísto
stsges
the fo
regíste
ate se
serial
• Ou
o Qu
• Fu
e 8-M
*> Can
0 Su
o Cap
Sch
atu
• Pin
MÁXIMUM
'
mAdc
°C '
DC Supply Vo
Input Voliiígu
DC Current D
Operating Tem
LOGIC DIAGRAM
°C
i-ijj
Storase Temp
Seo tíio IV5C 14001 data sheet for complete charactoristics fur the
non-3 dtivtcc.
9'
VSS -f'n 7
[__^
See ilie MC14001B data sheet for completo cha: actcristics of tho
8-Scrícs device.
MC14G02
lí* V DD o
l£T~
3'100
.
CIRCUIT SCI IEMATICS '
(1/2 oí DovkaShoWn)
MCI 4002 8
VDD «
Vss •
3,3o—9-
ip*-
2,10=-
Ci
1
'.
1
1
•
.
1
D°
E
1
It-*,
IM*.
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vss
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1^1'13
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" ~r
•Tfonmilu
•
Ttili (juvlcn conlolns elrcultry lo prolact trio Inpuli ngolnst tíamao* dúo
to tilgh ítetic voltogai or eloctrlc íiold»; howovor, !i li txjvhnd tlint ñor'nal pcucaulloni lio tdkon to ovold flpptlcotion of ony voltog» hlíllior íhan
itinxlmum rntod voltogiT to thh hlgh fmpadonco circule. For jjropor
opardtion It ¡t rociímmondod thut V|rl nnd V out b« conitralnod to Uio
fonpo Vtjg < ÍV¡,, or V ollt J < VOQUnu»«d inpiitf fnuit alv-joyi bu tlod to nn npproprlnte lóale vottaga Uvot
(o. u-, oíthor V£s or VQO'-
5-i 4
*•
®
ÍC1401!
[IQV-& i XJ' Jt Jl
MriiintiR
gp€»gTr3ÍGZ€2>m£$&£<S2'$:<S3>B*'^
IfSlíI^UAjl^
BOX 2O9 12 . P H O E N I X , A R l Z O N A 8 5 0 3 6
QUAD 2-iNPUT "NANO" GAJE
"
The MC14011 and MC14011B are constructed with P and N channel
' enhancement mode devices in a single monolithic strucíure (Complementary MOS). Their primary use is where low power dissipation
and/or hígh noise immunity is desired.
rvicfvsos SSB
[LOW. POWER COMPLEMENTARY MOS)
QUAD 2-INPUT "NAND" GATE '
« Quíescent Current = 0.5 nA typ/pkg @ 5 Vdc
» Noise Immunity = 45% of VQQ typ
o Supply Voltage Range » 3.0 Vdc to 1 8 Vdc
* Ail Outputs Buffered (MC14011B only)
e Capable of Driving Two Low-povver TTL Losds, One Low-power
Schottky TTL Load or Two HTL Loads Over the Rated Temperatura Range. (MC14011B only)
*
-
LSUFFIX
CERAM1C P A C K A O E
CASE 632
PSUFFIX
PLÁSTIC P A C K A G E
CASE 646
ORDERING INFORMATION
Double Diode Protection on AII Inputs
MC14XXXD_
« Pin-íor-Pin Rcplacements for CD4011A and CD4011B
Sufflx
1_
'
p
MÁXIMUM RATINGS IVoliagei relerenced to Vss)
Rating
OCSupply Votiage
Input Vottage, AII Inputs
OC Currgm Drain per Pin
Operanng Temperature Range • AL Device
CL/CP Dewicc
Storage Ti'mperalure Range
.
Symbol
Valué
Unít
VDD
V¡n
-°-5 to +18
-0.5 lo VQD - 0 5
Vdc
Vdc
1
10
mAdc
T^
-55 to +125
-40 to *85 '
-65 lo +150
°C
Ts,g
Dertoioi
Caremlc Peckrge
PI»«lc Pockao»
Temperatura Rango
C Llmlied Oporailng
Temporature Ranos
'
LOGIC DIAGRAM
1 — i—}>
>
°C
2
1
-^
8
j
N
.3
i
See tho MC14001 dala sheei for complete characteristics for the
non-B device.
;
ta— -10
8-H
See the MC14001B data sheet for complete characteristics of the
B-Series device.
• .
:
.
i
i
:
'
.MC14011
'
/ ^
iaJ— i
\— n
13-
J
t
1
•
• •
CIRCUIT SCHEMATICS
(1/4 of Device Shown)
.
MC14011B -
i-* V D D
IM1 ^
i
-
'
03,4,10,11
JHH
n-l
ju-J
-
1_
nd
' 1—-i
7VSS
'
1.6.8.13o
J
H u^ te
H
i ni
I
2, 5, 9, 1?. O—¿
J
P^
í^
7
Thli dovlco comnins circuitrv to protocí iho Inputs agalnit damago dua
lo high natlc voltnges or e ectric íields; howevsr, It lí advitod ihot ñormol proquutions bo taken to avold applicatlon of any voltago higher than
máximum fetod voltagas to this hlgh Impotínnce ciroult. For proper
3i4'1D'u
^ss
operailon it it rocommondad thot Vj n and V out bo conilroined ID tha
rango Vgg ^ (Vj n or V out ) ^ VQDUnuted inputi mutt elwayí be tled to en approprlatQ ogic voltagc lovel
(o.g,, olther Vgg or VDD).
5-29
1PLETE DATA
W&14014B
BOX 20912 • P H O E N I X , A R I 2 O N A O 5 O 3 6
OCTAL COUNTER/DRIVER
ÍMPLEMENTARY MOS]
ÍSHIFTREGISTER
PSUFFIX
¡E
PLÁSTIC PACKAGE
CASE 64B
C INFORMATION
,u(ílx Qcnoioi
L. Ceromlc Paekogo
P Plástic Pneksge
. A Extended Operairng
Tomparstuio R&nga
. C Limited Operallno
Temperatura Ranga
o
o
e
e
o
«
o
o
FullyStatlc Operation
DC Clock Input Circuit Allows Slow Rise Times
Carry Out Oulput for Cascading
12 MHz (typícal) Operation @ VDD = 1° vdc
Divíde-by-N Counting when used with MC14001 ÑOR Gáte
Quiescent Current = 5.0 nA/packagc Typical @ 5 Vdc
Supply Volíagc Range = 3.0 Vdc lo 18 Vdc
Capabie of Drivíng Two Lovv-power TTL Lo'ads, One tow-power
Sclioítky TTL Load or Two HTL Loads Over the Rated Temperature Range
o Pin-for-PIn Replacement for CD4022
MÁXIMUM
OCTAL COUNTER/D1VIDER
LSUFFIX
CERAMIC PACKAGE
CASE 620
V¡n
OC CucTcm Drain per Pin
MCKXXX8 _ _ _ Sufflx
•fl.5 to Vpp.t 0.5
FUNCTIONALTRUTH TABLE
IPosilive Logicl •
CLOCK
CLOCK
EWABLE
RESET
OUTPUT = n
X
1
0
0
n
0
0
ti'l
X
0
0
n
n+1
ii
1
00
X .
-r*
0m
0
0
1
~\ ;
1
LOGIC DIAGRAM
'Ofti
Denoto»
Coramlc PackaBB.
Píenle PsckdQD
Extondod Oporatlng
Tomperoturo ñangue,
Limited OporcHna
Tompor aturo Ranfla
10
Üporaiing-Tcmperature Range — AL Device
CL/CP Dcvice
0
P/S
i
i
• CASE 648
t,L
tf Tcmperatute
'ERATION;
PSUFFIX
PLÁSTIC PACKAGE
ORDERING INFORMATION"
-0.5 to+18
Inpul Voltage, Al! Inputs
07
-ni 7
[LOVV-POWEñ COMPLEMEWTARy MOS]
(Voliagoírefea-ncedio V ss )
Rating
Symbol
DCSupply Voliage
ITH TABLE
EUfefftQS RfflSa
The MC14022B is a íour-stage Johnson octal countorwilh bulít-in,
codo converior. High-spced operation and spíke-free oulputs are oblaíned by use of a Johnson octal counler desígn. The eight Üocoded
outputs are normally lovv, and go h¡gh only at their appropriate octal
time perlod. The output changas occuron the posítive-going edge of
the clock pulse. This parí can be used in frequency división appücations as wel! as octal counter or octal decode dísplay applications.
11
1
-
0
r~
X
X « ptm't
1
•
^_
X
X
n
!( n< A Carry • 1, Olhfrwiie > O-
BLOCK DIAGRAM
Clock
Ei»bla
flcwt
VDD-
14 o
13
15
°
O
Pin 16
vss-pma •
5-65
•
DO
—-o
a
Ql
0
1
O2
0
3
O3
0
7
O4
0
11
Q5
0
4
• 06
0
5
Q7
O
10
. c out
o
12
•
69-s
ou MM
aqi JO
BOX 2 0 9 1 2 . P H O E N I X . A R I Z O N A B 5 O 3 6
DUALJ-'K FLIP-FLOP
The MC140278 dual J-K fiip-flop has índependent J, K, Clock
(C), Set (S) and Resal (fl) inputs for caen flip-flop. These dcvices
may be used in control, register, or ¡oggle functions.
* Quíescent Current = 2.0 nA/package typícal @ 5 Vdc
» NOÍSÜ Immunity = 45% oí VQQ typical
» Diode Protectíon on AII Inputs
e Supply Vollage Range = 3.0 Vdo to 18 Vdc
* Single Supply Operatíon — Positíve orNegaíive
WPLEMEWTARY MOS1
UT'¡NOR"GATE
.
o Toggle Rattí= 3.0 MHztypícal @ 5 Vdc
* Logic Swing Independen! of Panout
° Logic Edge-Clocked Flíp.Flop Desígn —
Logic stale is retained indcfinitely with clock level eithcr hígh or
low; information is transferred to the output only oh the positívegoirig edge of the clock pulso
o Capable oí Driving Two Low-powcr TTL Loads, One Low-power
Schottfcy TTL Load or Two HTL Loads Over ths Rsted Temperature Range
e Pin-for-Pin Beplpcement forCD<1027
P SUFFIX
PUASTIC PACKAGE
CASE G¿6
3 INFORMATION
ufflx
Dcnoiei
£
-U
-P
-A
Cofamlc PackBfla
PUítlc PockBSo
Extended Operatlno
Tomporaluro Rano»
— C Llniltod Oporntlna
Temperatura Ranee
(LOW-POWER COMPLEMENTARY MOS)
DUALJ-K FLIP-FLOP
LSUFFÍX
CEHAM1C PACKAGE
CASE 048
INFORMATION
MC1AXXX8
MÁXIMUM RATING.S (Voítagcs refcrcnccd to Vss)
Symbol
flating
VQQ
-0.5to+l8
DC Supply V'oliage
Input Voltago, Atl Inpu»
-0.5 lo VDQ T 0:5
DC Currcnl D:jin per Pin
10
"^5 to *1 25
Operaltng Tempírauífe Range — AL Du'vice
TA
CL/CP Dc-vice
-4010+85
Storagc Tcmperdiurc Range
3 DIAGRAM
. Pin 14
• Pin 1
PSUFFIX
PLÁSTIC PACKAGE
Suffix' Donote i
— L Ccramlc Pach ogo
'— P Ploitie Pncfcag
'8«
- A Ettcndotí Oparnting
ToiriRefature fia tipo
- C Limited Opaca Mrfg
Tompernture Rangc
BLOCfC DIAGRAM
TRUTHTABLE
INPUTS
N
d v¿ut tía constmlnad ID tho
appiDprla'.w lOB'c voltaflD lovol
QUTPUTS'
o rt í On+1 o í"
1
0
0
C'
_/~
J
1
K
X
0
0
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X
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0
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X
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On"
S
R
X
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X
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X
0
X
X
X
1
1
1
X
1
1
1
X " Don't Caro
t " Uoval Chonga
f " Protón! Staio
• • NoxtSlew
This davicc conlains circuliry to protoct the ínputt egolnji damage dúo to high
ítatic vo I lagos or electríc (ields; howevcr, ¡i i: aduijed that normal preccutloni be
lakon to avold applicolion of any voltsg^ Iiígher ihoti moximum raiod volt ages lo
this hígti ¡mpedancc círcuit. Por proper operación Ii Is recommonded that V¡n and
V^m bu constfoined to the fongu Vgg < (Vin or V out ) < VQQ.
Unuicd inputs mutt nlways bo ilod lo an approprlote Ingle voltofio lowol (o.g.,
oíihar Vss or
5-77
•ELECTRlC
BOX 2 0 9 1 2 . P H O E f l I X , A R I Z O N A S5O36
HEXBUFFERS
(LOW-POWER COMPLEMENTARYMOS)
The MC14049B hex Inverter/buffer and MC14050B noninverting
hex buffer are constructed with MQS P-channel and N-channel enhancement mode devices ¡n a single monolithic structure. These
complementar-/ MQS devices fínd primary use where low power
dissípation and/or high noise immuníty is deslred. These devices
provide logic-level conversión using only one supply voltage, VCGThe input-signal high leve! (V|H) can exceed the Vcc supply
voltage for logic-level conversíons. Two TTL/DTL Loads can be
driven when the devíces are used as CMOS-to-TTL/DTL converters
(Vcc = 5.0 V, V O L < 0.4 V, loL>'3'2 mA). Note that pin 16 is
not cónnected internally on thesa devices; consequently connections
to íhis terminal will not affect circuit operatíon,
s> High Source and Siñk Currents
'
- . .
....•
-.-
HEXBUFFERS
lnvortíng-MC14049B
Noninverting - MC14050B
(V OL -=0
{V O L =
(V O L =
-
e Qu¡escent'Current= 2,0 nA/package typical @ 5 Vdc
LSUFFIX
PSUFFIX
CERAM1C PACKAGE
CASE 620
PLÁSTIC PACKAGE
CASE 648
» Sup'ply Voltage Range = 3.0 Vdc to 18 Vdc
ORDERING INFORMATION
Suffix Denotet
WC14XXXB
L Caramíc Packaga
P Plástic Package
A Extended Operatlno
Températe/e Rango
C Limited Ope:ating
Temperature Rango
(Voltages referenced to Vss, Pin
Symbol
"Rallng
VDD
DC Supply Voliage
DC Current Drain per Input Pin
Operating Temperatufe Ranga - AL Device
CL/CP Device
Valué
Unit
-0.5 to +18
Vdc
-0.5 to vDD + 0.5
Vdc
!
10
mAdc
45
niAdc
TA
-55 to+125
"C
LOGIC DIAGRAMS
-65 to +150
Output Driu
{VOH "
IVoH^S
iVQH "1
(VOL n °
(V OL =
Input Curro
Input Curre
Input Capac
Quiescent C
(Per Pac
Oulescent C
[Per Pac
Total Suppl
(D'/nam
Per Pac
{C L 50p
bufíers
-40 to +85
Tng
Storage Temperatura Range
(Vo = 1
(V o -2.8
[V0 - 3.
{V OH =2
* High-to-Lov; Level Converter
MÁXIMUM RATINGS
Input VñJtag
(Vo = 3
(V0 = 7.
(Vo~l1
MCI 40498
CIRCUIT SCHEMATIC
{1/6 OF CIRCUIT SHOWM)
"T]DW = 5S
" Thi fl h"+
XTo Calcúl
lT(CL
where: If
•MC14049B
?VCC
and í 1n h
"The formu
r-1
_TL
NC - Pin 13, 16
NC- Pin 13, 16
V S S • Pin 8
V C C ' P.n I
SCL4528B
FEATURES
^ Two Independen! Multivibrators on One Chip
£ Triggerable from Loadíng- or Traíling-Edge
Pulse
$ Uctriggerable
$ Resettable
$ Q and Q Buffered Outputs Avaílable
4» Wide Ranga of Output Pulse Widths
y
DESCRIPTION
The SCL4528B Dual Muitivíbrator próvidas
stable retriggerable/resettable ona-shot operation
for any fixed-voltage tíming application. Timing
for the circuit is controlled by an external resistorcapacitor combination (Rx-Cxl- Adjustment of
these components "permits generation of output
pulse vvídths írom nanoseconds to minutes.
Leading-edge and traílíng-edge Trigger inputs are
provided, and both positive-going and negativegoíng pulses are available from complementary
outputs.
Timing pulses may be terminated at any time
by applying a low logic leve! to the Reset ínput
cD.
CONNECTION DIAGRAM
(all packatjGs)
2CD2A
V DD 2T1
16
15
1
2
IT-j
14
13 '12 11
SCL4528B
3
4
5
6
1T2TCD1A
IB
10.
2Q
2Q"
10
9
7
8
1Q
Vss
_
Add suftíx for package:
C 16-pin Cerdip
D 1 6-pin Cerarnic
E 16-pín Epoxy
F IG-pin Fíat
H Chip
RECOMMENDED OPERATING CONDITIONS
For máximum reliability:
DC Supply Voltage
VQQ - Vgg
3 to 15
Vdc
Operating Temperaíure
TA •
' C, D, F, H Devíce
-55 to +125 °C
E Device
"
-40 to +85- °C -
FUNCT1ON TABLE
OUTPUTS
• INPUTS
B
Q
Ü
L
L
L
J~L
JT
H
H
H
CD
A
L
X
X
H
H
X
X
H
X
t
L
X
L
H
4-
U
"LT
H = High Levei (Steady State)
L= Low Lcvel (Sieady State)
t = Transition, Low-to-High
4-'- Transition, High-to-Low
X = Irrelevant (Inc. Transitions)
JT= One High-Level Pulse
1_T= One Low-Level Pulse
r
BLOCK DIAGRAM
lono of two üevícesl
VDD
TI T2
O
A'lN
RESET
and Cx " f 8 oKlornsl compononti.