6.1. Operadores aritméticos en binario natural

E.T.S. de Ingenieros Industriales
Electrónica Industrial, 4º curso
6.1. Operadores aritméticos en binario natural
6.1.1. Puertas OR-Exclusiva y circuitos de paridad [Š Wakerly
5.8. pág. 410]
6.1.2. Comparadores [Š Wakerly 5.9. pág. 419]
6.1.3. Sumadores, restadores y ALUs
6.1.3.1. Sumador completo de 1 bit [Š Wakerly 5.10.1 pág. 431]
6.1.3.2. Sumador con acarreo serie [Š Wakerly 5.10.2 pág. 432]
6.1.3.3. Restador con acarreo serie [Š Wakerly 5.10.3 pág. 432]
6.1.3.4. Sumador con acarreo anticipado [Š Wakerly 5.10.4 pág. 434]
6.1.3.5. Sumadores MSI [Š Wakerly 5.10.5 pág. 436]
6.1.3.6. Unidad aritmético-lógica (ALU) [Š Wakerly 5.10.6 pág. 439]
ULPGC
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6.1.1. Puertas OR-Exclusiva y circuitos de paridad
Puertas OR-Exclusiva (XOR)
• Parecida a la OR, pero excluyendo
el caso en que las dos entradas
son “1”.
• XNOR: complementaria de la XOR
ULPGC
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1
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6.1.1. Puertas OR-Exclusiva y circuitos de paridad
Circuitos interno de las puertas XOR
• No son
fácilmente
realizables con
unos pocos
transistores
ULPGC
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6.1.1. Puertas OR-Exclusiva y circuitos de paridad
XOR CMOS con puertas de transmisión
IF B==1 THEN Z = !A;
ELSE Z = A;
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6.1.1. Puertas OR-Exclusiva y circuitos de paridad
• Suma modulo 2
• Cálculo de paridades (par o impar)
• Se utiliza para generar y comprobar los bits de paridad en
sistemas basados en procesadores
– Detecta errores de un solo bit
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6.1.1. Puertas OR-Exclusiva y circuitos de paridad
Árbol de paridad
ULPGC
• Cálculo más rápido con una estructura de
árbol balanceado a costa de un mayor
número de puertas
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6.1.2. Comparadores
Comparadores de magnitud
• Comparador de 1-bit
• Comparador de 4-bits
EQ_L
ULPGC
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6.1.2. Comparadores
Comparadores de
magnitud de 8 bits
ULPGC
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6.1.2. Comparadores
Comparadores
de magnitud de
8 bits
ULPGC
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6.1.3. Sumadores, restadores y ALUs
• El bloque elemental de los sumadores es el sumador completo o “fulladder”
– Un sumador de 1-bit produce un bit de suma y un bit de acarreo
• Tabla de verdad
ULPGC
X
Y
Cin
S
Cout
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
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6.1.3.1. Sumador completo de 1 bit
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6.1.3.2. Sumador con acarreo serie
• Velocidad limitada por la cadena de acarreo
tsuma = t XY −Cout + (n − 2) • tCin −Cout + tCin − S
• Para el desarrollo de sumadores rápidos se trabaja sobre la cadena
de acarreo para eliminarla o limitarla
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6.1.3.2. Restador con acarreo serie
• Resta en complemento a 2: se utilizan sumadores
completos y se introduce un inversor en el substraendo y
un “1” en el C0
ULPGC
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6.1.3.4. Sumadores con acarreo anticipado
• Es posible reducir el retardo del acarreo propagado utilizando la técnica
del acarro anticipado, que se basa en que las expresiones de cada
acarreo en la cadena pueden ser precalculadas
• Se generan dos nuevas funciones:
función generación de acarreo
gi = xiyi
pi = xi+yi función propagación de acarreo
ci+1=gi+pici
ci+2=gi+1+pi+1ci+1= gi+1+pi+1gi +pi+1pici
ci+3=gi+2+pi+2ci+2= gi+2+pi+2gi+2 +pi+2pi+1gi +pi+2pi+1ci
ci+4=gi+3+pi+3ci+3 =gi+3+pi+3gi+2 +pi+3pi+2gi+1
+pi+3pi+2pi+1gi +pi+3pi+2pi+1pici
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6.1.3.4. Sumadores con acarreo anticipado
En el caso del CLA se producen los
4 acarreos con menos retardo que
la cadena de acarreo propagado
(1 AND y 2 OR el camino más largo).
ci+1=gi+pici
ci+2=gi+1+pi+1gi +pi+1pici
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6.1.3.5. Sumadores MSI
Sumador de
4 bits 74x283
• Sumador de
acarreo
anticipado
ULPGC
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6.1.3.5. Sumadores MSI
Sumador de
4 bits 74x283
• Estructura
del
acarreo
anticipado
“generar”
“semisuma”
“propagar”
ULPGC
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Entrada de acarreo del
bloque anterior
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6.1.3.5. Sumadores MSI
• Conexión
de
sumadores
con
estructura
“ripple
carry”
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6.1.3.6. Unidad Aritmético-Lógica (ALU)
• Es un circuito que realiza tanto operaciones aritméticas
básicas (suma y resta) y operaciones lógicas (AND, OR,
XOR, etc.)
B
A
Selección de
operación
Modificador de operandos
Sumador
Cin
out
ULPGC
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6.1.3.6. Unidad Aritmético-Lógica (ALU)
ULPGC
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6.1.3.6. Unidad Aritmético-Lógica (ALU)
• Conexión con
estructura “look
ahead” usando el
74x182
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