Electrónica Digital 1er Curso Ingeniería Técnica Industrial

Electrónica Digital
1er Curso Ingeniería Técnica Industrial
(Electrónica Industrial)
Memorias de Semiconductor
José Luis Rosselló Sanz
Grupo de Tecnología Electrónica
Universitat de les Illes Balears
Índice
•
•
•
•
Conceptos básicos
Memorias de aceso aleatorio (RAM)
Memorias de sólo lectura (ROM)
Memorias EPROM y EEPROM
1
Introducción
• Memorias: Matrices de elementos que almacenan
datos binarios
• Organizadas en bytes (grupos de 8 bits)
• Elemento básico que almacena un bit se le llama
celda
• Unidades de almacenamiento:
– Kbits 210 bits =1024 bits
– Kbytes 210 bytes = 1024 bytes=8192 bits
– Mbytes 220 bytes = 1048576 bytes
Direcciones
Decodificador
Diagrama de bloques
Memoria
Datos
Lectura Escritura
2
Memorias Semiconductoras
• Memorias RAM
–
–
–
–
Random-Acess Memory
Con capacidad de lectura y escritura
Volátiles (pierden la memoria al desconectarse)
Se tarda lo mismo en acceder cualquier posición
• ROM
– Read-Only Memory
– Sólo con capacidad de lectura
– No volátiles (mantienen la memoria al desconectarse)
Familia de memorias RAM
• RAM estática (SRAM)
– Asíncrona
– De ráfaga síncrona
• RAM dinámica (DRAM)
–
–
–
–
Fast-Page Mode
EDO DRAM
BEDO DRAM
Síncrona (SDRAM)
3
Celda SRAM
• Esquema de realimentación básico
– No tiene ninguna entrada
– Mantiene el estado (A=0 ó A=1) indefinidamente
A
A
V(A)
1
1
V(A)
A
0
V(A)
0
1
V(A)
1
A
4
V(A)
1
1
V(A)
0
V(A)
0
1
V(A)
1
V(A)
1
0
V(A)
1
V(A)
1
A
A
Voltaje
Inicial
Voltaje
Final 0
V(A)
Voltaje Inicial
Voltaje final
1
5
Estado estable (A=0)
V(A)
1
Estado metaestable
Estado estable (A=1)
0
V(A)
1
Celda RAM estática (SRAM)
Selección de bit (BS)
Datos
Datos
6
Celda RAM estática (SRAM)
A
A
01
Datos =A
Datos =A
A
A
CONDUCCIÓN
CORTE
CONDUCCIÓN
CORTE
Celda RAM estática (SRAM)
Selección de datos
Datos
Datos
Celda
SRAM
Datos
Datos
7
Fila 0
Fila 1
Fila 2
Fila n
Buffers de entrada/salida de datos y control
E/S Datos
Bit 1
E/S Datos
Bit 0
E/S Datos
Bit 2
E/S Datos
Bit 3
SRAM 32k×8
CS
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
CS
W
CONTROL
ESCRITURA/LECTURA
WE
OE
E/S1
E/S2
E/S3
E/S4
E/S5
E/S6
E/S7
E/S8
ENTRADAS/SALIDAS
8 bits de palabra
215
DIRECCIONES
=32768 posiciones
RAM 32k×8
R
OE
8
Matriz de memoria
256×128×8 bits
8
Bi
ts
256 Filas
SRAM 32k×8
128 Columnas
256×128×8 bits
Bi
ts
CELDA
CELDA
CELDA
CELDA
CELDA
CELDA
CELDA
CELDA
8
256 Filas
SRAM 32k×8
128 Columnas
9
E/S1
E/S8
CS
W
R
OE
Decodificador Filas
Líneas de dirección
8 Buffers
de entrada
Control de
datos de
entrada
Matriz de memoria
256×128×8 bits
Datos de
salida
Columnas E/S
Decodificador Columnas
Líneas de dirección
8 Buffers
de salida
10
Proceso de lectura
tRC
Dirección válida
tAQ
CS
OE
S
tEQ
tGQ
Datos válidos
WE a nivel alto
11
Proceso de escritura
tWC
Dirección válida
CS
WE
ts(A)
E
tWD
th(D)
Datos válidos
WE a nivel bajo
Memorias DRAM
• Las memorias SRAM almacenaban la información
en un biestable (6 transistores por celda)
• Las memorias DRAM almacenan la información en
un condensador (1 transistor por celda)
–
–
–
–
Más pequeña
Menor coste
La carga del condensador se acaba perdiendo
Necesidad de circuitería de refresco
12
Celda DRAM
Línea de bit
Fila
C
Celda DRAM
Línea de bit
Refresco
Fila
Amplificador
de salida
C
DOUT
R/W
DIN
Buffer
de entrada
13
Proceso de escritura
Línea de bit
Refresco BAJO
Fila ALTO
ALTO
BAJO
DOUT
R/W
DIN
C
BAJO
ALTO
BAJO
Proceso de lectura
Línea de bit
Refresco BAJO
Fila ALTO
ALTO
DOUT
R/W
DIN
ALTO
C
ALTO
14
Proceso de refresco
Línea de bit
Refresco ALTO
Fila ALTO
ALTO
DOUT
R/W
DIN
ALTO
C
ALTO
15
Memorias ROM
16
Memorias ROM
17