VHDL CONCURRENTE

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VHDL CONCURRENTE
•
Entidad
•
Arquitectura
•
Sentencias concurrentes
•
Procesos
•
Wait
•
Asignación concurrente a señales
•
Componentes
•
Generate
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Declaración entidad
Nombre entidad
entity_decl <=
entity id is
[ port ( port_interface_list ) ; ]
{ entity_declarative_item }
end [ entity ] [ id ] ;
port_interface_list <=
Nombre puerto
( id { , … } : [ mode ] subtype [ := expr ] ) { ; … }
mode <= in | out | inout
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Entidad: Ejemplo
entity program_rom is
port ( address : in bit_vector (14 downto 0) ;
data : out bit_vector (7 downto 0) ;
enable : in bit );
subtype instruction_byte is bit_vector (7 downto 0);
type program is array (0 to 2**14-1) of instruction_byte;
end entity program_rom;
Declaración de tipos, señales o constantes
(no variables)
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Declaración arquitectura
Nombre arquitectura
Nombre entidad
arch_body <=
architecture id of entity_name is
{ block_decl_item }
begin
{ concurrent_stmt }
end [ architecture ] [ id ] ;
Declaración de
tipos, señales o
constantes
Procesos e
instanciación de
componentes
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Arquitectura: Ejemplo
architecture primitive of and_or_inv is
signal and_a, and_b, or_a_b : bit;
begin
and_a: process is
begin
and_a <= a1 and a2;
wait on a1, a2;
end process;
……
end architecture;
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Sentencias concurrentes
Sentencias que se ejecutan simultáneamente en la
simulación:
•Procesos
•Asignación concurrente a señales
•Instanciación de componentes
•Sentencias generate
•When-else
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Procesos
Lista sensitiva (opcional)
process_stmt <=
[ process_label : ]
process [ ( signal_name { , … } ) ] [ is ]
{ process_decl_item }
begin
{ sequential_stmt }
end process [ process_label] ;
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Procesos
• Lista sensitiva: variables que disparan el proceso.
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Lista sensitiva: Ejemplo
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Lista sensitiva: Ejemplo
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Lista sensitiva/Sentencia wait
• Lista sensitiva es equivalente a una sentencia “wait”
antes del “end process”.
• VHDL requiere que el proceso tenga uno de los dos:
• lista sensitiva
• una o más sentencias wait.
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Procesos: Ejemplo
Procesos equivalentes
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Sentencia wait.
• Suspende la ejecución de un proceso.
• Tres tipos de sentencia wait:
• Combinaciones también posibles:
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Wait on
• Proceso suspendido hasta que se produce un
evento en A, B o C.
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Wait until
• Proceso suspendido hasta que la condición se
verifica.
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Wait for
• Suspensión del proceso durante 10ns.
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Wait for: Ejemplo aplicación
• Generación de un reloj
para simulaciones.
Proceso sin lista
sensitiva
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Asignación concurrente a señales
• La asignación concurrente se hace en el cuerpo
de la arquitectura (fuera de procesos).
• Existe la versión equivalente mediante utilización de
procesos.
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Asignación concurrente a señales
concurrent_signal <=
[ label : ] conditional_signal_assignment |
[ label : ] selected_signal_assignment
conditional_signal <=
name <= [ delay_mechanism ]
{ waveform when boolean_expr else }
waveform [ when boolean_expr ];
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Asignación concurrente a señales: Ejemplos
zmux: z <= d0 when sel1 = ‘0’ and sel0 = ‘0’ else
d1 when sel1 = ‘0’ and sel0 = ‘1’ else
d2 when sel1 = ‘1’ and sel0 = ‘0’ else
d3;
zmux: process (d0,d1,d2,d3,sel0,sel1) is
begin
if sel1 = ‘0’ and sel0 = ‘0’ then
z <= d0;
elsif sel1 = ‘0’ and sel0 = ‘1’ then
z <= d1;
elsif sel1 = ‘1’ and sel0 = ‘0’ then
z <= d2;
else
z <= d3;
end;
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Declaración de componentes
• Declaración dentro de la arquitectura o del paquete.
• Declaración casi idéntica a declaración de entidad.
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Instanciación de componentes
• Instanciación dentro de la arquitectura: Sentencia
concurrente.
• Se incluye una etiqueta para identificar el elemento
instanciado.
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Instanciación de componentes
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Componentes: Ejemplo diseño
• Sumador acarreo enlazado de 4 bits.
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Componentes: Ejemplo diseño
half adder
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Componentes: Ejemplo diseño
full adder
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Componentes. Ejemplo diseño.
(behav);
(behav);
full adder
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Componentes: Ejemplo diseño
Sumador acarreo
enlazado
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Componentes
• Especificación de la componente a utilizar
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Sentencias generate
• Para instanciar componentes idénticos bajo el control de
un índice o de una condición.
library IEEE; use IEEE.std_logic_1164.all;
entity PARIDAD is
generic(no_bits: integer:=32);
port(IN_DAT: in std_logic_vector (no_bits-1 downto 0);
PARITY: out std_logic);
end PARIDAD;
architecture ARBOL_XOR of PARIDAD is
signal TMP: std_logic_vector (no_bits-1 downto 0);
begin
TMP (no_bits-1) <= IN_DATA (no_bits-1);
PARITY <= tmp(0);
GEN_ARBOL: for I in no_bits-2 downto 0 generate
TMP (I) <= IN_DATA(I) xor TMP(I+1);
end generate;
end ARBOL_XOR;
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Sentencias generate: Ejemplo
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Sentencias generate: Ejemplo
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Sentencias generate: Ejemplo
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Sentencias generate: Ejemplo