Síntesis de sistemas digitales en FPGA 2016 Trabajo Práctico nº 3 Objetivos: Describir Máquinas de Estado Finito (MEF) en VHDL, respetando las recomendaciones de la herramienta de síntesis del ambiente. Aplicar el modelo Control + Paso de datos (MEFD), identificando los módulos que lo componen, para describir el funcionamiento de un sistema. Simular el comportamiento del sistema para verificar su funcionalidad Implementar el circuito en la placa de desarrollo Tareas a realizar: 1. Diseñar un sistema, cuya interfaz se muestra en la figura, utilizando el modelo MEFD, con una MEF de dos procesos. Su funcionamiento debe responder a las siguientes pautas: Al resetear se enciende el led menos significativo de los 8 de la placa. Cuando se pulsa el botón P1 (P1 = 1) se inicia la rotación a la izquierda de los leds (cada 300 mseg aproximadamente). Cuando se pulsa el botón P2 (P2 = 1), se detiene la rotación y se encienden todos los leds. Al resetear se inicia otra vez el funcionamiento descripto. Clk P2 S (8) Sistema P1 Reset 1.1. Realizar un diagrama en bloques del sistema, identificando los módulos que integran la parte de control y aquellos que forman parte del paso de datos. 1.2. Describir la parte de control del sistema como una MEF de dos procesos. Simular su funcionamiento para verificar una evolución correcta de los estados. 1.3. Agregar los módulos del paso de datos necesarios para lograr el funcionamiento deseado. Verificar su comportamiento correcto por simulación. 1.4. Definir el archivo .ucf teniendo en cuenta los recursos de la placa utilizados. 1.5. Implementar el circuito en la placa de desarrollo y ensayarlo 2. Modificar el diseño realizado de modo de describir el sistema en forma jerárquica utilizando descripción estructural. Trabajo Práctico 3 hoja1